專利名稱：用于在閃存存儲(chǔ)器中每信號(hào)電平編程多個(gè)編程值的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及閃存存儲(chǔ)器器件，更具體地，涉及用于在這些閃存存儲(chǔ)器器件中 每個(gè)信號(hào)電平編程多個(gè)編程值的技術(shù)。
背景技術(shù)：
諸如閃存存儲(chǔ)器器件的許多存儲(chǔ)器器件使用模擬存儲(chǔ)器單元存儲(chǔ)數(shù)據(jù)。每個(gè)存儲(chǔ) 器單元存儲(chǔ)諸如電荷或電壓的模擬值，其也被稱為存儲(chǔ)值。存儲(chǔ)值表示單元中存儲(chǔ)的信息。 在閃存存儲(chǔ)器器件中，例如，每個(gè)模擬存儲(chǔ)器單元典型地存儲(chǔ)某個(gè)電壓。每個(gè)單元的可能的 模擬值的范圍典型地被劃分成閾值區(qū)域，每個(gè)區(qū)域?qū)?yīng)于一個(gè)或更多個(gè)數(shù)據(jù)位值。通過(guò)寫 入對(duì)應(yīng)于所期望的一個(gè)或更多個(gè)位的標(biāo)稱模擬值，將數(shù)據(jù)寫入模擬存儲(chǔ)器單元。單電平單元(SLC)閃存存儲(chǔ)器器件例如每個(gè)存儲(chǔ)器單元存儲(chǔ)一個(gè)位(或者，兩個(gè) 可能的存儲(chǔ)器狀態(tài))。另一方面，多電平單元(MLC)閃存存儲(chǔ)器器件每個(gè)存儲(chǔ)器單元存儲(chǔ)兩 個(gè)或更多個(gè)位(即，每個(gè)單元具有四個(gè)或更多個(gè)可編程狀態(tài))。對(duì)于MLC閃存存儲(chǔ)器器件 的更詳細(xì)的討論，參見(jiàn)例如在2009年3月11日提交的題為“Methods andApparatus for Storing Data in a Multi-Level Cell Flash Memory Devicewith C ross—Page Sectors, Multi-Page Coding and Per-Page Coding” 的國(guó)際專利申請(qǐng)序列號(hào) No. PCT/US09/36810， 通過(guò)引用將其合并于此。
在多電平NAND閃存存儲(chǔ)器器件中，例如，使用具有在被劃分成多個(gè)區(qū)間的范圍中 的可編程閾值電壓的浮柵器件，每個(gè)區(qū)間對(duì)應(yīng)于不同的多位值。為了將給定多位值編程到 存儲(chǔ)器單元中，存儲(chǔ)器單元中的浮柵器件的閾值電壓被編程到對(duì)應(yīng)于該值的閾值電壓區(qū)間 中。存儲(chǔ)器單元中存儲(chǔ)的模擬值常常失真。這種失真典型地歸因于例如，后向 模式依賴(back pattern dependency) (BDP)、噪聲和單元間干擾(ICI)。對(duì)于閃 存存儲(chǔ)器器件中的失真的更詳細(xì)的討論，參見(jiàn)例如，J.D.Lee等人的"Effects of Floating-Gate Interference on NANDFlash Memory Cell Operation, " IEEE Electron Device Letters, 264-266 (May 2002)或者 Ki—Tae Park 等人的"k Zeroing Ce11-to-Ce11 Interference Page Architecture With Temporary LSB Storing andParallel MSB Program Scheme for MLC NAND Flash Memories, “ IEEEJ. of Solid State Circuits, Vol. 43, No. 4,919-928, (April 2008)，通過(guò)引用將這些文獻(xiàn)合并于此。已提出或建議了許多技術(shù)用于減輕ICI以及這樣的其他失真的影響。例如，Ki-Tae Park等人描述了現(xiàn)有的減輕ICI的編程技術(shù)，諸如偶數(shù)/奇數(shù)編程、自底至上編程和多級(jí) 編程。盡管這些現(xiàn)有方法有助于減少ICI和其他失真的影響，但是隨著晶體管尺寸的減小 (例如，65nm以下的技術(shù)，在該情況中寄生電容因閃存單元緊密接近而變得大得多)，它們 變得不太有效。題 為“ Methods and Apparatus for Write-Side Intercel 1 InterferenceMitigation in Flash Memories” 的國(guó)際專禾丨J 申請(qǐng)序列號(hào) No. PCT/ US09/49327公開(kāi)了寫入端單元間干擾減輕技術(shù)。通過(guò)獲得將寫入到閃存存儲(chǔ)器中的至少一 個(gè)目標(biāo)單元以及將晚于目標(biāo)單元編程的至少一個(gè)入侵單元的編程數(shù)據(jù)，對(duì)閃存存儲(chǔ)器器件 編程。計(jì)算經(jīng)預(yù)補(bǔ)償?shù)木幊讨?，其?duì)目標(biāo)單元上的單元間干擾進(jìn)行預(yù)補(bǔ)償。入侵單元包括 與目標(biāo)單元相鄰的一個(gè)或更多個(gè)單元。仍需要用于將經(jīng)預(yù)補(bǔ)償?shù)木幊讨祷蛘吲c多個(gè)閾值電 壓關(guān)聯(lián)的其他值寫入閃存存儲(chǔ)器陣列的改進(jìn)的技術(shù)。

發(fā)明內(nèi)容
一般地說(shuō)，提供了用于在閃存存儲(chǔ)器中每個(gè)信號(hào)電平編程多個(gè)編程值的方法和裝 置。根據(jù)本發(fā)明的一個(gè)方面，通過(guò)對(duì)于給定的信號(hào)電平對(duì)閃存存儲(chǔ)器器件編程，來(lái)對(duì)具有多 個(gè)編程值的閃存存儲(chǔ)器器件編程，其中編程步驟包括編程階段和多個(gè)驗(yàn)證階段?？梢灾貜?fù) 編程步驟，直至對(duì)于給定信號(hào)電平的所有單元都被編程。此外，可以對(duì)于一個(gè)或更多個(gè)另外 的信號(hào)電平重復(fù)該編程步驟。根據(jù)本發(fā)明的另一方面，對(duì)具有多個(gè)編程值的閃存存儲(chǔ)器器件編程，并且編程步 驟包括編程階段和多個(gè)驗(yàn)證階段，其中至少一個(gè)信號(hào)電平包括多個(gè)編程值。可以重復(fù)編程 步驟直至所有單元被編程?？梢允褂秒妷?、電流和電阻中的一個(gè)或更多個(gè)來(lái)表示信號(hào)電平 或編程值(或兩者)。每個(gè)編程值與多個(gè)不相交的組中的一個(gè)關(guān)聯(lián)。在一個(gè)變化方案中，每個(gè)不相交的 組與信號(hào)電平對(duì)應(yīng)。在另一變化方案中，不相交的組中的至少兩個(gè)包括不同數(shù)目的成員。在 又一變化方案中，不相交的組的數(shù)目對(duì)應(yīng)于閃存存儲(chǔ)器器件中的信號(hào)電平的數(shù)目。在一個(gè)示例性實(shí)現(xiàn)方案中，所述多個(gè)編程值包括對(duì)單元間干擾、后向模式依賴、編程擾動(dòng)、讀擾動(dòng)和附加噪聲中的一個(gè)或更多個(gè)進(jìn)行預(yù)補(bǔ)償。例如，所屬多個(gè)編程值可以對(duì)應(yīng) 于對(duì)擾動(dòng)(諸如來(lái)自至少一個(gè)入侵單元的單元間干擾)進(jìn)行補(bǔ)償?shù)慕?jīng)預(yù)補(bǔ)償?shù)木幊讨?。?開(kāi)了用于以減小的復(fù)雜性對(duì)擾動(dòng)進(jìn)行補(bǔ)償?shù)脑S多可選的簡(jiǎn)化方案。通過(guò)參照下面的詳細(xì)描述和附圖將獲得對(duì)本發(fā)明以及本發(fā)明的另外的特征和優(yōu) 點(diǎn)的更全面的理解。


圖1是傳統(tǒng)閃存存儲(chǔ)器系統(tǒng)的示意性框圖；圖2示出了關(guān)于圖1的示例性多電平單元閃存存儲(chǔ)器的示例性閾值電壓分布；圖3示出了多電平單元(MLC)閃存存儲(chǔ)器器件中的示例性閃存單元陣列的架構(gòu)；圖4示出了關(guān)于圖2的電壓分配方案的示例性兩級(jí)MLC編程方案；圖5A和5B共同示出了減少加在鄰居單元上的ICI的替代的MLC編程方案；圖6更詳細(xì)地示出了多電平單元(MLC)閃存存儲(chǔ)器器件中的示例性閃存單元陣 列；圖7示出了對(duì)于目標(biāo)單元的因來(lái)自多個(gè)示例性入侵單元的寄生電容而存在的 ICI ；圖8是并入了基于控制器的ICI減輕技術(shù)的示例性閃存存儲(chǔ)器系統(tǒng)的示意性框 圖；圖9是并入了基于存儲(chǔ)器的ICI減輕技術(shù)的示例性閃存存儲(chǔ)器系統(tǒng)的示意性框 圖；圖10是描述并入了本發(fā)明的特征的寫入端ICI減輕處理的示例性實(shí)現(xiàn)方案的流 程圖；圖 11 是描述傳統(tǒng)的 ISPPancremental Step Pulse Programming，增量步進(jìn)脈沖 編程)處理的流程圖；圖12是描述并入了本發(fā)明的特征的ISPP處理的流程圖；以及圖13是描述并入了本發(fā)明的特征的替代的ISPP處理的流程圖。
具體實(shí)施例方式本發(fā)明的多個(gè)方面涉及信號(hào)處理技術(shù)用于減輕存儲(chǔ)器器件(諸如單電平單元或 多電平單元(MLC)NAND閃存存儲(chǔ)器器件)中的ICI的信號(hào)處理技術(shù)。如這里使用的，多電 平單元閃存存儲(chǔ)器包括其中每個(gè)存儲(chǔ)器單元存儲(chǔ)兩個(gè)或更多個(gè)位的存儲(chǔ)器。典型地，一個(gè) 閃存單元中存儲(chǔ)的多個(gè)位屬于不同的頁(yè)。對(duì)于本領(lǐng)域的普通技術(shù)人員將理解，盡管這里使 用將模擬值存儲(chǔ)為電壓的存儲(chǔ)器單元說(shuō)明了本發(fā)明，但是本發(fā)明可以與閃存存儲(chǔ)器的任何 存儲(chǔ)機(jī)制(諸如使用電壓、電流或電阻來(lái)表示所存儲(chǔ)的數(shù)據(jù)狀態(tài))一起使用。圖1是傳統(tǒng)閃存存儲(chǔ)器系統(tǒng)100的示意性框圖。如圖1中所示，示例性閃存存儲(chǔ) 器系統(tǒng)100包括閃存控制系統(tǒng)110和閃存存儲(chǔ)器模塊160。示例性閃存控制系統(tǒng)110包括 閃存控制器120、編碼器/解碼器模塊140、和一個(gè)或更多個(gè)緩存器145。在替代的實(shí)施例 中，編碼器/解碼器模塊140和一些緩存器145可以實(shí)現(xiàn)在閃存控制器120內(nèi)部。例如，可 以使用公知的商用技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)編碼器/解碼器模塊140和緩存器145。
示例性閃存存儲(chǔ)器模塊160包括存儲(chǔ)器陣列170和一個(gè)或更多個(gè)緩存器180，它們 均可以使用公知的商用技術(shù)和/或產(chǎn)品來(lái)實(shí)現(xiàn)。存儲(chǔ)器陣列170可以被實(shí)施為單電平或多 電平單元閃存存儲(chǔ)器，諸如NAND閃存存儲(chǔ)器、相變存儲(chǔ)器(PCM)、MRAM存儲(chǔ)器、NOR閃存存 儲(chǔ)器、或者另一非易失性閃存存儲(chǔ)器。對(duì)于本領(lǐng)域的普通技術(shù)人員將理解，盡管主要在多電 平單元NAND閃存存儲(chǔ)器的背景下說(shuō)明了本發(fā)明，但是本發(fā)明可以應(yīng)用于單電平單元閃存 存儲(chǔ)器和其他非易失性存儲(chǔ)器。多電平單元閃存存儲(chǔ)器在多電平單元NAND閃存存儲(chǔ)器中，典型地使用閾值檢測(cè)器將與特定單元關(guān)聯(lián)的 電壓值轉(zhuǎn)譯為預(yù)先定義的存儲(chǔ)器狀態(tài)。圖2示出了關(guān)于圖1的示例性多電平單元閃存存儲(chǔ) 器170的示例性閾值電壓分布，其基于美國(guó)專利No. 6，522，580的教導(dǎo)(通過(guò)引用將該專利 合并于此)。通常，單元的閾值電壓是需要施加到單元從而使單元傳導(dǎo)特定量的電流的電 壓。閾值電壓是單元中存儲(chǔ)的數(shù)據(jù)的量度。在圖2中示出的示例性實(shí)施例中，在每個(gè)存儲(chǔ)器單元中每個(gè)存儲(chǔ)元件采用四個(gè)可 能的數(shù)據(jù)狀態(tài)來(lái)存儲(chǔ)兩位的數(shù)據(jù)。圖2示出了四個(gè)峰210-213，每個(gè)峰對(duì)應(yīng)于一個(gè)狀態(tài)。在 多電平單元閃存器件中，利用閾值電壓分布曲線200的不同的峰210-213在單元中存儲(chǔ)兩 個(gè)位。閾值電壓分布曲線200的峰210-213標(biāo)有相應(yīng)的二進(jìn)制值。因此，當(dāng)單元處于第一 狀態(tài)210時(shí)，其表示低位(也被稱為最低有效位LSB)的“1”和高位(也被稱為最高有效位 MSB)的“1”。狀態(tài)210通常是單元的初始的未編程或擦除的狀態(tài)。類似地，當(dāng)單元處于第 二狀態(tài)211時(shí)，其表示低位的“0”和高位的“1”。當(dāng)單元處于第三狀態(tài)212時(shí)，其表示低位 的“0”和高位的“0”。最后，當(dāng)單元處于第四狀態(tài)213時(shí)，其表示低位的“1”和高位的“0”。閾值電壓分布210表示處于擦除狀態(tài)(“11”數(shù)據(jù)狀態(tài))的陣列中的單元的閾值 電壓Vt的分布，具有低于0伏的負(fù)閾值電壓電平。分別存儲(chǔ)“10”和“00”用戶數(shù)據(jù)的存儲(chǔ) 器單元的閾值電壓分布211和212被示出為分別位于0和1伏之間和1和2伏之間。閾值 電壓分布213示出了已被編程為“01”數(shù)據(jù)狀態(tài)的單元的分布，具有設(shè)定在2和4. 5伏的讀 通電壓(read pass voltage)之間的閾值電壓電平。因此，在圖2的示例性實(shí)施例中，可以使用0伏、1伏和2伏作為每個(gè)電平或狀態(tài)之 間的電壓電平閾值。閃存存儲(chǔ)器160(例如，閃存存儲(chǔ)器160中的感測(cè)電路)使用該電壓電 平閾值確定給定單元的電壓電平或狀態(tài)。閃存存儲(chǔ)器160將基于測(cè)量的電壓與電壓電平閾 值的比較結(jié)果將一個(gè)或更多個(gè)位分配給每個(gè)單元，其隨后作為硬判決被傳送到閃存控制系 統(tǒng)110。另外或者替代地，在使用軟信息的實(shí)現(xiàn)方案中，閃存存儲(chǔ)器160可以向閃存控制系 統(tǒng)110傳送作為軟信息的測(cè)量的電壓或者測(cè)量的電壓的量化版本，其中較之存儲(chǔ)器單元中 存儲(chǔ)的位的數(shù)目，使用數(shù)目更多的位來(lái)表示測(cè)量的電壓。應(yīng)當(dāng)進(jìn)一步注意，典型地使用公知的ISPP(增量步進(jìn)脈沖編程)和編程/驗(yàn)證 技術(shù)來(lái)對(duì)單元編程。對(duì)于ISPP和編程/驗(yàn)證技術(shù)的討論，參見(jiàn)例如美國(guó)專利申請(qǐng)公開(kāi) No. 2008/0084751 ；Ki-Tae Park ^AW AZeroing Cell_to_Cell Interference Page Architecture With TemporaryLSB Storing and Parallel MSB Program Scheme for MLC NAND FlashMemories, “ IEEE J. of Solid State Circuits,Vol. 43. No. 4，919-928， (Apri12008) ；T. -S. Jung 的“A 117-mm23. 3-V only 128-Mb Multilevel NANDFlashMemory for Mass Storage Applications, " IEEE J. of Solid StateCircuits,vol.31, No. 11,1575-1583. (November 1996)；和 K. _D. Suh 等人的〃 A 3.3V 32Mb NAND Flash Memory with Incremental Step PulseProgramming Scheme. " IEEE J. of Solid State Circuits, vol. 30,No. 11，1149-1156，(November 1995)，通過(guò)引用將這些文獻(xiàn)合并于此。通 常，在編程/驗(yàn)證周期中，閃存存儲(chǔ)器160逐漸施加增加的電壓以將電荷存儲(chǔ)在單元晶體管 中，直至超過(guò)最小目標(biāo)閾值電壓(在這里也被稱為“編程電壓”)。例如，當(dāng)在圖2的示例中 編程“10”數(shù)據(jù)狀態(tài)時(shí)，閃存存儲(chǔ)器160可以逐漸施加增加的電壓以將電荷存儲(chǔ)在單元晶體 管中，直至超過(guò)0. 4V的最小目標(biāo)閾值電壓。如下文將進(jìn)一步討論的，單個(gè)存儲(chǔ)器單元中存儲(chǔ)的兩個(gè)位中的每一個(gè)來(lái)自不同的 頁(yè)。換言之，每個(gè)存儲(chǔ)器單元中存儲(chǔ)的兩個(gè)位中的每個(gè)位承載不同的頁(yè)地址。當(dāng)輸入低頁(yè) (lower page)地址時(shí)，訪問(wèn)圖2中示出的右側(cè)位。當(dāng)輸入高頁(yè)(upper page)地址時(shí)，訪問(wèn) 左側(cè)位。圖3示出了多電平單元(MLC)閃存存儲(chǔ)器器件160中的示例性閃存單元陣列300 的架構(gòu)，其中每個(gè)示例性單元典型地對(duì)應(yīng)于存儲(chǔ)兩個(gè)位的浮柵晶體管。在圖3中，每個(gè)單元 與兩個(gè)位所屬的兩個(gè)頁(yè)的兩個(gè)編號(hào)關(guān)聯(lián)。示例性單元陣列部分300示出了字線η至η+2和 四條位線。示例性閃存存儲(chǔ)器陣列300被分為偶數(shù)頁(yè)和奇數(shù)頁(yè)，其中例如具有偶數(shù)編號(hào)的 單元(諸如具有編號(hào)0和2的單元)對(duì)應(yīng)于偶數(shù)頁(yè)，而具有奇數(shù)編號(hào)的單元(諸如具有編 號(hào)1和3的單元)對(duì)應(yīng)于奇數(shù)頁(yè)。字線η例如在偶數(shù)位線中存儲(chǔ)偶數(shù)頁(yè)0和2，并且在奇數(shù) 位線中存儲(chǔ)奇數(shù)頁(yè)1和3。此外，圖3指示出了示例性編程序列，其中按照指示出的順序依次地(自底而上) 選擇偶數(shù)或奇數(shù)位線并且對(duì)其編程。編號(hào)指示出了對(duì)頁(yè)編程的順序。例如，頁(yè)0在頁(yè)1之 前被編程。對(duì)于偶數(shù)和奇數(shù)頁(yè)的編程的進(jìn)一步的討論，參見(jiàn)例如，K.-T.Park等人的"A Zeroing Ce11-to-Ce11Interference Page Architecture with Temporary LSB Storing and ParallelMSB Program Scheme for MLC NAND Flash Memories, " IEEE Journalof Solid-State Circuits, Vol. 43，No. 4,919-928 (April 2008)，通過(guò)引用將其合并于此。圖4示出了關(guān)于圖2的電壓分配方案的示例性的兩級(jí)MLC編程方案400。如圖 4中所示，在LSB編程階段期間，如果LSB是零，則處于擦除狀態(tài)410的所選擇的單元的狀 態(tài)移動(dòng)到最低編程狀態(tài)411。因此，在LSB編程階段，存儲(chǔ)器單元被從擦除狀態(tài)“11”編程 到“10”。接著，在MSB編程階段期間，取決于先前的LSB數(shù)據(jù)，依次形成兩個(gè)狀態(tài)，即狀態(tài) “00” (412)和狀態(tài)“01”(413)。通常，在MSB編程階段期間，“ 10”狀態(tài)被編程到“00”，而狀 態(tài)“11”被編程到“01”。應(yīng)當(dāng)注意，圖4的編程方案400示出了與從狀態(tài)410到狀態(tài)413的狀態(tài)改變關(guān)聯(lián)的 最大電壓偏移。已提出或建議了許多編程方案用于減少與狀態(tài)改變關(guān)聯(lián)的最大電壓偏移， 并且由此減少由電壓偏移引起的ICI。圖5A和5B共同示出了減少加在鄰居單元上的ICI的替代的MLC編程方案500。 如圖5A中所示，在LSB編程階段期間，按與SLC編程相似的方式，將存儲(chǔ)器單元從狀態(tài)“11” 編程到作為臨時(shí)(或中間)狀態(tài)的狀態(tài)“x0”。在同一字線中的鄰居單元也進(jìn)行LSB編程之 后，由于ICI，分布可能被擴(kuò)寬，如圖5A中的峰510所示。隨后，在圖5B中示出的MSB編程 階段中，“x0”狀態(tài)被編程到作為與輸入數(shù)據(jù)對(duì)應(yīng)的最終狀態(tài)的“00”和“ 10”，或者“ 11”狀態(tài)被編程到最終的“01”狀態(tài)。通常，除“11”單元之外的所有存儲(chǔ)器單元在MSB編程階段 中從對(duì)于LSB數(shù)據(jù)的臨時(shí)編程狀態(tài)重新編程到它們的最終狀態(tài)，從而可以極大地減小由鄰 居單元引起的ICI。處于最終狀態(tài)的單元將不會(huì)遭受到其處于中間狀態(tài)時(shí)經(jīng)歷的ICI，這是 因?yàn)槠湟驯恢匦戮幊痰阶罱K狀態(tài)。處于最終狀態(tài)的單元將僅遭受到由于處于最終狀態(tài)而經(jīng) 歷的ICI。如上文提到的，圖5A和5B的多步(multi-step)編程序列使用中間編程狀態(tài)來(lái) 減少最大電壓改變，并且因此減少了由這些電壓改變引起的ICI。在圖5B中可以看到，例如 MSB編程階段期間的最大電壓偏移分別與從狀態(tài)“11”到“01”和狀態(tài)“xO”到狀態(tài)“10”的 轉(zhuǎn)變關(guān)聯(lián)。這些電壓偏移明顯小于圖4中的從狀態(tài)“ 11”到“ 01”的最大電壓偏移。圖6更詳細(xì)地示出了多電平單元(MLC)閃存存儲(chǔ)器器件130中的示例性閃存單元 陣列600。如圖6中所示，閃存單元陣列600對(duì)于每個(gè)閃存單元Ci存儲(chǔ)三個(gè)位。圖6示出 了關(guān)于一個(gè)模塊的閃存單元陣列架構(gòu)，其中每個(gè)示例性單元典型地對(duì)應(yīng)于存儲(chǔ)三個(gè)位的浮 柵晶體管。示例性單元陣列600由m條字線和η條位線組成。典型地，在當(dāng)前的多頁(yè)單元 閃存存儲(chǔ)器中，單個(gè)單元中的位屬于不同的頁(yè)。在圖6的示例中，每個(gè)單元的三個(gè)位對(duì)應(yīng)于 三個(gè)不同的頁(yè)，并且每條字線存儲(chǔ)三個(gè)頁(yè)。在下面的討論中，頁(yè)0、1和2被稱為字線中的低 頁(yè)層級(jí)(page level)、中間頁(yè)層級(jí)和高頁(yè)層級(jí)。如上文所指出的，閃存單元陣列可以被進(jìn)一步分為偶數(shù)和奇數(shù)頁(yè)，其中例如，具有 偶數(shù)編號(hào)的單元(諸如圖6中的單元2和4)對(duì)應(yīng)于偶數(shù)頁(yè)，而具有奇數(shù)編號(hào)的單元(諸如 圖6中的單元1和3)對(duì)應(yīng)于奇數(shù)頁(yè)。在該情況中，頁(yè)(諸如頁(yè)0)將包含偶數(shù)單元中的偶 數(shù)頁(yè)(偶數(shù)頁(yè)0)和奇數(shù)單元中的奇數(shù)頁(yè)(奇數(shù)頁(yè)0)。單元間干擾如前面指出的，ICI是單元之間的寄生電容的結(jié)果，并且通常被視為最主要的失真 源之一。圖7示出了對(duì)于目標(biāo)單元710的因來(lái)自多個(gè)示例性入侵單元720的寄生電容而存 在的ICI。在圖7中使用如下記號(hào)WL 字線BL 位線Blo:奇數(shù)位線；BLe:偶數(shù)位線；以及C:電容。ICI由在目標(biāo)單元710已經(jīng)被編程之后進(jìn)行編程的入侵單元720引起。ICI改變 目標(biāo)單元710的電壓Vt。在示例性實(shí)施例中，采取“自底而上”編程方案，并且位線i和i+1 中的相鄰入侵單元引起了對(duì)于目標(biāo)單元710的ICI。如圖7中所示，通過(guò)模塊的這種自底 而上的編程，來(lái)自下面的字線i_l的ICI被移除，并且高達(dá)五個(gè)鄰居單元作為入侵單元720 對(duì)ICI有貢獻(xiàn)。然而，應(yīng)當(dāng)注意，對(duì)于本領(lǐng)域的普通技術(shù)人員將理解，這里公開(kāi)的技術(shù)可以 被推廣到來(lái)自其他字線(諸如字線i_l)的入侵單元也對(duì)ICI有貢獻(xiàn)的情況。如果來(lái)自字 線i-1、i和i+Ι的入侵單元對(duì)ICI有貢獻(xiàn)，則需要考慮高達(dá)八個(gè)最近的鄰居單元。更遠(yuǎn)離 目標(biāo)單元的其他單元可以忽略，如果它們對(duì)ICI的貢獻(xiàn)可忽略的話。通常，通過(guò)分析編程序 列方案(諸如自底而上或者偶數(shù)/奇數(shù)技術(shù))以識(shí)別在給定的目標(biāo)單元710之后進(jìn)行編程 的入侵單元720，如此來(lái)識(shí)別入侵單元720。在示例性實(shí)施例中，入侵單元720引起的對(duì)目標(biāo)單元710的ICI可以如下建模
Il)
權(quán)利要求
1.一種用于對(duì)具有多個(gè)編程值的閃存存儲(chǔ)器器件編程的方法，包括對(duì)于給定信號(hào)電平對(duì)所述閃存存儲(chǔ)器器件編程，其中所述編程步驟包括編程階段和多 個(gè)驗(yàn)證階段。
2.根據(jù)權(quán)利要求1所述的方法，其中重復(fù)所述編程步驟直至對(duì)于給定信號(hào)電平的所有 單元被編程。
3.根據(jù)權(quán)利要求1所述的方法，其中對(duì)于一個(gè)或更多個(gè)另外的信號(hào)電平重復(fù)所述編程步驟。
4.根據(jù)權(quán)利要求1所述的方法，其中所述驗(yàn)證階段進(jìn)一步包括如下步驟從所述閃存 存儲(chǔ)器器件讀取一個(gè)或更多個(gè)讀取值，以及將所述一個(gè)或更多個(gè)讀取值與對(duì)應(yīng)于一個(gè)所述 編程值的至少一個(gè)閾值相比較。
5.根據(jù)權(quán)利要求1所述的方法，其中每個(gè)所述編程值與多個(gè)不相交的組中的一個(gè)關(guān) 聯(lián)，以及其中每個(gè)所述不相交的組與信號(hào)電平對(duì)應(yīng)。
6.根據(jù)權(quán)利要求1所述的方法，其中每個(gè)所述編程值與多個(gè)不相交的組中的一個(gè)關(guān) 聯(lián)，以及其中至少兩個(gè)所述不相交的組包括不同數(shù)目的成員。
7.根據(jù)權(quán)利要求1所述的方法，其中每個(gè)所述編程值與多個(gè)不相交的組中的一個(gè)關(guān) 聯(lián)，以及其中所述不相交的組的數(shù)目對(duì)應(yīng)于所述閃存存儲(chǔ)器器件中的信號(hào)電平的數(shù)目。
8.根據(jù)權(quán)利要求1所述的方法，其中所述編程值的數(shù)目對(duì)應(yīng)于所述閃存存儲(chǔ)器器件中 的信號(hào)電平的數(shù)目。
9.根據(jù)權(quán)利要求1所述的方法，其中每個(gè)所述編程值與多個(gè)不相交的組中的一個(gè)關(guān) 聯(lián)，以及其中一個(gè)所述不相交的組包括被編程到第一信號(hào)電平的第一單元集合和被編程到 第二信號(hào)電平的第二單元集合。
10.根據(jù)權(quán)利要求9所述的方法，其中所述第一信號(hào)電平具有用于所述驗(yàn)證階段中的 第一驗(yàn)證階段的第一相應(yīng)閾值，以及其中所述第二信號(hào)電平具有用于所述驗(yàn)證階段中的第 二驗(yàn)證階段的第二相應(yīng)閾值。
11.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括步驟從所述驗(yàn)證階段中的給定的一個(gè)驗(yàn) 證階段排除一個(gè)或更多個(gè)單元，如果與所述給定驗(yàn)證階段關(guān)聯(lián)的編程值未應(yīng)用于被排除的 所述一個(gè)或更多個(gè)單元的話。
12.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括步驟從所述驗(yàn)證階段中的另一個(gè)驗(yàn)證階 段排除一個(gè)或更多個(gè)單元，如果被排除的所述一個(gè)或更多個(gè)單元通過(guò)所述驗(yàn)證階段中的一 個(gè)驗(yàn)證階段的話。
13.根據(jù)權(quán)利要求1所述的方法，其中所述多個(gè)編程值包括對(duì)單元間干擾、后向模式依 賴、編程擾動(dòng)、讀取擾動(dòng)和附加噪聲中的一個(gè)或更多個(gè)進(jìn)行預(yù)補(bǔ)償?shù)木幊讨怠?br> 14.根據(jù)權(quán)利要求1所述的方法，其中所述多個(gè)編程值對(duì)應(yīng)于對(duì)擾動(dòng)進(jìn)行補(bǔ)償?shù)慕?jīng)預(yù) 補(bǔ)償?shù)木幊讨怠?br> 15.根據(jù)權(quán)利要求14所述的方法，其中所述擾動(dòng)包括來(lái)自至少一個(gè)入侵單元的單元間 干擾。
16.根據(jù)權(quán)利要求15所述的方法，其中所述編程值的數(shù)目對(duì)應(yīng)于信號(hào)電平的數(shù)目乘以 Lk，其中L是不同的AVt(I)值的數(shù)目，AVt(I)是單元的Vt電壓的改變，并且k是所考慮的 入侵單元的數(shù)目。
17.根據(jù)權(quán)利要求15所述的方法，其中所述編程值的數(shù)目對(duì)應(yīng)于信號(hào)電平的數(shù)目乘以 Mk，其中k是所考慮的入侵單元的數(shù)目，并且M是所考慮的不同的電壓偏移的數(shù)目。
18.根據(jù)權(quán)利要求15所述的方法，其中所述編程值的數(shù)目對(duì)應(yīng)于信號(hào)電平的數(shù)目乘以 M，其中M是所考慮的不同的電壓偏移的數(shù)目。
19.根據(jù)權(quán)利要求1所述的方法，其中使用頁(yè)訪問(wèn)技術(shù)和字線級(jí)訪問(wèn)技術(shù)中的一個(gè)或 更多個(gè)對(duì)所述閃存存儲(chǔ)器器件編程。
20.根據(jù)權(quán)利要求15所述的方法，其中所述至少一個(gè)入侵單元包括與目標(biāo)單元相鄰的 一個(gè)或更多個(gè)單元。
21.根據(jù)權(quán)利要求14所述的方法，其中從用于在所述閃存存儲(chǔ)器器件中進(jìn)行寫入的接 口獲得所述經(jīng)預(yù)補(bǔ)償?shù)木幊讨怠?br> 22.根據(jù)權(quán)利要求14所述的方法，其中由與所述閃存存儲(chǔ)器器件關(guān)聯(lián)的處理器計(jì)算所 述經(jīng)預(yù)補(bǔ)償?shù)木幊讨怠?br> 23.根據(jù)權(quán)利要求14所述的方法，其中由與閃存存儲(chǔ)器控制器關(guān)聯(lián)的處理器計(jì)算所述 經(jīng)預(yù)補(bǔ)償?shù)木幊讨怠?br> 24.根據(jù)權(quán)利要求1所述的方法，其中至少兩個(gè)所述信號(hào)電平的所述編程能夠具有不 同數(shù)目的所述驗(yàn)證階段。
25.根據(jù)權(quán)利要求1所述的方法，其中使用電壓、電流和電阻中的一個(gè)或更多個(gè)表示所 述信號(hào)電平和所述編程值中的一個(gè)或更多個(gè)。
26.一種用于對(duì)具有多個(gè)編程值的閃存存儲(chǔ)器器件編程的方法，包括對(duì)所述閃存存儲(chǔ)器器件編程，其中所述編程步驟包括編程階段和多個(gè)驗(yàn)證階段，其中 至少一個(gè)信號(hào)電平包括多個(gè)所述編程值。
27.根據(jù)權(quán)利要求沈所述的方法，其中所述驗(yàn)證階段的數(shù)目大于信號(hào)電平的數(shù)目。
28.根據(jù)權(quán)利要求沈所述的方法，其中重復(fù)所述編程步驟直至所有單元被編程。
29.根據(jù)權(quán)利要求沈所述的方法，其中所述驗(yàn)證階段進(jìn)一步包括如下步驟從所述閃 存存儲(chǔ)器器件讀取一個(gè)或更多個(gè)讀取值，以及將所述一個(gè)或更多個(gè)讀取值與對(duì)應(yīng)于一個(gè)所 述編程值的至少一個(gè)閾值相比較。
30.根據(jù)權(quán)利要求沈所述的方法，其中每個(gè)所述編程值與多個(gè)不相交的組中的一個(gè)關(guān) 聯(lián)，以及其中每個(gè)所述不相交的組對(duì)應(yīng)于信號(hào)電平。
31.根據(jù)權(quán)利要求沈所述的方法，其中每個(gè)所述編程值與多個(gè)不相交的組中的一個(gè)關(guān) 聯(lián)，以及其中至少兩個(gè)所述不相交的組包括不同的數(shù)目的成員。
32.根據(jù)權(quán)利要求沈所述的方法，其中每個(gè)所述編程值與多個(gè)不相交的組中的一個(gè)關(guān) 聯(lián)，以及其中所述不相交的組的數(shù)目對(duì)應(yīng)于所述閃存存儲(chǔ)器器件中的信號(hào)電平的數(shù)目。
33.根據(jù)權(quán)利要求沈所述的方法，其中所述編程值的數(shù)目對(duì)應(yīng)于所述閃存存儲(chǔ)器器件 中的信號(hào)電平的數(shù)目。
34.根據(jù)權(quán)利要求沈所述的方法，其中每個(gè)所述編程值與多個(gè)不相交的組中的一個(gè)關(guān) 聯(lián)，以及其中一個(gè)所述不相交的組包括被編程到第一信號(hào)電平的第一單元集合和被編程到 第二信號(hào)電平的第二單元集合。
35.根據(jù)權(quán)利要求34所述的方法，其中所述第一信號(hào)電平具有用于所述驗(yàn)證階段中的 第一驗(yàn)證階段的第一相應(yīng)閾值，以及其中所述第二信號(hào)電平具有用于所述驗(yàn)證階段中的第二驗(yàn)證階段的第二相應(yīng)閾值。
36.根據(jù)權(quán)利要求沈所述的方法，進(jìn)一步包括步驟從所述驗(yàn)證階段中的給定的一個(gè) 驗(yàn)證階段排除一個(gè)或更多個(gè)單元，如果與所述給定的驗(yàn)證階段關(guān)聯(lián)的編程值未應(yīng)用于被排 除的所述一個(gè)或更多個(gè)單元的話。
37.根據(jù)權(quán)利要求沈所述的方法，進(jìn)一步包括步驟從所述驗(yàn)證階段中的另一個(gè)驗(yàn)證 階段排除一個(gè)或更多個(gè)單元，如果被排除的所述一個(gè)或更多個(gè)單元通過(guò)所述驗(yàn)證階段中的 一個(gè)驗(yàn)證階段的話。
38.根據(jù)權(quán)利要求沈所述的方法，其中所述多個(gè)編程值包括對(duì)單元間干擾、后向模式 依賴、編程擾動(dòng)、讀取擾動(dòng)和附加噪聲中的一個(gè)或更多個(gè)進(jìn)行預(yù)補(bǔ)償?shù)木幊讨怠?br> 39.根據(jù)權(quán)利要求沈所述的方法，其中所述多個(gè)編程值對(duì)應(yīng)于對(duì)擾動(dòng)進(jìn)行補(bǔ)償?shù)慕?jīng)預(yù) 補(bǔ)償?shù)木幊讨怠?br> 40.根據(jù)權(quán)利要求39所述的方法，其中所述擾動(dòng)包括來(lái)自至少一個(gè)入侵單元的單元間 干擾。
41.根據(jù)權(quán)利要求40所述的方法，其中所述編程值的數(shù)目對(duì)應(yīng)于信號(hào)電平的數(shù)目乘以 Lk，其中L是不同的AVt(I)值的數(shù)目，AVt(I)是單元的Vt電壓的改變，并且k是所考慮的 入侵單元的數(shù)目。
42.根據(jù)權(quán)利要求40所述的方法，其中所述編程值的數(shù)目對(duì)應(yīng)于信號(hào)電平的數(shù)目乘以 Mk，其中k是所考慮的入侵單元的數(shù)目，并且M是所考慮的不同的電壓偏移的數(shù)目。
43.根據(jù)權(quán)利要求40所述的方法，其中編程值的數(shù)目對(duì)應(yīng)于信號(hào)電平的數(shù)目乘以M，其 中M是所考慮的不同的電壓偏移的數(shù)目。
44.根據(jù)權(quán)利要求沈所述的方法，其中使用頁(yè)訪問(wèn)技術(shù)和字線級(jí)訪問(wèn)技術(shù)中的一個(gè)或 更多個(gè)對(duì)所述閃存存儲(chǔ)器器件編程。
45.根據(jù)權(quán)利要求40所述的方法，其中所述至少一個(gè)入侵單元包括與目標(biāo)單元相鄰的 一個(gè)或更多個(gè)單元。
46.根據(jù)權(quán)利要求39所述的方法，其中從用于在所述閃存存儲(chǔ)器器件中進(jìn)行寫入的接 口獲得所述經(jīng)預(yù)補(bǔ)償?shù)木幊讨怠?br> 47.根據(jù)權(quán)利要求39所述的方法，其中由與所述閃存存儲(chǔ)器器件關(guān)聯(lián)的處理器計(jì)算所 述經(jīng)預(yù)補(bǔ)償?shù)木幊讨怠?br> 48.根據(jù)權(quán)利要求39所述的方法，其中由與閃存存儲(chǔ)器控制器關(guān)聯(lián)的處理器計(jì)算所述 經(jīng)預(yù)補(bǔ)償?shù)木幊讨怠?br> 49.根據(jù)權(quán)利要求沈所述的方法，其中至少兩個(gè)所述信號(hào)電平的所述編程能夠具有不 同數(shù)目的所述驗(yàn)證階段。
50.根據(jù)權(quán)利要求沈所述的方法，其中使用電壓、電流和電阻中的一個(gè)或更多個(gè)表示 所述信號(hào)電平和所述編程值中的一個(gè)或更多個(gè)。
51.一種用于對(duì)具有多個(gè)編程值的閃存存儲(chǔ)器器件編程的系統(tǒng)，包括存儲(chǔ)器；以及至少一個(gè)處理器，其耦合到所述存儲(chǔ)器，操作用于對(duì)于給定信號(hào)電平對(duì)所述閃存存儲(chǔ)器器件編程，其中所述編程步驟包括編程階段和多 個(gè)驗(yàn)證階段。
52. 一種用于對(duì)具有多個(gè)編程值的閃存存儲(chǔ)器器件編程的系統(tǒng)，包括 存儲(chǔ)器；以及至少一個(gè)處理器，其耦合到所述存儲(chǔ)器，操作用于對(duì)所述閃存存儲(chǔ)器器件編程，其中所述編程步驟包括編程階段和多個(gè)驗(yàn)證階段，其中 至少一個(gè)信號(hào)電平包括多個(gè)所述編程值。
全文摘要
提供了用于在閃存存儲(chǔ)器中每信號(hào)電平編程多個(gè)編程值的方法和裝置。通過(guò)對(duì)于給定的信號(hào)電平對(duì)閃存存儲(chǔ)器器件編程來(lái)對(duì)具有多個(gè)編程值的閃存存儲(chǔ)器器件編程，其中編程步驟包括編程階段和多個(gè)驗(yàn)證階段。在另一變化方案中，對(duì)具有多個(gè)編程值的閃存存儲(chǔ)器器件編程，并且編程步驟包括編程階段和多個(gè)驗(yàn)證階段，其中至少一個(gè)信號(hào)電平包括多個(gè)編程值?？梢允褂秒妷?、電流和電阻中的一個(gè)或更多個(gè)來(lái)表示信號(hào)電平或編程值(或此兩者)。
文檔編號(hào)G11C16/34GK102099865SQ200980128255
公開(kāi)日2011年6月15日 申請(qǐng)日期2009年7月21日 優(yōu)先權(quán)日2008年7月22日
發(fā)明者A·維賈耶夫, E·F·哈拉特施, J·延, M·伊威科維克, N·米拉德諾維奇, V·克拉琦科夫斯基 申請(qǐng)人:Lsi公司