專利名稱：使用堆疊式存儲器裝置裸片的存儲器系統(tǒng)及方法以及使用所述存儲器系統(tǒng)的系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及存儲器裝置，且更特定來說，在一個或一個以上實施例中涉及具有連 接到邏輯裸片的多個堆疊式存儲器裝置裸片的存儲器系統(tǒng)。
背景技術：
由于所有類型的存儲器裝置已演進，因此在改良其各個方面的性能方面已做出了 連續(xù)進展。舉例來說，存儲器裝置的存儲容量已連續(xù)以幾何比例增加。此所增加的容量外 加含有存儲器裝置的電子系統(tǒng)的在幾何學上較高的操作速度已使高存儲器裝置帶寬越來 越關鍵。其中存儲器裝置(例如，動態(tài)隨機存取存儲器(“DRAM”)裝置)需要較高帶寬的 一個應用是其作為計算機系統(tǒng)中的系統(tǒng)存儲器的使用。由于處理器的操作速度已增加，因 此處理器能夠以對應較高速度讀取及寫入數(shù)據(jù)。然而，常規(guī)DRAM裝置通常不具有以這些較 高速度來讀取及寫入數(shù)據(jù)的帶寬，因此減慢常規(guī)計算機系統(tǒng)的性能。此問題因朝向多核處 理器及多個處理器計算機系統(tǒng)的趨勢而加劇。當前估計，作為高端服務器操作的計算機系 統(tǒng)因系統(tǒng)存儲器裝置的有限數(shù)據(jù)帶寬而每4個時鐘循環(huán)空閑多達3個時鐘循環(huán)。實際上， 作為系統(tǒng)存儲器操作的DRAM裝置的有限帶寬可將計算機系統(tǒng)的性能減小為低至其原本將 能夠達到的性能的10%。已做出各種嘗試來增加存儲器裝置的數(shù)據(jù)帶寬。舉例來說，已使用較寬內(nèi)部數(shù)據(jù) 總線來以較高帶寬將數(shù)據(jù)傳送到陣列及從陣列傳送數(shù)據(jù)。然而，這樣做通常需要在存儲器 裝置接口處將寫入數(shù)據(jù)串行化及將讀取數(shù)據(jù)解串行化。另一方法是簡單地按比例增加存儲 器裝置的大小或相反地收縮其特征大小，但出于各種原因，縮放比例不能夠與對較高數(shù)據(jù) 帶寬要求的幾何增加保持一致。還做出以下建議將數(shù)個集成電路存儲器裝置裸片堆疊于 相同封裝中，但這樣做恐引起大量必須克服的其它問題。將存儲器裝置裸片一個疊一個地堆疊的一個潛在問題在于其可在發(fā)射到所述存 儲器裝置中的每一者或從所述存儲器裝置中的每一者發(fā)射的信號之間引起信號時序偏斜。 在所述存儲器中的每一者與所述經(jīng)封裝存儲器裝置的接口之間的距離將針對每一存儲器 裝置變化的情況下，信號發(fā)射到所述存儲器裝置中的每一者及從所述存儲器裝置中的每一 者發(fā)射所需的時間將固有地變化。此可為值得考慮的問題，因為在所述堆疊中可存在大量 存儲器裝置裸片，例如(舉例來說)八個存儲器裝置。另外，由于工藝、溫度及供應電壓變 化，所述存儲器裝置的時序性能可變化，即使其制作于相同晶片上。圖1中圖解說明此類信 號時序偏斜的實例，其顯示期間讀取數(shù)據(jù)信號在4個堆疊式動態(tài)隨機存取存儲器(“DRAM”) 裝置裸片DRAMO到DRAMl中的每一者的封裝接口處視為有效的周期。此數(shù)據(jù)有效周期有時 稱為數(shù)據(jù)“眼”。如其中所顯示，DRAM2的讀取數(shù)據(jù)首先有效，隨后是DRAMO、DRAM1，且最后 是DRAM3。期間所有讀取數(shù)據(jù)(即，用于所有DRAM的復合眼8)均有效的周期幾乎不存在。 因此，對于存儲器存取裝置(例如存儲器控制器或處理器)來說，將非常難以使用單時鐘信 號來捕獲讀取數(shù)據(jù)，尤其在存儲器裝置的操作速度及所得數(shù)據(jù)傳送速率連續(xù)增加時。
在過去，已通過連同相應讀取數(shù)據(jù)一起發(fā)射來自不同存儲器裝置的相應讀取選通 信號而極大地減輕了來自所述存儲器裝置的信號偏斜問題。所述選通信號接著由所述存儲 器存取裝置用于捕獲讀取數(shù)據(jù)。在所述選通信號的時序差大致匹配來自所述存儲器裝置中 的每一者的讀取數(shù)據(jù)的時序差的情況下，所述選通信號的轉(zhuǎn)變大致以來自每一存儲器裝置 的數(shù)據(jù)眼為中心，從而允許所述存儲器存取裝置成功地從所述存儲器裝置中的每一者捕獲 讀取數(shù)據(jù)。隨著存儲器裝置的操作速度持續(xù)增加，即使此方法也不足夠。因此，已開發(fā)多種 技術，通過調(diào)整所述選通信號在所述存儲器裝置處的發(fā)射時間或以可調(diào)整量延遲其在存儲 器存取裝置中的發(fā)射時間來調(diào)整所述選通信號的時序。或者，可相對于讀取選通信號的時 序來調(diào)整讀取數(shù)據(jù)位中的每一者的時序。在第6，882，304號美國專利中描述以此方式調(diào)整 讀取數(shù)據(jù)的每一位的時序的存儲器裝置的實例。調(diào)整讀取選通信號與讀取數(shù)據(jù)信號之間的時序的常規(guī)方法可用于堆疊式存儲器 裝置裸片。然而，這樣做將在每一存儲器裝置中需要大量時序調(diào)整電路，因此減少每一存儲 器裝置裸片的可用于提供存儲器容量的區(qū)域。在每一存儲器裸片中調(diào)整讀取選通信號與讀 取數(shù)據(jù)信號之間的時序也將需要從每一存儲器裝置發(fā)送讀取選通信號。此外，雖然已關于 讀取數(shù)據(jù)信號論述了時序問題，但實質(zhì)上寫入數(shù)據(jù)信號、命令信號及地址信號可存在相同 類型的問題。如果單獨選通信號被發(fā)射到這些類型的信號中的每一者的每一存儲器裝置或 從其發(fā)射，那么所述選通信號將需要所述經(jīng)封裝存儲器裝置包含大量選通端子。舉例來說， 如果堆疊八個存儲器裝置裸片，那么將需要32個端子來將選通信號傳送到所有這些類型 的信號的存儲器裝置或從其傳送。然而，由于缺少存儲器裝置封裝中的可用區(qū)域及在所述 存儲器裝置安裝于其上的總線或電路板中將需要的大量導體，不適當?shù)卦黾哟鎯ζ餮b置中 的端子的數(shù)通常被視為不期望的。因此，需要一種方法及裝置來以最大化裸片可用于存儲器容量的區(qū)域且并不不適 當?shù)卦黾铀瓒俗拥臄?shù)目的方式最小化因發(fā)射到堆疊式存儲器裝置裸片或從其發(fā)射的信 號之間的時序偏斜所導致的問題及限制。


圖1是顯示來自多個堆疊式存儲器裝置裸片中的每一者的讀取數(shù)據(jù)信號的時序 相對于彼此偏斜的方式的時序圖。圖2是包含含有根據(jù)本發(fā)明實施例的堆疊式存儲器裝置裸片的存儲器系統(tǒng)的基 于處理器的系統(tǒng)的框圖。圖3是顯示根據(jù)本發(fā)明實施例的圖1中所顯示的讀取數(shù)據(jù)信號連同具有經(jīng)校正的 時序的讀取數(shù)據(jù)信號一起的時序的時序圖。圖4是圖2的基于處理器的系統(tǒng)的實施例的更詳細框圖，其更詳細地顯示所述存 儲器系統(tǒng)。圖5是顯示用于圖2及4的存儲器系統(tǒng)中的時序校正系統(tǒng)的實施例的框圖。圖6是顯示用于圖5的時序校正系統(tǒng)中的選通時序調(diào)整電路的實施例的框圖。圖7是顯示用于圖5的時序校正系統(tǒng)中的接收器的實施例的框圖。
具體實施例方式圖2中顯示根據(jù)本發(fā)明實施例的包含高容量高帶寬存儲器系統(tǒng)10的計算機系統(tǒng)。 存儲器系統(tǒng)10經(jīng)由相對窄高速總線14連接到處理器12，所述相對窄高速總線被劃分為若 干下游線路及若干單獨上游線路(在圖2中未顯示)。存儲器系統(tǒng)10包含一個疊一個地 堆疊的4個DRAM裸片20、22、對、26，所述4個DRAM裸片可彼此相同。雖然存儲器系統(tǒng)10 包含4個DRAM裸片20、22、對、26，但所述存儲器裝置的其它實施例使用更大或更小數(shù)目的 DRAM裸片。堆疊式DRAM裸片20、22、24J6連接到充當與處理器12的接口的邏輯裸片30。 邏輯裸片30可以任一次序相對于DRAM裸片20、22、MJ6物理定位，例如通過將DRAM裸片 20、22、MJ6堆疊于邏輯裸片30的頂部上。然而，邏輯裸片30可(舉例來說)位于DRAM 裸片20,22,24,26的堆疊的中間。邏輯裸片30可在存儲器系統(tǒng)10中實施各種功能，例如限制必須在DRAM裸片20、 22,24,26中實施的功能的數(shù)目。舉例來說，邏輯裸片30可執(zhí)行存儲器管理功能，例如對 DRAM裸片20、22、MJ6中存儲器單元的功率管理及刷新。在某些實施例中，邏輯裸片30可 執(zhí)行錯誤檢查及校正(“ECC”)功能。在本文中所描述的實施例中，邏輯裸片30對邏輯裸 片30耦合到DRAM裸片20、22J4J6或從其接收的信號實施時序校正，如下文更詳細解釋。DRAM裸片20、22、MJ6可彼此連接，且其通過相對寬總線34連接到邏輯裸片30。 總線34可借助貫穿硅導通孔(“TSV”)實施，所述貫穿硅導通孔包括在DRAM裸片20、22、 MJ6上的相同位置處至少部分地延伸穿過所述DRAM裸片且連接到形成于裸片20、22、對、 26上的相應導體的大量導體。在一個實施例中，DRAM裸片20、22、M、26中的每一者被劃分 成16個自主分區(qū)，所述自主分區(qū)中的每一者可含有2或4個獨立存儲器庫。在此情況下，可 為讀取及寫入操作獨立地存取一個疊一個地堆疊的每一裸片20、22、MJ6的分區(qū)。每一組 16個經(jīng)堆疊的分區(qū)可稱為“存儲庫(vault) ”。因此，存儲器系統(tǒng)10可含有16個存儲庫。如上所述，邏輯裸片30含有時序校正電路以確保從存儲器裝置裸片20、22、MJ6 接收的讀取數(shù)據(jù)信號在其從存儲器系統(tǒng)10發(fā)射時彼此對準。如在圖3中所顯示，邏輯裸片 30致使讀取數(shù)據(jù)信號將從如圖1中所示的存儲器裝置裸片20、22、MJ6接收以使其彼此大 致對準。因此，所述讀取數(shù)據(jù)信號是借助大致大于圖1中所顯示的實際上不存在的復合眼 8的復合眼觀從存儲器系統(tǒng)10發(fā)射。如下文更詳細地解釋，由邏輯裸片30執(zhí)行的功能中的一者是將從DRAM裸片20、 22,24,26耦合的讀取數(shù)據(jù)位串行化成經(jīng)由總線14的上游線路4 到42d中的一者的16個 并行位中的每一者耦合的16個串行數(shù)據(jù)位串行流。類似地，邏輯裸片30可執(zhí)行將經(jīng)由總 線14的16位下游線路40a到40d中的一者耦合的16個串行數(shù)據(jù)位解串行化以獲得256 個并行數(shù)據(jù)位的功能。邏輯裸片30接著經(jīng)由32位子總線38a到38p中的一者以8位串行 流耦合這些256個位。然而，其它實施例可使用不同數(shù)目的具有不同寬度的線路40、42或 不同數(shù)目的具有不同寬度的子總線38a到38p，且其可耦合具有不同結(jié)構(gòu)的數(shù)據(jù)位。所屬領域 的技術人員將了解，多個DRAM裸片的堆疊產(chǎn)生具有非常大的容量的存儲器裝置。此外，使用連 接DRAM裸片的非常寬的總線允許數(shù)據(jù)將以非常高的帶寬耦合到所述DRAM裸片及從其耦合。圖4中顯示根據(jù)本發(fā)明的實施例的邏輯裸片30，其連接到處理器12及DRAM裸片 20、22、對、26。如圖4中所顯示，4個下游線路40a到40d中的每一者連接到相應鏈路接口 50a到50d。每一鏈路接口 50a到50d包含解串行化器M，所述解串行化器將16位線路40a到40d中的每一者上的每一 16個數(shù)據(jù)位串行流轉(zhuǎn)換為256個并行位。在存在4個鏈路接 口 50a到50d的情況下，所述鏈路接口可一起輸出IOM個輸出并行位。鏈路接口 50a到50d中的每一者將其256個并行位施加到相應下游目標60a到 60d，所述下游目標在存儲器請求是針對寫入操作的情況下對所接收包的命令及地址部分 進行解碼且緩沖寫入數(shù)據(jù)。下游目標60a到60d將其相應命令、地址及可能的寫入數(shù)據(jù)輸 出到交換機62。交換機62含有16個多路復用器64，所述多路復用器中的每一者將來自下 游目標60a到60d中的任一者的命令、地址及任一寫入數(shù)據(jù)引導到DRAM裸片20、22、M、26 的其相應存儲庫。因此，下游目標60a到60d中的每一者可存取DRAM裸片20、22、M、26中 的16個存儲庫中的任一者。多路復用器64使用所述所接收存儲器請求中的地址來確定其 相應存儲庫是否是存儲器請求的目標。多路復用器64中的每一者將所述存儲器請求施加 到16個存儲庫控制器70a到70p中的相應者。每一存儲庫控制器70a到70p包含相應存儲器控制器80，所述存儲器控制器中的 每一者包含寫入緩沖器82、讀取緩沖器84及命令管線86。將從交換機62接收的存儲器請 求中的命令及地址加載到命令管線86中，所述命令管線隨后輸出所述所接收的命令及對 應地址。所述存儲器請求中的任一寫入數(shù)據(jù)均存儲于寫入緩沖器82中。如下文將更詳細 地解釋，讀取緩沖器84用于存儲來自相應存儲庫的讀取數(shù)據(jù)。將來自寫入緩沖器82的寫 入數(shù)據(jù)與來自存儲庫控制器70a到70p中的每一者的命令管線86的命令及地址兩者均施 加到存儲器接口 88。存儲器接口 88經(jīng)由命令/地址總線94將來自命令管線86的命令及 地址耦合到DRAM裸片20、22、對、26，且其經(jīng)由32位數(shù)據(jù)總線92將來自寫入緩沖器82中的 每一者的32個寫入數(shù)據(jù)位耦合到DRAM裸片20、22、對、26。雖然數(shù)據(jù)作為256個并行位加載到寫入緩沖器82中，但其以兩組從緩沖器82輸 出，每一組是1 個并行位。這1 個位接著進一步由存儲器接口 88串行化成4組32位 數(shù)據(jù)，所述4組32位數(shù)據(jù)經(jīng)由數(shù)據(jù)總線92耦合。在圖4中所顯示的實施例中，寫入數(shù)據(jù)與 500MHz時鐘同步地耦合到寫入緩沖器82，以使得數(shù)據(jù)以每秒16個十億字節(jié)(““GB”)存儲 于所述寫入緩沖器中。寫入數(shù)據(jù)使用2GHz時鐘從寫入緩沖器82耦合到DRAM裸片20、22、 24,26,以使得所述數(shù)據(jù)以8GB/s從寫入緩沖器82輸出。因此，只要多于一半的存儲器請求 并非是到相同存儲庫的寫入操作，寫入緩沖器82便將能夠至少與數(shù)據(jù)耦合到寫入緩沖器 82 一樣快地將寫入數(shù)據(jù)耦合到DRAM裸片20、22、對、26。在存儲器請求是針對讀取操作的情況下，如上文所解釋，所述請求的命令及地址 以與寫入請求相同的方式耦合到DRAM裸片20、22、對、26。響應于讀取請求，32個讀取數(shù)據(jù) 位經(jīng)由32位數(shù)據(jù)總線92從DRAM裸片20、22、MJ6輸出。存儲器接口 88將來自所述存儲 庫中的每一者的32個讀取數(shù)據(jù)位解串行化成兩組1 位讀取數(shù)據(jù)，所述兩組1 位讀取 數(shù)據(jù)施加到讀取緩沖器84。在2組1 位讀取數(shù)據(jù)已存儲于讀取緩沖器84中之后，所述 讀取緩沖器將256個位發(fā)射到交換機62。所述交換機包含耦合到相應上游主控器IlOa到 IlOd的4個輸出多路復用器104。每一多路復用器104可將來自存儲庫控制器70a到70p 的任一者的256個并行數(shù)據(jù)位耦合到其相應上游主控器IlOa到110d。上游主控器IlOa到 IlOd將所述256個讀取數(shù)據(jù)位格式化成包數(shù)據(jù)且將所述包耦合到相應上游鏈路接口 11 到114d。鏈路接口 11 到114d中的每一者包含相應串行化器120，所述串行化器將傳入 256個位轉(zhuǎn)換為16位上游鏈路4 到42d中的相應者的每一位上的16位串行流。
如上文所解釋，邏輯裸片30校正邏輯裸片30耦合到DRAM裸片20、22、24J6或從 其接收的信號的時序，如下文更詳細解釋。此時序校正由時序校正系統(tǒng)100實施，其中的一 者包含于存儲器接口 88中的每一者中。圖5中顯示時序校正系統(tǒng)100的實施例。系統(tǒng)100 包含時序控制電路134，其輸出4個讀取數(shù)據(jù)選通信號RDQSO到RDQS3。選通信號RDQSO到 RDQS3是呈交替的高邏輯電平與低邏輯電平的圖案。選通信號RDQSO到RDQS3中的每一者 施加到4個選通時序調(diào)整電路140a到140d中的相應者，所述選通時序調(diào)整電路中的每一 者從時序控制電路134接收相應時序控制信號。4個選通時序調(diào)整電路140a到140d中的 每一者將相應經(jīng)調(diào)整讀取數(shù)據(jù)選通信號RDQSO ’到RDQS3 ’發(fā)射到DRAM裝置裸片20、22、M、 26中的相應者。因此，選通時序調(diào)整電路140a經(jīng)由從邏輯裸片30延伸到DRAM裝置裸片 20的TSV 152a將其選通信號RDQS0，發(fā)射到第一 DRAM裝置裸片20。也可經(jīng)由延伸到其它 DRAM裝置裸片22、24,26的額外TSV 152b到152d耦合選通信號RDQSO，，但其不在內(nèi)部上連 接到相應DRAM裝置裸片22、24、沈中的任一電路。類似地，選通時序調(diào)整電路140b經(jīng)由兩 個TSV 154aU54b將其選通信號RDQS1，發(fā)射到第二 DRAM裝置裸片22，選通時序調(diào)整電路 140c經(jīng)由三個TSV 156a、156b、156c將其選通信號RDQS2，發(fā)射到第三DRAM裝置裸片24， 且選通時序調(diào)整電路140d經(jīng)由四個TSV 158a、158b、158c、158d將其選通信號RDQS3，發(fā)射 到第四DRAM裝置裸片26。響應于讀取數(shù)據(jù)選通信號RDQSO ’到RDQS3’中的每一者，相應DRAM裝置裸片20、 22,24,26在共用32位總線150上輸出32個讀取數(shù)據(jù)位。所述讀取數(shù)據(jù)位中的每一者是經(jīng) 由相應輸入緩沖器162施加到32個接收器160中的相應者(圖5中僅顯示所述接收器中的 一者)。因此，圖4中所顯示的存儲器接口 88中的每一者含有32個接收器160。每一接收 器160將所接收的讀取數(shù)據(jù)位解串行化成4個讀取數(shù)據(jù)位。因此，由32個接收器160共同 接收的32個讀取數(shù)據(jù)位產(chǎn)生1 個讀取數(shù)據(jù)位。以類似方式，相應發(fā)射器164連接到總線 150的每一位以使得圖4中所顯示的存儲器接口 88中的每一者含有32個發(fā)射器164(圖5 中僅顯示所述發(fā)射器中的一者)。發(fā)射器164中的每一者經(jīng)由相應輸出緩沖器166發(fā)射4 個寫入數(shù)據(jù)位且將所述數(shù)據(jù)串行化成施加到總線150的其相應位的1個寫入數(shù)據(jù)位。從DRAM裝置裸片20、22、M、26中的每一者發(fā)射的讀取數(shù)據(jù)的時序由其相應讀取 數(shù)據(jù)選通信號RDQS0’到RDQS3’的時序控制。從時序控制電路134輸出的時序控制信號致 使相應選通時序調(diào)整電路140a到140d恰當?shù)卣{(diào)整讀取數(shù)據(jù)選通信號RDQSO’到RDQS3’的 時序以便以相同時序在邏輯裸片30處從DRAM裝置裸片20、22、MJ6中的每一者接收讀取 數(shù)據(jù)。因此，接收器160可使用相同時鐘信號CLK來捕獲讀取數(shù)據(jù)，而不管哪一 DRAM裝置 裸片20、22、MJ6發(fā)射的讀取數(shù)據(jù)。因此，邏輯裸片30可在無任何額外時序調(diào)整的情況下 以相同時序從存儲器系統(tǒng)發(fā)射讀取數(shù)據(jù)，而不管哪一 DRAM裝置裸片20、22、MJ6是所述數(shù) 據(jù)的發(fā)起者。在時序控制電路134的一個實施例中，常規(guī)訓練序列用于確定選通信號RDQSO’到 RDQS3’中的每一者的正確時序，例如第6，882，304號美國專利中所揭示。時序控制電路134 致使選通信號RDQS0’到RDQS3’中的每一者的時序在接收器160嘗試捕獲已知讀取數(shù)據(jù)時 以遞增方式調(diào)整。接著在正常操作期間使用最佳捕獲讀取數(shù)據(jù)的時序。舉例來說，可通過 使用位于成功地捕獲讀取數(shù)據(jù)的所有時序值中間的時序來確定所述最佳時序。存儲器接口 88的所揭示的實施例僅使用時序控制電路100來調(diào)整讀取數(shù)據(jù)的時序。然而，在其它實施例中，類似時序控制電路100以類似方式調(diào)整寫入數(shù)據(jù)信號、命令信 號及/或地址信號的時序。在每一情況下，所述時序控制電路可變化發(fā)射到DRAM裝置裸片 20,22,24,26的這些信號的時序，以使得其可由DRAM裝置裸片在恰當時間處接收?？赏ㄟ^ 在以遞增方式變化這些信號的時序以確定哪一時序可最佳地捕獲于DRAM裝置裸片20、22、 24,26中時進行讀取操作來確定所述恰當時序。此外，雖然時序控制電路100用于將經(jīng)恰當 計時的讀取選通信號施加到4個DRAM裝置裸片20、22、對、26，但其它實施例使用較少或額 外數(shù)目的DRAM裝置裸片。圖6中顯示選通時序調(diào)整電路140a到140d中的每一者的實施例。雖然在圖6中 僅顯示一個時序調(diào)整電路140，但將理解，所述時序調(diào)整電路中的4個時序調(diào)整電路將用于 圖5的時序控制電路100中。如上文所解釋，時序調(diào)整電路140接收相應讀取數(shù)據(jù)選通信 號RDQS，其由可標記為A到H的交替的高邏輯電平與低邏輯電平組成。RDQS信號施加到兩 個寄存器170、172，所述兩個寄存器中的每一者具有4個輸出QO到Q3。寄存器170、172交 替地由從觸發(fā)器176的相應輸出接收的相應互補啟用信號啟用。觸發(fā)器176經(jīng)配置以雙態(tài) 切換以使得其響應于時鐘信號CLK_1XSE的每一上升沿而切換狀態(tài)。在一個實施例中，時鐘 信號CLK_1XSE具有500MHz的頻率，以使得觸發(fā)器176輸出信號Q高持續(xù)如8，且接著輸出 Q*高持續(xù)如s。因此，觸發(fā)器176首先啟用寄存器170持續(xù)4ns且接著啟用寄存器172持 續(xù)4ns。然而，在其它實施例中，時鐘信號CLK_1XSE具有不同頻率。因此，寄存器170輸出 在讀取數(shù)據(jù)選通信號RDQS中標示為A到D的信號，且寄存器172輸出在讀取數(shù)據(jù)選通信號 RDQS中標示為E到H的信號。由寄存器170、172輸出的信號施加到兩個多路復用器180、182。更具體來說，來自 寄存器170、172標示為A、C、E、G的信號施加到多路復用器180的相應輸入，且來自寄存器 170、172標示為B、D、F、H的信號施加到多路復用器182的相應輸入。多路復用器180、182 由相應選擇信號控制以致使其輸入中的一者施加到其輸出。所述選擇信號由選擇器188產(chǎn) 生，此可使用特別配置計數(shù)器實施。選擇器188由時鐘信號CLK_4X計時，所述時鐘信號在 一個實施例中具有IGHz的頻率且為差分時鐘信號以使得所述時鐘信號具有不同狀態(tài)。然 而，時鐘信號CLK_4X經(jīng)由延遲電路190耦合，所述延遲電路可以是(舉例來說)延遲線或 相位內(nèi)插器。延遲電路190通過由來自時序控制電路134(圖幻的相應時序控制信號控制 的可調(diào)整延遲來延遲時鐘信號CLK_4X。選擇器188首先致使多路復用器180輸出來自寄存 器170的信號A，且接著致使多路復用器182輸出來自寄存器170的信號B。類似地，選擇 器188接著致使多路復用器180輸出來自寄存器170的信號C，且其接著致使多路復用器 182輸出來自寄存器170的信號D。以相同方式，選擇器188致使多路復用器180、182按順 序輸出信號E到H。多路復用器180、182的相應輸出施加到串行化器194的相應輸入。除時鐘信號CLK_4X施加到選擇器188夕卜，時鐘信號CLK_4X中的一者也施加到串 行化器194的時鐘輸入。所述時鐘信號交替地選擇其輸入中的每一者且將其耦合到其輸 出。因此，雖然標示為A、C、E、G的信號施加到一個輸入且信號B、D、F、H施加到另一輸入， 但串行化器194以次序A、B、C、D、E、F、G、H輸出信號。因此，串行化器194輸出施加到寄 存器170、172的原始讀取選通信號RDQS，除了選通信號RDQS的時序已由時序控制信號調(diào)整 來產(chǎn)生時序經(jīng)調(diào)整的讀取選通信號RDQS’外。此RDQS’信號經(jīng)由輸出緩沖器196發(fā)射到其 相應DRAM裝置裸片20、22、對、26，如上文參照圖5所解釋。因此，選擇器188、多路復用器180、182及串行化器188 —起實施串行化電路。圖7中顯示圖5中所顯示的接收器160的實施例。接收器160接收一個讀取數(shù)據(jù) DQ位，所述讀取數(shù)據(jù)DQ位在一個實施例中由8個串行讀取數(shù)據(jù)位組成，且如上文參照圖5 所解釋將其解串行化。出于促進解釋接收器160的目的，這些串行讀取數(shù)據(jù)DQ位將標示為 位A到H。在經(jīng)由輸入緩沖器204耦合后，所述讀取數(shù)據(jù)位施加到8個觸發(fā)器200a到200h 的相應數(shù)據(jù)輸入。觸發(fā)器200a到200h是由選擇器208計時，此可由計數(shù)器實施。然而， 交替觸發(fā)器200a、200C、200e、200g是由從選擇器208接收的信號的上升沿計時，而觸發(fā)器 200b、200d、200f、200h是由從選擇器208接收的信號的下降沿計時。另外，相同信號施加到 鄰近觸發(fā)器 200a、200b 到 200g、200h。當對選擇器208計時時，其輸出中的每一者響應于在一個實施例中具有IGHz的頻 率的時鐘信號CLK_2X的上升沿按順序轉(zhuǎn)變?yōu)楦?。因此，觸發(fā)器200a首先輸出串行讀取數(shù) 據(jù)位A，且連續(xù)輸出直到在遲于來自選擇器208的所接收信號再次轉(zhuǎn)變?yōu)殡x時^s再次計時 為止。觸發(fā)器200b在時鐘上遲于對觸發(fā)器200a計時的相同信號的下降沿1ns，以使得觸發(fā) 器200b輸出串行讀取數(shù)據(jù)位B持續(xù)如8。然而，在施加到觸發(fā)器200a、200b的信號轉(zhuǎn)變?yōu)?低的同時，施加到觸發(fā)器200c、200d的信號轉(zhuǎn)變?yōu)楦咭灾率褂|發(fā)器200c輸出串行讀取數(shù)據(jù) 位C持續(xù)如8。以類似方式，觸發(fā)器200d到200g按順序輸出標示為D到G的讀取數(shù)據(jù)位。 在4ns結(jié)束時，所有串行數(shù)據(jù)位A到G將已從觸發(fā)器200a到200h輸出。來自前4個觸發(fā)器200a到200d中的每一者的輸出施加到相應多路復用器210a 到210d的第一輸入，且來自第二 4個觸發(fā)器200e到200h中的每一者的輸出施加到相應多 路復用器210a到210d的第二輸入。多路復用器210a到210d每一者由從觸發(fā)器212接收 的信號控制，所述觸發(fā)器經(jīng)配置以響應于來自AND門214的信號而雙態(tài)切換。AND門214在 其輸入中的一者處接收時鐘信號CLK_1XSE，所述時鐘信號CLK_1XSE在一個實施例中(其 可被再調(diào)用)具有500MHz的頻率。AND門214的另一輸入從觸發(fā)器216的輸出接收信號。 觸發(fā)器216具有數(shù)據(jù)輸入，其從觸發(fā)器218的輸出接收信號。觸發(fā)器218在其數(shù)據(jù)輸入處 接收讀取啟用信號RD_EN，且其由時鐘信號CLK_1XSE計時。在操作中，當讀取啟用信號RD_EN轉(zhuǎn)變?yōu)楦邥r，時鐘信號CLK_1XSE的下一上升沿 致使觸發(fā)器218輸出施加到觸發(fā)器216的數(shù)據(jù)輸入的高輸出信號。來自觸發(fā)器218的此高 輸出信號也施加到選擇器208的啟用輸入以允許其開始對觸發(fā)器200a到200h進行計時以 使得其可共同輸出串行讀取數(shù)據(jù)位。在時鐘信號CLK_1XSE的下一上升沿上，觸發(fā)器216轉(zhuǎn) 變?yōu)楦?，從而致使AND門214的輸出轉(zhuǎn)變?yōu)楦摺＝又鴮τ|發(fā)器212進行計時，且其連續(xù)由時 鐘信號CLK_1XSE計時直到RD_EN信號在讀取操作的結(jié)束時轉(zhuǎn)變?yōu)榈?。在觸發(fā)器212經(jīng)配 置以雙態(tài)切換的情況下，其輸出為高的信號持續(xù)4ns且接著輸出為低的信號持續(xù)如8。因 此，多路復用器210a到210d輸出串行數(shù)據(jù)位A到D持續(xù)如8，且其接著輸出串行數(shù)據(jù)位E 到H持續(xù)如8。因此，用于輸出位A到H的8ns與所述8個串行數(shù)據(jù)位A到H施加到接收器 160的8ns —致。當然，本文中已出于解釋目的提供了時序及頻率實例，且其可針對其它實 施例而有所不同。從上文將了解，雖然本文中已出于圖解說明目的描述了本發(fā)明的具體實施例，但 可在不背離本發(fā)明的精神及范圍的情況下做出各種修改。舉例來說，雖然本發(fā)明的實施例 是在經(jīng)堆疊的DRAM裸片的背景中加以解釋，但將理解，所述經(jīng)堆疊的裸片可以是其它類型的存儲器裝置裸片，例如快閃存儲器裝置裸片。因此，本發(fā)明不受除所附權利要求書外的任 何限制。
權利要求
1.一種存儲器系統(tǒng)，其包括多個堆疊式存儲器裝置裸片，其含有多個存儲器單元；及邏輯裸片，其經(jīng)由多個導體耦合到所述存儲器裝置裸片，所述邏輯裸片可操作以將數(shù) 據(jù)寫入到所述存儲器裝置裸片及從所述存儲器裝置裸片讀取數(shù)據(jù)，所述邏輯裸片包含可操 作以控制由所述邏輯裸片從所述存儲器裝置裸片中的每一者接收至少一個信號的時序的 時序校正系統(tǒng)。
2.根據(jù)權利要求1所述的存儲器系統(tǒng)，其中所述多個堆疊式存儲器裝置裸片經(jīng)由多個 貫穿硅導通孔而彼此連接且連接到所述邏輯裸片。
3.根據(jù)權利要求1所述的存儲器系統(tǒng)，其中耦合于所述邏輯裸片與所述存儲器裝置裸 片中的每一者之間的所述至少一個信號包括由所述存儲器裝置裸片中的每一者發(fā)射到所 述邏輯裸片的相應組的讀取數(shù)據(jù)信號。
4.根據(jù)權利要求2所述的存儲器系統(tǒng)，其中所述存儲器裝置裸片中的每一者可操作以 在依據(jù)相應讀取數(shù)據(jù)選通的接收而確定的時間處發(fā)射其相應組的讀取數(shù)據(jù)信號，且其中所 述時序校正系統(tǒng)包括選通時序調(diào)整電路，其用于所述存儲器裝置裸片中的每一者，所述選通時序調(diào)整電路 中的每一者經(jīng)構(gòu)造以便以由相應時序控制信號控制的時序來輸出讀取選通信號；及時序控制電路，其產(chǎn)生所述相應時序控制信號且將所述時序控制信號施加到相應存儲 器裝置裸片，所述時序控制電路產(chǎn)生所述時序控制信號，從而致使所述邏輯裸片以大致相 同時序接收由所述存儲器裝置裸片發(fā)射的所述相應組的讀取數(shù)據(jù)。
5.根據(jù)權利要求4所述的存儲器系統(tǒng)，其中所述時序控制電路可操作以通過將相應多 個時序控制信號提供到所述選通時序調(diào)整電路中的每一者來產(chǎn)生所述時序控制信號中的 每一者，所述時序控制信號致使所述相應選通時序調(diào)整電路使所述相應讀取選通信號的所 述時序在一范圍內(nèi)變化，從而致使所述相應存儲器裝置裸片在于一范圍內(nèi)變化的時間處將 其相應組的讀取數(shù)據(jù)信號提供到所述邏輯裸片，所述時序電路可操作以將致使所述邏輯裸 片在所述范圍內(nèi)的合適時間處接收所述組的讀取數(shù)據(jù)信號的時序控制信號用作用于施加 到所述相應選通時序調(diào)整電路的所述時序控制信號。
6.根據(jù)權利要求2所述的存儲器系統(tǒng)，其中所述時序校正系統(tǒng)包括多個數(shù)據(jù)接收器， 所述數(shù)據(jù)接收器中的每一者可操作以從所述存儲器裝置裸片中的每一者接收對應讀取數(shù) 據(jù)信號，所述接收器可操作以將所述所接收的讀取數(shù)據(jù)信號解串行化成多個并行讀取數(shù)據(jù) 位。
7.根據(jù)權利要求6所述的存儲器系統(tǒng)，其中所述接收器中的每一者可操作以響應于時 鐘信號而捕獲所述所接收的讀取數(shù)據(jù)信號，所有所述多個接收器使用所述相同時鐘信號來 捕獲其相應的所接收的讀取數(shù)據(jù)信號。
8.根據(jù)權利要求6所述的存儲器系統(tǒng)，其中所述接收器中的每一者包括多個觸發(fā)器，其經(jīng)耦合以接收所述讀取數(shù)據(jù)信號，所述觸發(fā)器中的每一者可操作以存 儲所述讀取數(shù)據(jù)信號的相應樣本且將其施加到輸出；選擇器，其可操作以產(chǎn)生所述時鐘信號且將所述時鐘信號按順序施加到所述相應觸發(fā) 器以使得所述觸發(fā)器存儲所述讀取數(shù)據(jù)信號的所述相應樣本；及多個多路復用器，所述多路復用器中的每一者耦合到多個所述觸發(fā)器的所述相應輸出，所述多路復用器響應于時鐘信號以交替地從所述多個觸發(fā)器的相應對輸出所述相應樣 本。
9.根據(jù)權利要求2所述的存儲器系統(tǒng)，其中所述存儲器裝置裸片中的每一者包括相應 的動態(tài)隨機存取存儲器裝置裸片。
10.一種時序校正系統(tǒng)，其包括電路，其產(chǎn)生多個數(shù)據(jù)選通信號；多個選通時序調(diào)整電路，其接收所述數(shù)據(jù)選通信號中的相應數(shù)據(jù)選通信號，所述選通 時序調(diào)整電路中的每一者包括寄存器，其存儲所述相應數(shù)據(jù)選通信號且將所述所存儲的數(shù)據(jù)選通信號的多個位施加 到相應輸出端子；串行化電路，其從所述寄存器接收所述數(shù)據(jù)選通信號的所述位，所述串行化電路可操 作以在依據(jù)經(jīng)調(diào)整時鐘信號而確定的時間處以串行形式輸出所述數(shù)據(jù)選通信號的所述位； 及延遲電路，其接收時鐘信號且以對應于時序控制信號的延遲輸出所述經(jīng)調(diào)整時鐘信 號；及時序控制電路，其產(chǎn)生多個時序控制信號，所述時序控制信號中的每一者施加到所述 選通時序調(diào)整電路中的相應選通時序調(diào)整電路中的所述延遲電路。
11.根據(jù)權利要求10所述的時序校正系統(tǒng)，其中所述延遲電路包括相位內(nèi)插器。
12.根據(jù)權利要求10所述的時序校正系統(tǒng)，其中所述延遲電路包括延遲線。
13.根據(jù)權利要求10所述的時序校正系統(tǒng)，其中所述寄存器包括第一寄存器，其存儲所述數(shù)據(jù)選通信號的第一多個連續(xù)位；及第二寄存器，其存儲所述數(shù)據(jù)選通信號的第二多個連續(xù)位，所述數(shù)據(jù)選通信號的所述 第二多個連續(xù)位緊跟著所述數(shù)據(jù)選通信號的所述第一多個連續(xù)位。
14.根據(jù)權利要求13所述的時序校正系統(tǒng)，其中所述串行化電路包括第一多路復用器，其經(jīng)耦合以接收從所述第一寄存器輸出的所述數(shù)據(jù)選通信號的交替 位及從所述第二寄存器輸出的所述數(shù)據(jù)選通信號的交替位，所述第一多路復用器可響應于 第一控制信號而操作以將所述數(shù)據(jù)選通信號的所述所接收位中的每一者耦合到第一輸出 端子；第二多路復用器，其經(jīng)耦合以接收從所述第一寄存器輸出的所述數(shù)據(jù)選通信號的未施 加到所述第一多路復用器的交替位及從所述第二寄存器輸出的所述數(shù)據(jù)選通信號的未施 加到所述第一多路復用器的交替位，所述第二多路復用器可響應于第二控制信號而操作以 將所述數(shù)據(jù)選通信號的所述所接收位中的每一者耦合到第二輸出端子；選擇器，其可響應于時鐘信號而操作以產(chǎn)生所述第一控制信號及所述第二控制信號， 所述第一控制信號及所述第二控制信號致使所述第一多路復用器及所述第二多路復用器 將所述數(shù)據(jù)選通信號的所述所接收位中的每一者分別地按順序耦合到所述第一輸出端子 及所述第二輸出端子；及串行化器電路，其分別耦合到所述第一多路復用器及所述第二多路復用器的所述第一 輸出端子及所述第二輸出端子，所述串行化器電路可操作以在依據(jù)所述經(jīng)調(diào)整時鐘信號而 確定的時間處交替地輸出從所述第一多路復用器及所述第二多路復用器所接收的所述數(shù)據(jù)選通信號的位。
15.根據(jù)權利要求10所述的時序校正系統(tǒng)，其中所述時序控制電路可操作以通過將相 應多個時序控制信號提供到所述選通時序調(diào)整電路中的每一者來產(chǎn)生所述時序控制信號 中的每一者，所述時序控制信號致使所述相應選通時序調(diào)整電路使所述相應讀取選通信號 的時序在一范圍內(nèi)變化，從而致使所述相應存儲器裝置裸片在于一范圍內(nèi)變化的時間處將 其相應組的讀取數(shù)據(jù)信號提供到所述邏輯裸片，所述時序電路可操作以將致使所述邏輯裸 片在所述范圍內(nèi)的合適時間處接收所述組的讀取數(shù)據(jù)信號的時序控制信號用作用于施加 到所述相應選通時序調(diào)整電路的所述時序控制信號。
16.一種系統(tǒng)，其包括存儲器存取裝置；及存儲器系統(tǒng)，其耦合到所述存儲器存取裝置，所述存儲器系統(tǒng)包括多個堆疊式存儲器裝置裸片，其含有多個存儲器單元且可操作以響應于所接收的讀取 選通信號而發(fā)射讀取數(shù)據(jù)，所述存儲器裝置裸片中的每一者發(fā)射所述讀取數(shù)據(jù)的時序是依 據(jù)接收所述相應讀取選通信號的時間確定的；及邏輯裸片，其經(jīng)由多個導體耦合到所述存儲器存取裝置且耦合到所述存儲器裝置裸 片，所述邏輯裸片可操作以將數(shù)據(jù)寫入到所述存儲器裝置裸片及從所述存儲器裝置裸片讀 取數(shù)據(jù)，所述邏輯裸片包含可操作以控制將所述讀取選通信號施加到所述相應存儲器裝置 裸片的所述時序的時序校正系統(tǒng)，所述邏輯裸片可操作以大致在從所述存儲器裝置裸片接 收后即刻將所述讀取數(shù)據(jù)發(fā)射到所述存儲器存取裝置。
17.根據(jù)權利要求16所述的系統(tǒng)，其中所述時序校正系統(tǒng)包括選通時序調(diào)整電路，其用于所述存儲器裝置裸片中的每一者，所述選通時序調(diào)整電路 中的每一者經(jīng)構(gòu)造以便以由相應時序控制信號控制的時序輸出所述相應讀取選通信號；及時序控制電路，其產(chǎn)生所述相應時序控制信號且將所述時序控制信號施加到所述相應 存儲器裝置裸片，所述時序控制電路產(chǎn)生所述時序控制信號，從而致使所述邏輯裸片以大 致相同時序接收由所述存儲器裝置裸片發(fā)射的相應組的讀取數(shù)據(jù)。
18.根據(jù)權利要求17所述的系統(tǒng)，其中所述時序控制電路可操作以通過將相應多個時 序控制信號提供到所述選通時序調(diào)整電路中的每一者來產(chǎn)生所述時序控制信號中的每一 者，所述時序控制信號致使所述相應選通時序調(diào)整電路使所述相應讀取選通信號的所述時 序在一范圍內(nèi)變化，從而致使所述相應存儲器裝置裸片在于一范圍內(nèi)變化的時間處將其相 應組的讀取數(shù)據(jù)信號提供到所述邏輯裸片，所述時序電路可操作以將致使所述邏輯裸片在 所述范圍內(nèi)的合適時間處接收所述組的讀取數(shù)據(jù)信號的時序控制信號用作用于施加到所 述相應選通時序調(diào)整電路的所述時序控制信號。
19.根據(jù)權利要求16所述的系統(tǒng)，其中所述邏輯裸片包括多個數(shù)據(jù)接收器，所述數(shù)據(jù) 接收器中的每一者可操作以從所述存儲器裝置裸片中的每一者接收對應讀取數(shù)據(jù)信號，所 述接收器可操作以將所述所接收的讀取數(shù)據(jù)信號解串行化成多個并行讀取數(shù)據(jù)位且將所 述并行讀取數(shù)據(jù)位施加到所述存儲器存取裝置。
20.根據(jù)權利要求16所述的系統(tǒng)，其中所述存儲器裝置裸片中的每一者包括相應的動 態(tài)隨機存取存儲器裝置裸片。
21.一種從多個堆疊式存儲器裝置裸片耦合讀取數(shù)據(jù)的方法，所述堆疊式存儲器裝置裸片中的每一者連接到邏輯裸片，所述方法包括將相應讀取選通信號從所述邏輯裸片發(fā)射到所述存儲器裝置裸片中的每一者； 響應于所述存儲器裝置裸片接收所述相應讀取選通信號而將讀取數(shù)據(jù)從所述存儲器 裝置裸片中的每一者發(fā)射到所述邏輯裸片；及調(diào)整將相應讀取選通信號從所述邏輯裸片發(fā)射到所述存儲器裝置裸片中的每一者的 時序以致使所述邏輯裸片在大致相同時間處從所述存儲器裝置裸片中的每一者接收所述 讀取數(shù)據(jù)。
22.根據(jù)權利要求21所述的方法，其中所述調(diào)整將相應讀取選通信號發(fā)射到所述存儲 器裝置裸片中的每一者的所述時序的動作包括進行訓練序列以確定哪一時序允許所述邏 輯裸片合適地捕獲所述讀取數(shù)據(jù)。
23.根據(jù)權利要求22所述的方法，其中所述訓練序列包括將所述讀取選通信號重復地發(fā)射到所述存儲器裝置裸片中的每一者，在時間范圍內(nèi)的 不同時間處發(fā)射所述讀取選通信號；響應于所述讀取選通信號中的每一者被發(fā)射到所述存儲器裝置裸片中的每一者而在 所述邏輯裸片處接收讀取數(shù)據(jù)；確定所述讀取選通信號中的每一者的哪一時序致使所述邏輯裸片在大致相同時間處 從所述存儲器裝置裸片中的每一者接收所述讀取數(shù)據(jù)；及隨后使用所述所確定時序來將所述讀取選通信號中的每一者發(fā)射到所述相應存儲器 裝置裸片。
24.根據(jù)權利要求21所述的方法，其中所述調(diào)整將所述讀取選通信號中的每一者發(fā)射 到所述存儲器裝置裸片中的相應存儲器裝置裸片的所述時序的動作包括提供具有多個串行位的讀取選通信號；將所述讀取選通信號解串行化以將所述多個串行位轉(zhuǎn)換為多個對應并行位；及 將所述位中的每一者發(fā)射到所述相應存儲器裝置裸片作為串行位流，其開始于經(jīng)調(diào)整 以致使所述邏輯裸片在大致相同于在所述邏輯裸片處接收來自其它存儲器裝置裸片的相 應讀取數(shù)據(jù)的時間處接收所述讀取數(shù)據(jù)的時間處。
25.根據(jù)權利要求21所述的方法，其進一步包括來自所述存儲器裝置裸片中的每一者 的所述相應讀取數(shù)據(jù)響應于時鐘信號，所述相同時鐘信號用于從所有所述存儲器裝置裸片 捕獲所述相應讀取數(shù)據(jù)。
全文摘要
本發(fā)明揭示一種使用彼此耦合且耦合到邏輯裸片的堆疊式存儲器裝置裸片的存儲器系統(tǒng)及方法。所述邏輯裸片可包含可操作以控制所述邏輯裸片從所述存儲器裝置裸片中的每一者接收信號(例如讀取數(shù)據(jù)信號)的時序的時序校正系統(tǒng)。時序校正通過調(diào)整施加到所述存儲器裝置裸片中的每一者的相應選通信號(例如讀取選通信號)的時序來控制所述讀取數(shù)據(jù)或其它信號的時序。所述存儲器裝置裸片可在依據(jù)其何時接收所述相應選通信號而確定的時間處將讀取數(shù)據(jù)發(fā)射到所述存儲器裝置。調(diào)整所述選通信號中的每一者的所述時序以便在相同時間處接收來自所有所述存儲器裝置裸片的所述讀取數(shù)據(jù)或其它信號。
文檔編號G11C5/02GK102099861SQ200980128341
公開日2011年6月15日 申請日期2009年7月9日 優(yōu)先權日2008年7月21日
發(fā)明者保羅·A·拉伯奇, 約瑟夫·M·杰德羅, 詹姆斯·B·約翰遜 申請人:美光科技公司