專利名稱：在基于全局鎖相環(huán)的定時恢復(fù)環(huán)路中的延遲補償?shù)姆椒ê拖到y(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及延遲補償，并且更具體地，本發(fā)明涉及在基于全局鎖相環(huán)(global phase-locked loop or phase lock loop) (PLL)的定時恢復(fù)環(huán)路中的延遲補償。
背景技術(shù)：
PLL是產(chǎn)生與“參考”信號具有固定關(guān)系的信號的控制系統(tǒng)。PLL電路響應(yīng)于輸入 信號的頻率和相位兩者，自動升高或降低受控振蕩器的頻率，直到其在頻率和相位兩者上 與該參考相匹配。模擬PLL通常包括置于負反饋閉合環(huán)路配置中的相位檢測器、低通濾波器和壓 控振蕩器(VCO)。在反饋路徑中或者在參考路徑中或者在兩者中可能存在分頻器，以便使 PLL的輸出信號頻率是該參考的整數(shù)倍。可以通過用可編程吞脈沖計數(shù)器(programmable pulse swallowing counter)替換反饋路徑中的簡單的N分頻(divide-by-N)的計數(shù)器來 創(chuàng)建參考頻率的非整數(shù)倍。該技術(shù)通常被稱為小數(shù)-N分頻(fractional-N)合成器或者小 數(shù)-N 分頻(fractional-N)PLL。振蕩器產(chǎn)生周期性輸出信號。假設(shè)最初振蕩器處于幾乎與參考信號相同的頻率。 然后，如果來自振蕩器的相位落后于參考的相位，則相位檢測器改變振蕩器的控制電壓，使 得其加速。類似地，如果該相位超前于該參考，則相位檢測器改變控制電壓以使振蕩器減 速。低通濾波器平滑掉控制電壓中的突變；可以證實穩(wěn)定的系統(tǒng)需要某種濾波。因為最初 振蕩器可能遠離參考頻率，因此實際的相位檢測器也可以響應(yīng)于頻率差，以便增加可允許 輸入的鎖定(lock-in)范圍。取決于應(yīng)用，受控振蕩器的輸出或者對振蕩器的控制信號提供對PLL系統(tǒng)有用的 輸出。數(shù)字鎖相環(huán)(DPLL)類似于模擬鎖相環(huán)而工作，但是完全使用數(shù)字電路來實現(xiàn)。代 替壓控振蕩器(VCO)，DPLL使用具有可變分頻數(shù)(divisor)的計數(shù)器。DPLL有時用于數(shù)據(jù)恢復(fù)。已知定時控制環(huán)路中的環(huán)路延遲降低了系統(tǒng)性能。因此，在任何PLL實現(xiàn)方式中， 設(shè)計者的目標是最小化環(huán)路延遲，使得PLL相位余量最大化，并實現(xiàn)定時控制環(huán)路的強健 和穩(wěn)固的表現(xiàn)。不幸地，實現(xiàn)方式和構(gòu)造的限制經(jīng)常在定時環(huán)路電路中引入某種相當(dāng)大的 延遲。然后，這種不可避免的環(huán)路延遲強迫設(shè)計者重新調(diào)整PLL相位余量和帶寬，由此遭受 PLL性能方面的損失。在數(shù)據(jù)存儲應(yīng)用中，降低的PLL性能轉(zhuǎn)變(translate)為整體讀取通 道的性能損失。從而，讀取通道的原有(raw)誤碼率惡化。作為另一例子，當(dāng)從序列檢測器而不是限制器(slicer)做出驅(qū)動定時控制環(huán)路 所需的數(shù)據(jù)決定時，出現(xiàn)已知的折衷情況。使用來自序列檢測器的決定的動機是這些決定 比限制器決定更可靠。但是，僅可以利用某種固有延遲來產(chǎn)生來自序列檢測器的決定。因 此，使用更可靠的決定的優(yōu)點由于現(xiàn)在涉及到附加的決定延遲而部分失去。
為了對抗這些問題，一種有吸引力的方法包括補償定時控制環(huán)路中的延遲。這可 以通過將預(yù)測元件引入PLL的設(shè)計中來實現(xiàn)。但是，這樣的方法假設(shè)信號頻率的演變的具 體模型。更精確地說，假設(shè)在沒有噪聲的情況下，頻率偏移量是恒定的。該假設(shè)的缺點是， 在實際頻率不遵循此模型的情況下，延遲補償電路的跟蹤能力受限制。例如公知在磁帶 (tape)系統(tǒng)中經(jīng)常經(jīng)歷頻率偏移量的迅速變化。此外，這種系統(tǒng)已經(jīng)被限制為單通道應(yīng)用。

發(fā)明內(nèi)容
因此本發(fā)明在第一方面中提供了一種系統(tǒng)，包括全局PLL電路，包括多個輸入， 每個輸入用于接收與單獨的通道相關(guān)聯(lián)的誤差信號；以及延遲補償電路，耦接到所述全局 PLL電路。該系統(tǒng)還可以包括多個PLL，每個PLL與通道之一相關(guān)聯(lián)，所述誤差信號由所述 PLL產(chǎn)生。優(yōu)選地，所述全局PLL電路用作對于所述多個PLL的每個的環(huán)路濾波器。優(yōu)選地，所述全局PLL電路包括公共積分器，所述公共積分器接收所述誤差信號 的組合的版本，并輸出由所述通道共享的公共頻率信號。優(yōu)選地，所述延遲補償電路接收所 述誤差信號的組合的版本，所述延遲補償電路的輸出耦接到所述全局PLL電路的輸入。優(yōu) 選地，從所述誤差信號中減去來自所述延遲補償電路的輸出信號。優(yōu)選地，全局系數(shù)被應(yīng)用 于所述誤差信號的組合的版本。優(yōu)選地，所述延遲補償電路包括與每個通道相關(guān)聯(lián)的部分， 每個部分接收與和該部分相同的通道相關(guān)聯(lián)的誤差信號并且不接收其他誤差信號，每個部 分的輸出耦接到與該部分相同的通道相關(guān)聯(lián)的輸入。優(yōu)選地，從與每個部分相同的通道相 關(guān)聯(lián)的誤差信號中減去來自該部分的輸出信號。優(yōu)選地，所述延遲補償電路包括接收所述 公共積分器的輸出信號作為輸入的求和電路，所述求和電路的輸出耦接到所述全局PLL電 路的輸入。優(yōu)選地，所述求和電路將所述公共積分器的輸出信號的幾個延遲版本相加。所 述系統(tǒng)還包括耦接到所述全局PLL電路的輸出的附加的積分器，每個附加的積分器與通道 之一相關(guān)聯(lián)，其中所述延遲補償電路包括與每個通道相關(guān)聯(lián)的部分，每個部分接收來自與 該部分相同的通道相關(guān)聯(lián)的附加的積分器的輸出信號，每個部分的輸出耦接到與該部分相 同的通道相關(guān)聯(lián)的輸入。優(yōu)選地，所述延遲補償電路包括接收所述公共積分器的輸出信號作為輸入的求和 電路，所述求和電路的輸出耦接到所述全局PLL電路的輸入；以及還包括耦接到所述全局 PLL電路的輸出的附加的積分器，每個附加的積分器與通道之一相關(guān)聯(lián)，其中所述延遲補償 電路包括與每個通道相關(guān)聯(lián)的部分，每個部分接收來自與該部分相同的通道相關(guān)聯(lián)的附加 的積分器的輸出信號，每個部分的輸出耦接到與該部分相同的通道相關(guān)聯(lián)的輸入。該系統(tǒng) 還可以包括磁頭，具有從由讀取器和寫入器構(gòu)成的一組中選擇的多個換能器，每個換能器 與和所述全局PLL電路通信的通道之一相關(guān)聯(lián)；驅(qū)動機構(gòu)，用于將磁記錄帶傳送到所述磁 頭之上；以及控制器，與所述磁頭通信。優(yōu)選地，所述全局PLL電路包括多個頻率累加器，每 個頻率累加器與通道之一相關(guān)聯(lián)，其中所述頻率累加器的輸出被組合成組合信號，其中所 述組合信號被施加于每個頻率累加器的輸入。優(yōu)選地，所述頻率累加器的輸出每個通過加 權(quán)因子修改。優(yōu)選地，動態(tài)地選擇所述加權(quán)因子。優(yōu)選地，所述延遲補償電路包括與每個通 道相關(guān)聯(lián)的部分，每個部分接收與和該部分相同的通道相關(guān)聯(lián)的誤差信號。優(yōu)選地，從與每 個部分相同的通道相關(guān)聯(lián)的誤差信號中減去來自該部分的輸出信號。優(yōu)選地，所述延遲補償電路包括接收所述組合信號作為輸入的求和電路，所述求和電路的輸出耦接到所述全局 PLL電路的輸入。優(yōu)選地，所述求和電路將所述組合信號的幾個延遲版本相加。該系統(tǒng)還可以包括與全局PLL電路的輸出耦接的附加的積分器；每個附加的積分 器與通道之一相關(guān)聯(lián)，其中所述延遲補償電路包括與每個通道相關(guān)聯(lián)的部分，每個部分接 收來自與該部分相同的通道相關(guān)聯(lián)的附加的積分器的輸出信號，每個部分的輸出耦接到與 該部分相同的通道相關(guān)聯(lián)的輸入。優(yōu)選地，所述延遲補償電路包括接收所述組合信號作為 輸入的求和電路，所述求和電路的輸出耦接到所述全局PLL電路的輸入；并且還包括耦接 到所述全局PLL電路的輸出的附加的積分器，每個附加的積分器與通道之一相關(guān)聯(lián)，其中 所述延遲補償電路包括與每個通道相關(guān)聯(lián)的部分，每個部分接收來自與該部分相同的通道 相關(guān)聯(lián)的附加的積分器的輸出信號，每個部分的輸出耦接到與該部分相同的通道相關(guān)聯(lián)的 輸入。該系統(tǒng)還可以包括磁頭，具有從由讀取器和寫入器構(gòu)成的一組中選擇的多個換能 器，每個換能器與和所述全局PLL電路通信的通道之一相關(guān)聯(lián)；驅(qū)動機構(gòu)，用于將磁記錄帶 傳送到所述磁頭之上；以及控制器，與所述磁頭通信。在第二方面，提供了一種方法，包括接收多個誤差信號，每個誤差信號與單獨的 通道相關(guān)聯(lián)；將一個或多個延遲補償信號應(yīng)用于所述誤差信號；以及輸出對于每個通道的 相位誤差輸出信號。一個實施例中的系統(tǒng)包括全局PLL電路，包括多個輸入，每個輸入用于接收與單 獨的通道相關(guān)聯(lián)的誤差信號；以及延遲補償電路，耦接到所述全局PLL電路。一個實施例中的方法包括接收多個誤差信號，每個誤差信號與單獨的通道相關(guān) 聯(lián)；將一個或多個延遲補償信號應(yīng)用于所述誤差信號；以及輸出對于每個通道的相位誤差 輸出信號。這些實施例中的任何一個可以在諸如磁帶驅(qū)動系統(tǒng)的磁數(shù)據(jù)存儲系統(tǒng)中實現(xiàn)，該 磁數(shù)據(jù)存儲系統(tǒng)可以包括磁頭；驅(qū)動機構(gòu)，用于將磁介質(zhì)(例如記錄帶)傳送到所述磁頭 上；以及控制器，電耦接到所述磁頭。


現(xiàn)在將參考附圖僅通過例子描述本發(fā)明的優(yōu)選實施例，在附圖中圖1是根據(jù)一個實施例的簡化的磁帶驅(qū)動系統(tǒng)的示意圖。圖2是圖示根據(jù)一個實施例的平面重疊的雙向的兩模塊磁帶頭的側(cè)視圖。圖2A是從圖2的線2A得到的磁帶承載表面視圖。圖2B是從圖2A的圓圈2B得到的詳細視圖。圖2C是一對模塊的部分磁帶承載表面的詳細圖。圖3是根據(jù)一個例示實施例的單通道PLL的方框圖。圖4是根據(jù)一個實施例的全局PLL電路的方框圖。圖5是根據(jù)一個實施例的全局PLL電路的方框圖。圖6是根據(jù)一個實施例的與圖4的全局PLL電路相關(guān)聯(lián)的延遲補償電路的方框 圖。圖7是根據(jù)一個實施例的與圖4的全局PLL電路相關(guān)聯(lián)的延遲補償電路的方框 圖。
圖8是根據(jù)一個實施例的與圖4的全局PLL電路相關(guān)聯(lián)的延遲補償電路的方框 圖。圖9是根據(jù)一個實施例的與圖5的全局PLL電路相關(guān)聯(lián)的延遲補償電路的方框 圖。圖10是根據(jù)一個實施例的與圖5的全局PLL電路相關(guān)聯(lián)的延遲補償電路的方框 圖。
具體實施例方式以下描述是為了例示本發(fā)明的一般原理而做出的，并且不意圖限制在此要求保護 的發(fā)明概念。此外，在此所述的具體特征可以與在各種可能的組合和置換的每個中與其他 描述的特征組合使用。除非在此具體定義，否則將對所有術(shù)語給出其最寬的可能的解釋，包括從說明書 暗示的含義以及本領(lǐng)域技術(shù)人員所理解的和/或如在字典、論文集等中所定義的含義。還必須注意，如在說明書和所附權(quán)利要求書中所使用的，單數(shù)形式“一”、“一個”和 “該”包括多個所指對象，除非另外規(guī)定。以下描述公開了 PLL系統(tǒng)的幾個優(yōu)選實施例以及其操作和/或組成部分。在一個一般實施例中，一種系統(tǒng)包括全局PLL電路以及耦接到該全局PLL電路的 延遲補償電路，該全局PLL電路包括多個輸入，每個輸入用于接收與單獨的通道相關(guān)聯(lián)的
誤差信號。在另一一般實施例中，一種方法包括接收多個誤差信號，每個誤差信號與單獨的 通道相關(guān)聯(lián)；將一個或多個延遲補償信號應(yīng)用于這些誤差信號；以及輸出對于每個通道的 相位誤差輸出信號。圖1圖示了可以在本發(fā)明的背景下使用的基于磁帶的數(shù)據(jù)存儲系統(tǒng)的簡化的磁 帶驅(qū)動器100。盡管圖1中示出了磁帶驅(qū)動器的一個具體實現(xiàn)方式，但是應(yīng)該注意，在此所 述的各實施例可以在任何類型的磁帶驅(qū)動系統(tǒng)的背景下實現(xiàn)。如所示，提供磁帶供應(yīng)筒(tape supply cartridge) 120和卷帶輪(take-up reel) 121以支撐磁帶122。一個或多個盤可以形成可移除磁帶盒的一部分，并且不一定是 系統(tǒng)100的一部分。諸如圖1所示的磁帶驅(qū)動器還可以包括(一個或多個)驅(qū)動器馬達， 用于驅(qū)動磁帶供應(yīng)筒120和卷帶輪121以將磁帶122移動到任何類型的磁帶頭1 之上。導(dǎo)輪(guide) 125引導(dǎo)磁帶122跨越磁帶頭126。這樣的磁帶頭1 又經(jīng)由纜線 130耦接到控制器配件128。控制器1 通常控制諸如伺服從動(servo-following)、寫、 讀等等的磁頭功能。纜線130可以包括讀/寫電路以將數(shù)據(jù)傳送到磁頭1 用于記錄在磁 帶122上，以及接收由磁頭1 從磁帶122讀取的數(shù)據(jù)。制動器132控制磁頭1 相對于 磁帶122的位置。還可以提供接口用于磁帶驅(qū)動器和主機(內(nèi)部或外部的)之間的通信以發(fā)送和接 收數(shù)據(jù)，并用于控制磁帶驅(qū)動器的操作以及將磁帶驅(qū)動器的狀態(tài)發(fā)送給主機，所有如本領(lǐng) 域技術(shù)人員將理解的。通過例子，圖2例示了可以在本發(fā)明的背景下實現(xiàn)的平面重疊的雙向的兩模塊磁 帶頭200的側(cè)視圖。如所示，該磁頭包括一對基座(base) 202，每個安裝有模塊204，并以相對于彼此的小角度α固定。基座通常是粘附地耦接在一起的“U形柱”。每個模塊204包 括基板(substrate) 204A和隔板(closure) 204B,且有位于其之間的包括讀取器和/或?qū)懭?器的空隙206。在使用時，磁帶208按照示出的使用讀取器和寫入器來在磁帶208上讀取 和寫入數(shù)據(jù)的方式，沿著媒介(磁帶)承載表面209在模塊204上移動。磁帶208在進入 到平坦介質(zhì)支撐表面209上和離開平坦媒介支撐表面209的各邊緣處的包角θ通常在78 度和472度之間。基板204Α通常由耐磨損材料構(gòu)造，諸如陶瓷。隔板204Β由與基板204Α相同或類 似的陶瓷制成。讀取器和寫入器可以以背馱式(piggyback)配置來布置。讀取器和寫入器還可以 以交織配置來布置。或者，通道的每個陣列可以僅是讀取器或?qū)懭肫鳌＿@些陣列的任一個 可以包含一個或多個伺服讀取器。圖2A圖示了從圖2的線2A得到的模塊204之一的磁帶承載表面209。以虛線示 出代表性的磁帶208。優(yōu)選地，模塊204足夠長以在該磁頭在各數(shù)據(jù)帶(band)之間步進時 能夠支撐該磁帶。在此例子中，磁帶208包括4-22個數(shù)據(jù)帶，例如如圖2A所示在半英寸寬的磁帶 208上具有16個數(shù)據(jù)帶和17個伺服軌道(track) 210。這些數(shù)據(jù)帶被定義在伺服軌道210 之間。每個數(shù)據(jù)帶可以包括大量數(shù)據(jù)軌道，例如96個數(shù)據(jù)軌道(未示出)。在讀取/寫入 操作期間，元件206位于數(shù)據(jù)帶之一內(nèi)。外面的讀取器、有時稱為伺服讀取器讀取伺服軌道 210。伺服信號又用于保持元件206在讀取/寫入操作期間與具體軌道對準。圖2B繪出在圖2A的圓圈2B中的模塊204上的空隙218中形成的多個讀和/或 寫元件206。如所示，元件的陣列206包括例如16個寫入器214、16個讀取器216和兩個伺 服讀取器212，雖然各元件的數(shù)量可以變化。例示的實施例包括每陣列206的8個、16個、 32個和64個元件。優(yōu)選實施例包括每個陣列32個讀取器和/或每個陣列32個寫入器。 這允許磁帶行進得更慢，由此降低速度引起的跟蹤和機械困難。雖然讀取器和寫入器可以 以如圖2B所示的背馱式結(jié)構(gòu)來布置，但是讀取器216和寫入器214也可以以交織結(jié)構(gòu)來布 置?；蛘?，元件的每個陣列206可以只是讀取器或?qū)懭肫?，并且各陣列可以包含一個或多個 伺服讀取器212。如通過一起考慮圖2和圖2A-2B而注意到的，每個模塊204可以包括元件 206的補充集，諸如用于雙向讀取和寫入、讀取同時寫入能力、向后兼容性等事情。圖2C示出了根據(jù)一個實施例的磁帶頭200的補充模塊的部分磁帶承載表面視圖。 在此實施例中，每個模塊具有在公共基板204A上形成的以背馱式配置的多個讀/寫(R/W) 對或換能器(transducer)，以及可選的電絕緣層236。以寫入磁頭214為例的寫入器以及 以讀取磁頭216為例的讀取器平行于穿過其的磁帶介質(zhì)的行進方向而對準，以形成以R/W 對222為例的R/W對?？梢源嬖趲讉€R/W對222，諸如8對、16對、32對等等。如所示的，R/W對222在 大致與穿過其的磁帶行進的方向垂直的方向上線性對準。但是，各對還可以對角地對準，等 等。伺服讀取器212位于R/W對的陣列的外部，其功能是已知的。一般，磁帶介質(zhì)在如箭頭220所指示的前向或反向方向上移動。磁帶介質(zhì)和磁頭 配件200以本領(lǐng)域中公知的方式按換能關(guān)系工作。背馱式的MR磁頭配件200包括一般相 同構(gòu)成的兩個薄膜模塊2M和226。
模塊2 和2 接合在一起且它們的隔板204B(部分示出)之間存在空間，以形 成單個物理單元來通過激活前導(dǎo)(leading)模塊的寫入器和平行于磁帶相對于其的行進 方向而與前導(dǎo)模塊的寫入器對準的從動(trailing)模塊的讀取器來提供讀同時寫能力。 當(dāng)構(gòu)造背馱式磁頭200的模塊224、226時，一般按R/W對222的以下順序在例如AlTiC 的導(dǎo)電基板204A(部分示出)上方創(chuàng)造的空隙218中形成各層絕緣層236、通常是諸如 Nii^e(透磁合金(permalloy))、CZT或Al-Fe-Si (鐵硅鋁合金)的鐵合金的第一保護物 (shield) 232、用于感測磁介質(zhì)上的數(shù)據(jù)軌道的感測器234、通常是鎳鐵合金(例如80/20透 磁合金)的第二保護物238、第一和第二寫入器極尖(pole tip) 228,230以及線圈(未示 出)。第一和第二寫入器極2觀、230可以由諸如45/55NWe的高磁矩材料制造。注意， 僅通過例子提供這些材料，并且可以使用其他材料?？梢源嬖谥T如各保護物和/或極尖之 間的絕緣物以及圍繞感測器的絕緣物層的附加層。用于絕緣物的例示的材料包括氧化鋁和 其他氧化物、絕緣聚合物等。注意，前述涉及了磁帶驅(qū)動系統(tǒng)，這已經(jīng)通過例子給出，并且在此的教導(dǎo)可適用于 在使用PLL的任何類型的設(shè)備或電路中的實現(xiàn)方式。圖3示出了根據(jù)一個例示實施例的單通道PLL 300?？梢詾橹T如以上給出的并在 圖1中的磁帶驅(qū)動系統(tǒng)100的設(shè)備的每個通道提供諸如PLL 300的PLL電路。具體地，對 于具有同時工作的16個讀取器的磁帶頭，每個讀取器與16個通道之一相關(guān)聯(lián)。為了簡化， 在圖3中示出了單個PLL電路300，理解為在給出的實施例中可以存在幾個這樣的PLL電路 300。如上所述，PLL電路具有固有環(huán)路延遲。如以下討論的，給出了幾個方案用于補償 該延遲。本發(fā)明的一個方面包括將校正項應(yīng)用于進入PLL環(huán)路濾波器的延遲的相位誤差 信號。該校正項從由PLL電路產(chǎn)生的“當(dāng)前”相位和頻率估計而獲得。具體地，該校正信號 的依賴于頻率估計的部分使得能夠進行對頻率變化的良好跟蹤。在一個優(yōu)選實施例中，這 通過將長度為N的滑動(sliding)時間窗內(nèi)的頻率寄存器內(nèi)容加起來來實現(xiàn)，其中N是要 補償?shù)目偔h(huán)路延遲。該方法的一個優(yōu)點是，延遲補償方案不對頻率偏移量的模型進行任何 假設(shè)，并可應(yīng)用于諸如磁帶驅(qū)動系統(tǒng)的多跟蹤應(yīng)用。因此，其更適用于諸如其中希望準確地 跟蹤頻率變化的磁帶系統(tǒng)。本發(fā)明的另一方面是延遲補償與全局定時恢復(fù)結(jié)合的應(yīng)用。在每個通道上實現(xiàn)的 延遲補償電路直接與全局PLL方案兼容?；蛘?，公開了還容易與全局PLL技術(shù)組合并呈現(xiàn) 對于這樣的全局技術(shù)的簡單相加(add-on)的全局延遲補償電路。繼續(xù)參考圖3，參考相位信號yk被PLL 300接收。將相位信號θ jt7k^1與參考信號 相比較并在加法器308處產(chǎn)生誤差信號ek_N。在由延遲元件Dn310表示的N位持續(xù)時間的 延遲后，誤差信號被輸入到環(huán)路濾波器302。然后，補償了等待時間的環(huán)路濾波器輸出(K 耦接到積分器306，該積分器306也已知為壓控振蕩器(VCO)。積分器306將其輸入轉(zhuǎn)換成 相位信號Θμ^。盡管加法器308的輸出可以直接被輸入到傳統(tǒng)的環(huán)路濾波器302，但是其經(jīng)歷了 N 位持續(xù)時間的延遲，Dn310。延遲N可能取決于實現(xiàn)方式，并且可以在設(shè)計期間被估計或選擇。延遲N有時在文獻中也稱為ζΛ 從而，D°意味沒有延遲，D1意味1位持續(xù)時間的延遲，D2意味兩位持續(xù)時間的延遲， 等等。Dn引起電路中的等待時間，并且不能被移除。因此，以下描述提供了用于補償DnW 幾個例示方法。可以至少部分地通過全局PLL電路來提供環(huán)路濾波。全局PLL盡管本身不是PLL， 但是利用了以下事實在基于磁帶的和/或其他多通道應(yīng)用中，跨越幾個通道發(fā)生多個處 理。例如，在多通道磁帶讀取或?qū)懭胫?，同時跨越幾個通道、例如16個軌道平行地發(fā)生讀和 寫處理。在一個實施例中的全局PLL電路包括從與各個通道相關(guān)聯(lián)的幾個或所有PLL收集 信息、產(chǎn)生全局信息并將全局信息分發(fā)到各個通道的電路。每個通道使用其PLL的該信息。 例如在多跟蹤磁帶實施例中，當(dāng)并行地讀回幾個信號時，PLL信息可以在各通道之間共享， 使得每個通道以更穩(wěn)固的方式工作。例如，在基于磁帶的應(yīng)用中跨越所有通道的頻率變化 通常非常好地相關(guān)，因此如果一個通道經(jīng)歷了臨時干擾，該干擾并不顯著影響其他通道，可 以對經(jīng)歷了干擾的通道主要使用來自其他通道的定時信息。圖4和圖5示出了創(chuàng)建全局PLL電路的兩種不同方式。存在許多其他方式，但是 這些方式通過例子給出。為了簡化，僅示出了兩個通道。本領(lǐng)域技術(shù)人員將認識到，在此的 教導(dǎo)可擴展到許多通道，諸如8個、16個、32個、64個等等。圖4是根據(jù)一個實施例的全局PLL電路400的方框圖。該全局PLL電路可以用作 對于諸如圖3所示的PLL的陣列300的幾個PLL的環(huán)路濾波器。該實施例使用公共積分器 410。具體地，假設(shè)兩個通道和兩個PLL而不具有兩個單獨的環(huán)路濾波器，公共積分器410 耦接到環(huán)路系數(shù)β乘法器的輸出。這創(chuàng)建了由這兩個通道共享以產(chǎn)生Φ^和Φ^的一 個頻率信號416。參考圖4，誤差信號e(1)k_N和e(2)k_N被輸入到全局PLL電路400。誤差信號e(1)k_N和 e(2)k_N每個具有k-N的延遲，并表示相位誤差。在外部線路402、404中，誤差信號與環(huán)路系數(shù)α ρ α 2相乘。在內(nèi)部線路中，誤差 信號與加權(quán)因子巧、《2相乘，并在加法器406處組合。組合的信號與另一環(huán)路系數(shù)β相乘。 公共積分器410耦接到環(huán)路系數(shù)β乘法器的輸出。積分器410對相位誤差信號積分，并與 反饋環(huán)路414協(xié)作創(chuàng)建在寄存器412上找到的估計，以創(chuàng)建在由兩個通道共享的線路416 上的一個頻率信號。積分器410的輸出與由第一環(huán)路系數(shù)Ql、％修改的來自線路402、404的誤差信 號組合，以產(chǎn)生相位誤差輸出信號Φ^和Φ^。參考圖3和圖4，Φ,和Φ,可以被輸入到每個通道的PLL的各自的積分器 306(例如VC0)。換句話說，將存在兩個積分器(例如VC0)，每個通道一個積分器。然后，每 個各自的積分器306輸出相位信號 Q k/k-Ν-Ι 禾口 Q k/k-Ν-Ι 。在此實施例或任何其他實施例中，可以在電路設(shè)計期間例如通過根據(jù)理論的模擬 等來選擇系數(shù)和加權(quán)因子α、β、w等。此外，至少α和β可以是在傳統(tǒng)PLL中使用的傳 統(tǒng)值。加權(quán)因子w可以是固定的或者自適應(yīng)的。在后者的情況下，系統(tǒng)可以監(jiān)視通道并基于 該監(jiān)視而動態(tài)地調(diào)整W。例如，如果第一通道的質(zhì)量看起來變得惡化，則系統(tǒng)可以降低該通 道的加權(quán)(降低巧)，使得第一通道為全局頻率信號貢獻得比更可靠的其他(一個或多個) 通道的貢獻更少。
圖5的全局PLL電路500還產(chǎn)生全局頻率信號，但是以不同的方式。上部和下部 電路具有它們自己的頻率寄存器502、504，他們的輸出分別與加權(quán)因子W1和W2相乘，并在 加法器506處組合。作為由各通道共享的全局頻率信號的、加法器506的輸出被發(fā)送到每 個通道的頻率累加器508、510的輸入。圖6-10圖示了用于與全局PLL電路協(xié)作來補償環(huán)路延遲的各種方法。注意，盡管 圖6-8的方法指向圖4的全局PLL電路，并且圖9-10的方法指向圖5的全局PLL電路，但 是各教導(dǎo)一般可應(yīng)用于其他類型的全局PLL電路。此外，圖6-10所示的延遲補償電路不是 用于補償環(huán)路延遲的唯一方式。首先參考圖6，延遲補償電路600已被添加到圖4的全局PLL電路400。圖4的全 局PLL電路400的操作與上述相同，因此不再討論。延遲補償電路600接收線路602上的全 局相位誤差信號作為輸入，并將其乘以系數(shù)aG。修改的信號進入延遲補償部分604，其輸 出被分發(fā)給兩個通道。在延遲補償部分中，線路602上的修改的全局相位誤差信號被延遲 了 N并且在模塊606處被從該修改的信號中減去，在這之后其被應(yīng)用于部分608。部分608 具有由D變換符號的1/(I-D)表示的轉(zhuǎn)換特性。該特性表示積分器，其電路實現(xiàn)方式就在 圖6中的部分608之上示出。該單個延遲補償電路604的輸出用于補償所有通道的延遲。 具體地，從進入電路400的誤差信號e(1)k_N和e⑵k_N中減去該輸出。圖6所示的方法的一個優(yōu)點是，僅需要一個延遲補償電路。圖7是具有基于每個通道的向圖4的全局PLL電路400提供延遲補償?shù)牟糠?00、 702的延遲補償電路的方框圖。圖7的延遲補償電路部分700、702以類似于圖6的延遲補 償部分604的方式運作。從與每個延遲補償電路700、702的通道相關(guān)的誤差信號e(1)k_N和 e(2)k_N中減去每個延遲補償電路700、702的輸出。圖7所示的方法的一個優(yōu)點是，對每個通道獨立地進行延遲補償，可能得到比在 圖6的情況下更準確的延遲補償。而且，在此情況下，在延遲補償電路之一中的問題將不顯 著影響所有其他通道。圖8是圖示向圖4的全局PLL電路400提供延遲補償?shù)?、添加了對于每個通道的 積分器802、804的延遲補償電路800的方框圖。注意，積分器802、804對應(yīng)于各個通道的 PLL 的 VCO。在此實施例中，頻率項是基于全局信號的，而各相位項是基于每個通道的各個相 位信號的。首先看頻率項，也可以稱為全局頻率誤差信號的、積分器410的輸出耦接到求和 電路806。求和電路806將全局頻率誤差信號的N個延遲版本相加在一起。在一個具體的
優(yōu)選方法中，求和電路806將輸入信號延遲D°、D1、D2........Dn-1。所有這些延遲的信號被
求和電路806相加。求和電路806的輸出被加到進入電路400的誤差信號ea)k_N和e⑵k_N 的每個。圖6-8所示的三種技術(shù)(以及其他變型)還可以應(yīng)用于圖5的全局PLL電路500。 例如，圖9是示出使用具有圖5的全局PLL電路500的每-通道方案的一個方法的方框圖。 如圖7中那樣，為圖9的延遲補償電路提供了每個通道一個部分900、902。延遲補償電路部 分900、902可以與圖7的延遲補償電路部分700、702類似或相同地運作。圖10是圖示向圖5的全局PLL電路500提供延遲補償?shù)?、添加了對于每個通道的 積分器1002、1004的延遲補償電路100的方框圖。注意，積分器1002、1004可以對應(yīng)于各個通道的PLL的VCO。如圖8中那樣，圖10的實施例包括使用線路1006上的全局頻率信號(組合的信 號)作為對求和電路1008的輸入的全局校正項。由延遲補償電路1000的頂部和底部部分 1010、1012來考慮各個相位。以上所述的任意電路可以是集成電路芯片的設(shè)計的一部分。該芯片設(shè)計以圖形計 算機編程語言創(chuàng)建，并被存儲在計算機存儲介質(zhì)(諸如盤、帶、物理硬盤或諸如在存儲存取 網(wǎng)絡(luò)中的虛擬硬盤)中。如果設(shè)計者不制造芯片或者用于制造芯片的光刻掩膜，則設(shè)計者 通過物理手段(例如提供對存儲設(shè)計的存儲介質(zhì)的復(fù)制)或電子地(例如通過因特網(wǎng))直 接或間接地將得到的設(shè)計傳送到這樣的實體。然后存儲的設(shè)計被轉(zhuǎn)換成用于制造光刻掩膜 的適當(dāng)格式(例如GDSII)，該光刻掩膜通常包括要在晶片(wafer)上形成的所討論的芯片 設(shè)計的多個副本。利用光刻掩膜來定義要被蝕刻或被處理的晶片(和/或其上的層)的區(qū) 域。得到的集成電路芯片可以由制造者以原始晶片形式(即作為具有多個未包裝的 芯片的單個晶片)、作為裸片或以包裝形式分發(fā)。在后者的情況下，芯片被安裝在單個芯片 包裝(諸如塑料載體，具有固定到主板或其他較高級別載體的導(dǎo)引(lead))中或者多芯片 包裝(諸如具有表面互連或者內(nèi)埋互連任一或兩者的陶瓷載體)中。在任一情況下，該芯片 然后與其他芯片、離散的電路元件和/或其他信號處理設(shè)備集成，作為(a)諸如主板的中間 產(chǎn)品或(b)終端產(chǎn)品中的任一的一部分。終端產(chǎn)品可以是包括集成電路芯片的任何產(chǎn)品， 范圍從玩具和其他低端應(yīng)用到諸如具有顯示器、鍵盤和其他輸入設(shè)備的高級計算機產(chǎn)品以 及中央處理器。
權(quán)利要求
1.一種系統(tǒng)，包括全局PLL電路，包括多個輸入，每個輸入用于接收與單獨的通道相關(guān)聯(lián)的誤差信號；以及延遲補償電路，耦接到所述全局PLL電路。
2.如權(quán)利要求1的系統(tǒng)，還包括多個PLL，每個PLL與通道之一相關(guān)聯(lián)，所述誤差信號 由所述PLL產(chǎn)生。
3.如權(quán)利要求2的系統(tǒng)，其中所述全局PLL電路用作用于所述多個PLL的每個的環(huán)路 濾波器。
4.如權(quán)利要求1的系統(tǒng)，其中所述全局PLL電路包括公共積分器，所述公共積分器接收 所述誤差信號的組合的版本，并輸出由所述通道共享的公共頻率信號。
5.如權(quán)利要求4的系統(tǒng)，其中所述延遲補償電路接收所述誤差信號的組合的版本，所 述延遲補償電路的輸出耦接到所述全局PLL電路的輸入。
6.如權(quán)利要求5的系統(tǒng)，其中從所述誤差信號中減去來自所述延遲補償電路的輸出信號。
7.如權(quán)利要求5的系統(tǒng)，其中全局系數(shù)被應(yīng)用于所述誤差信號的組合的版本。
8.如權(quán)利要求4的系統(tǒng)，其中所述延遲補償電路包括與每個通道相關(guān)聯(lián)的部分，每個 部分接收與和該部分相同的通道相關(guān)聯(lián)的誤差信號并且不接收其他誤差信號，每個部分的 輸出耦接到與該部分相同的通道相關(guān)聯(lián)的輸入。
9.如權(quán)利要求8的系統(tǒng)，其中從與每個部分相同的通道相關(guān)聯(lián)的誤差信號中減去來自 該部分的輸出信號。
10.如權(quán)利要求4的系統(tǒng)，其中所述延遲補償電路包括接收所述公共積分器的輸出信 號作為輸入的求和電路，所述求和電路的輸出耦接到所述全局PLL電路的輸入。
11.如權(quán)利要求10的系統(tǒng)，其中所述求和電路將所述公共積分器的輸出信號的幾個延 遲版本相加。
12.如權(quán)利要求4的系統(tǒng)，還包括耦接到所述全局PLL電路的輸出的附加的積分器， 每個附加的積分器與通道之一相關(guān)聯(lián)，其中所述延遲補償電路包括與每個通道相關(guān)聯(lián)的部 分，每個部分接收來自與該部分相同的通道相關(guān)聯(lián)的附加的積分器的輸出信號，每個部分 的輸出耦接到與該部分相同的通道相關(guān)聯(lián)的輸入。
13.如權(quán)利要求4的系統(tǒng)，其中所述延遲補償電路包括接收所述公共積分器的輸出信 號作為輸入的求和電路，所述求和電路的輸出耦接到所述全局PLL電路的輸入；以及還包 括耦接到所述全局PLL電路的輸出的附加的積分器，每個附加的積分器與通道之一相關(guān) 聯(lián)，其中所述延遲補償電路包括與每個通道相關(guān)聯(lián)的部分，每個部分接收來自與該部分相 同的通道相關(guān)聯(lián)的附加的積分器的輸出信號，每個部分的輸出耦接到與該部分相同的通道 相關(guān)聯(lián)的輸入。
14.如權(quán)利要求4的系統(tǒng)，還包括磁頭，具有從由讀取器和寫入器構(gòu)成的一組中選擇的多個換能器，每個換能器與和所 述全局PLL電路通信的通道之一相關(guān)聯(lián)；驅(qū)動機構(gòu)，用于將磁記錄帶傳送到所述磁頭之上；以及 控制器，與所述磁頭通信。
15. 一種用于延遲補償?shù)姆椒?，包?接收多個誤差信號，每個誤差信號與單獨的通道相關(guān)聯(lián)； 將一個或多個延遲補償信號應(yīng)用于所述誤差信號；以及 輸出對于每個通道的相位誤差輸出信號。
全文摘要
一個實施例中的系統(tǒng)包括全局PLL電路，包括多個輸入，每個輸入用于接收與單獨的通道相關(guān)聯(lián)的誤差信號；以及延遲補償電路，耦接到所述全局PLL電路。一個實施例中的方法包括接收多個誤差信號，每個誤差信號與單獨的通道相關(guān)聯(lián)；將一個或多個延遲補償信號應(yīng)用于所述誤差信號；以及輸出對于每個通道的相位誤差輸出信號。
文檔編號G11B20/10GK102089979SQ200980126349
公開日2011年6月8日 申請日期2009年6月30日 優(yōu)先權(quán)日2008年7月7日
發(fā)明者伊萬杰洛斯.伊萊夫塞里奧, 羅伯特.哈欽斯, 西達特.奧爾瑟 申請人:國際商業(yè)機器公司