專利名稱：非易失性存儲裝置及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，更具體地講，涉及一種非易失性存儲裝置 及其操作方法。
背景技術(shù)：
傳統(tǒng)的NAND型非易失性存儲裝置可包括布置成NAND串的存儲晶體 管。在這樣的布置中，字線可與NAND串交叉，并可連接到存儲晶體管。在 該傳統(tǒng)的NAND型非易失性存儲裝置中，將數(shù)據(jù)編程到設(shè)置在未被選擇的 NAND串上的存儲晶體管中是不期望的。
傳統(tǒng)的溝道升壓會通過將升壓電壓施加到未被選擇的NAND串的溝道 而降低施加到存儲晶體管的編程電勢。但是，升壓電壓還會損壞位于非易失 性存儲裝置最外面的存儲晶體管。產(chǎn)生的損壞會降低操作可靠性。由柵致漏 極泄漏(GIDL, gate induced drain leakage )產(chǎn)生的熱載流子也會干擾存儲晶體 管。結(jié)果，存儲晶體管的編程窗口和通過窗口 (pass window)會減小，且在 讀取操作過程中會發(fā)生短溝道效應(yīng)。

發(fā)明內(nèi)容
示例實(shí)施例涉及半導(dǎo)體裝置，例如，非易失性存儲裝置及其操作方法。 非易失性存儲裝置及其操作方法可以更可靠地操作，而無需利用溝道升壓。
根據(jù)至少一個示例實(shí)施例， 一種非易失性存儲裝置可以包括以NAND串 設(shè)置在半導(dǎo)體基底上的多個存儲晶體管。串選擇晶體管和接地選擇晶體管可 設(shè)置在半導(dǎo)體基底中，并可位于NAND串的各個端。位線可以電連接到半導(dǎo) 體基底和接地選擇晶體管的柵電極。
根據(jù)至少 一 個示例實(shí)施例， 一 種非易失性存儲裝置可包括至少 一 個 NAND串結(jié)構(gòu)。所述至少一個NAND串結(jié)構(gòu)可包括NAND串、串選擇晶體 管和接地選擇晶體管。NAND串可包括布置在半導(dǎo)體基底上的多個存儲晶體 管。串選擇晶體管可設(shè)置在半導(dǎo)體基底上，并可位于NAND串的第一端。接地選擇晶體管可設(shè)置在半導(dǎo)體基底上，并可位于NAND串的第二端。位線可
電連接到半導(dǎo)體基底和接地選擇晶體管的柵電極。
根據(jù)至少一些示例實(shí)施例，位線可以連接到第一源極和漏極區(qū)，其中， 可以通過將雜質(zhì)摻雜到位于串選擇晶體管外部的半導(dǎo)體基底中來形成所述第 一源極和漏極區(qū)。第二源極和漏極區(qū)可被限定在半導(dǎo)體基底中并可位于多個 存儲晶體管中的各個存儲晶體管之間。可以通過由邊緣場引起的電場效應(yīng)來
形成所述第二源極和漏極區(qū)。第二源極和漏極區(qū)還可^皮限定在NAND串和接 地選擇晶體管之間。
至少一個其他示例實(shí)施例提供了一種非易失性存儲裝置，該非易失性存 儲裝置包括位于半導(dǎo)體基底上的多條位線和多條字線。多個存儲晶體管、多 個串選擇晶體管和多個接地選擇晶體管可結(jié)合到NAND陣列串結(jié)構(gòu)中的多條 位線和多條字線。多條位線中的每條位線可以電連接到布置在多個串選擇晶 體管外部的半導(dǎo)體基底，并可電連接到多個接地選擇晶體管的每個柵電極。
至少 一個其他示例實(shí)施例提供了 一種操作非易失性存儲裝置的方法，該 方法包括以下步驟通過截止串選擇晶體管，并將操作電壓施加到位線以導(dǎo) 通接地選擇晶體管，來將數(shù)據(jù)存儲在多個存儲晶體管中的至少一個存儲晶體 管上。
根據(jù)至少一些示例實(shí)施例，該方法還可包括以下步驟通過導(dǎo)通串選擇 晶體管，并將操作電壓施加到所有位線以導(dǎo)通接地選擇晶體管，來讀取存儲 在多個存儲晶體管中的數(shù)據(jù)。可以通過將多個存儲晶體管的控制柵電極中的 至少一個控制柵電極接地，并將擦除電壓施加到半導(dǎo)體基底，來擦除存儲在 多個存儲晶體管中的數(shù)據(jù)。
根據(jù)至少一些示例實(shí)施例，可以通過截止串選擇晶體管，并將位線接地 以截止接地選擇晶體管，來防止數(shù)據(jù)被存儲在存儲晶體管中。
根據(jù)至少一個示例實(shí)施例， 一種操作非易失性存儲裝置的方法可包括以 下步驟通過截止串選擇晶體管，并將操作電壓施加到位線以導(dǎo)通接地選擇 晶體管，來將數(shù)據(jù)存儲在多個存儲晶體管中的至少一個存儲晶體管上。所述 多個存儲晶體管可以在半導(dǎo)體基底上被布置成NAND串。NAND串可以是 NAND串結(jié)構(gòu)的部分。串選擇晶體管可以設(shè)置在半導(dǎo)體基底上，并可位于 NAND串的第一端，接地選擇晶體管可以設(shè)置在半導(dǎo)體基底上，并可位于 NAND串的第二端，位線可以電連接到半導(dǎo)體基底和接地選擇晶體管的柵電極。
根據(jù)至少一個示例實(shí)施例， 一種操作非易失性存儲裝置的方法可包括以 下步驟當(dāng)存儲數(shù)據(jù)時，通過截止串選擇晶體管，并將位線接地以截止接地 選擇晶體管，來防止數(shù)據(jù)被存儲在多個存儲晶體管中的至少一個存儲晶體管
中。所述多個存儲晶體管可以在半導(dǎo)體基底上被布置成NAND串。NAND串 可以是NAND串結(jié)構(gòu)的部分。串選擇晶體管可以設(shè)置在半導(dǎo)體基底上，并可 位于NAND串的第一端，接地選擇晶體管可以設(shè)置在半導(dǎo)體基底上，并可位 于NAND串的第二端，位線可以電連接到半導(dǎo)體基底和接地選擇晶體管的柵 電極。


通過詳細(xì)描述附圖中示出的示例實(shí)施例，示例實(shí)施例將變得更加清楚， 在附圖中
圖1是示出根據(jù)示例實(shí)施例的非易失性存儲裝置的電路圖2是圖1的非易失性存儲裝置的平面圖3是沿著位線方向觀察的圖2的非易失性存儲裝置的剖視圖4是示出圖3的非易失性存儲裝置的操作特性的局部放大剖視圖5是示出根據(jù)示例實(shí)施例的非易失性存儲裝置的編程特性的曲線圖6是示出圖3的示例非易失性存儲裝置的變化形式的剖視圖7是示出根據(jù)另 一示例實(shí)施例的非易失性存儲裝置的電路圖；圖8是示出根據(jù)另 一示例實(shí)施例的非易失性存儲裝置的平面圖9是示出從位線方向觀察的圖8的示例非易失性存儲裝置的剖視圖10是示出根據(jù)另 一示例實(shí)施例的非易失性存儲裝置的電路圖ll是示出圖10的示例非易失性存儲裝置的編程的電路圖12是示出圖IO的示例非易失性存儲裝置的讀取的電路圖13是示出圖IO的示例非易失性存儲裝置的擦除的電路圖。
具體實(shí)施例方式
現(xiàn)在，將參照示出了本發(fā)明的一些示例實(shí)施例的附圖來更充分地描述本 發(fā)明的各種示例實(shí)施例。在附圖中，為了清晰起見，夸大了層和區(qū)域的厚度。 這里公開了本發(fā)明的詳細(xì)的說明性的實(shí)施例。然而，這里公開的具體結(jié)構(gòu)上和功能上的細(xì)節(jié)僅僅是代表性的，出于描述本發(fā)明的示例實(shí)施例的目的。 然而，本發(fā)明可以以許多可選的形式來實(shí)施，并不應(yīng)被理解為僅限于這里闡 述的實(shí)施例。因此，盡管本發(fā)明的示例實(shí)施例能夠具有各種修改和可替換的形式，但 是附圖中通過示例的方式示出了示例實(shí)施例的實(shí)施例，并將在這里對這些實(shí) 施例進(jìn)行詳細(xì)的描述。然而，應(yīng)該理解的是，沒有意圖將本發(fā)明的示例實(shí)施 例限制為公開的具體形式，而是相反，本發(fā)明的示例實(shí)施例意在覆蓋落入本 發(fā)明的范圍內(nèi)的所有修改、等同物和替換物。在對附圖的整個描述中，相同 的標(biāo)號表示相同的元件。應(yīng)該理解的是，雖然術(shù)語第一、第二等可以在這里用來描述不同的元件， 但是這些元件不應(yīng)該受這些術(shù)語限制。這些術(shù)語僅是用來將一個元件與另一 元件區(qū)分開。例如，在不脫離本發(fā)明的示例實(shí)施例的范圍的情況下，第一元 件可以被稱為第二元件，類似地，第二元件可以被稱為第一元件。如這里使 用的，術(shù)語"和/或"包括一個或多個相關(guān)所列項(xiàng)的任意組合和所有組合。應(yīng)該理解的是，當(dāng)元件被稱為"連接"或"結(jié)合"到另一元件時，該元 件可以直接連接或直接結(jié)合到另一元件，或者可以存在中間元件。相反，當(dāng) 元件被稱為"直接連接"或"直接結(jié)合"到另一元件時，不存在中間元件。 用于描述元件之間的關(guān)系的其它詞語(例如，"在...之間"與"直接在...之間"、 "與…相鄰"與"與…直接相鄰"等)應(yīng)該按相似的方式來解釋。這里使用的術(shù)語只是出于描述具體實(shí)施例的目的，而沒有意圖限制本發(fā) 明的示例實(shí)施例。如這里所使用的，除非上下文另外清楚地指出，否則單數(shù) 形式也意在包括復(fù)數(shù)形式。還應(yīng)該理解的是，當(dāng)術(shù)語"包括"和/或"包含" 在這里使用時，表明存在所述的特征、整體、步驟、操作、元件和/或組件， 但不排除存在或添加一個或多個其它特征、整體、步驟、操作、元件、組件 和/或它們的組。還應(yīng)注意的是，在一些可選擇的實(shí)施方式中，提到的功能/動作可以不按 附圖中標(biāo)注的順序發(fā)生。例如，根據(jù)有關(guān)的功能/動作，連續(xù)示出的兩幅圖實(shí)圖1是示出根據(jù)示例實(shí)施例的非易失性存儲裝置的電路圖。參照圖1,示例實(shí)施例的非易失性存儲裝置100可具有NAND結(jié)構(gòu)，但 是示例實(shí)施例不限于此。在該示例NAND結(jié)構(gòu)中，多個存儲晶體管Tm可以被布置成NAND串S。串選4奪晶體管Tss可以連接到NAND串S的第一端， 接地選#^晶體管Tgs可以連接到NAND串S的第二端。第一端和第二端可以 彼此相對。串選擇晶體管Tss、存儲晶體管Tm和接地選擇晶體管Tgs可以順 序地串if關(guān)連接。位線BL可以沿著NAND串S的延伸方向布置。位線BL可以在串選擇 晶體管Tss的外部連接到NAND串S。位線BL還可以連接到接地選擇晶體管 TGS的柵電極。在至少一個示例實(shí)施例中，位線BL可以利用第一接觸插塞 (contact plug ) DC連接到NAND串S。位線BL可以利用第二接觸插塞GSC 連接到接地選擇晶體管Tcs的柵電極。多條字線WL0、 WL1、 WL2、 ...、 WL29、 WL30和WL31中的每條可 以電連接到對應(yīng)的存儲晶體管Tm的控制柵電極。為了示例的目的，示出了 圖1中示出的存儲晶體管Tm以及字線WLO、 WL1、 WL2、 ...、 WL29、 WL30 和WL31的凄丈目。然而，示例實(shí)施例不限于此。串選擇線SSL可以連接到串選擇晶體管Tss的柵電極。共源極線CSL可 以在接地選#^曰曰體管Tcs的外部電連接到NAND串S。與傳統(tǒng)的NAND串的 結(jié)構(gòu)不同，在至少該示例實(shí)施例中，接地選#^曰曰體管Tcs可以連接到位線BL, 而不結(jié)合到單獨(dú)的接地選擇線(未示出)。圖2是示出圖1的非易失性存儲裝置的平面圖。圖3是示出從位線方向 觀察的圖2的非易失性存儲裝置的剖視圖。圖2和圖3中示出的結(jié)構(gòu)可以對 應(yīng)于圖1的電^^。參照圖2和圖3,圖1的NAND串S可以對應(yīng)于半導(dǎo)體基底105。例如， 半導(dǎo)體基底105的部分可被設(shè)置成電荷的導(dǎo)電通路。例如，半導(dǎo)體基底105 可以包括硅、鍺、硅-鍺等。在至少該示例實(shí)施例中，半導(dǎo)體基底105可以包 括有源區(qū)(active region )，圍繞該有源區(qū)可以布置器件隔離膜(未示出)。圖1的存儲晶體管Tm可以具有在半導(dǎo)體基底105上的電荷存儲層120 和控制柵電極130的堆疊結(jié)構(gòu)。在至少一個示例實(shí)施例中，阻擋絕緣層(未 示出)可以設(shè)置在控制柵電極130和電荷存儲層120之間。電荷存儲層120 可用作浮置柵極層或電荷捕獲層。隧穿絕緣層(未示出)可以設(shè)置在半導(dǎo)體 基底105和電荷存儲層120之間。根據(jù)至少一個示例實(shí)施例，控制柵電極130 可以用作字線WLO、 WL1、 WL2..... WL29、 WL30和WL31的部分。圖1中的串選擇晶體管Tss可以包括在半導(dǎo)體基底105上的第一柵電極110。例如，第一柵電極110可以用作串選擇線SSL的部分。圖1中的接地選 擇晶體管Tcs可以包括在半導(dǎo)體基底105上的第二柵電極140。第二柵電極 140可被限定在半導(dǎo)體基底105中，例如，限定在不具有線形式或布置的圖1 中的單NAND串S中。根據(jù)至少一個示例實(shí)施例，串選擇晶體管Tss和接地 選擇晶體管Tgs可具有MOS晶體管結(jié)構(gòu)。參照圖3中示出的剖視圖，位線BL可以利用第 一接觸插塞DC連接到 設(shè)置在第一^f冊電極110外部的第一源極和漏極區(qū)145a。位線BL可以利用第 二接觸插塞GSC連接到第二柵電極140。共源極線CSL可以電連接到設(shè)置在 第二柵電極140外部的第一源極和漏極區(qū)145a?？梢酝ㄟ^采用雜質(zhì)對半導(dǎo)體基底105進(jìn)行摻雜來形成第一源極和漏極區(qū) 145a。例如，如果半導(dǎo)體基底105具有第一導(dǎo)電類型，則第一源極和漏極區(qū) 145a可以摻雜有第二導(dǎo)電類型的雜質(zhì)。第二導(dǎo)電類型可以不同于第一導(dǎo)電類 型(例如，與第一導(dǎo)電類型相對)。第一導(dǎo)電類型和第二導(dǎo)電類型可以分別是 n型和p型，但是根據(jù)需要可以互換。第一源極和漏極區(qū)145a可以與半導(dǎo)體 基底105形成二極管結(jié)。在至少該示例實(shí)施例中，第一源極和漏極區(qū)145a可被限定在半導(dǎo)體基底 105的每個端部。例如，第一源極和漏極區(qū)145a可以i殳置在第一柵電極110 和第二^冊電才及140的外部。因此，第一源極和漏極區(qū)145a在半導(dǎo)體基底105 中可以不被限定在控制柵電極130之間、控制柵電極130和第一柵電極110 之間、和/或控制柵電極130和第二柵電極140之間。而是，第一源極和漏極 區(qū)145a如上所述可被局部地限定，使得可以更緊湊地設(shè)置控制柵電極130, 從而可以增大非易失性存儲裝置100的集成度。將參照圖4和圖5描述非易失性存儲裝置100的示例操作特性。參照圖4，在非易失性存儲裝置100的編程和/或讀取過程中，第二源極 和漏極區(qū)145b可以在半導(dǎo)體基底105中形成在控制柵電極130之間。通過邊 緣場(fringe field) FF可以形成第二源極和漏極區(qū)145b?？梢酝ㄟ^施加到控 制柵電極130的電壓來形成邊緣場FF。例如，第二源極和漏極區(qū)145b可以 是通過電場效應(yīng)形成的反轉(zhuǎn)層(inversion layer),第二源極和漏極區(qū)145b可 以與溝道相似或基本相似。因此，當(dāng)將電壓施加到控制柵電極130時，可形成第二源極和漏極區(qū) 145b。結(jié)果，第二源極和漏極區(qū)145b可以區(qū)別于通過雜質(zhì)摻雜形成的第一源極和漏極區(qū)145a。在一個示例中，可以如在第0673020號韓國授權(quán)專利中的 描述通過電場效應(yīng)來形成第二源極和漏極區(qū)145b,該韓國授權(quán)專利的全部內(nèi) 容通過引用包含于此。第二源極和漏極區(qū)145b可以在半導(dǎo)體基底105中形成在控制柵電極130 和第一柵電極110之間以及控制柵電極130和第二柵電極140之間。當(dāng)對非 易失性存儲裝置100進(jìn)行編程和/或從非易失性存儲裝置IOO讀取時，第二源 極和漏極區(qū)145b可以用作電荷的導(dǎo)電通路。參照圖5,示出了當(dāng)?shù)诙礃O和漏極區(qū)145b不涉及自由電子(情形A) 時和當(dāng)?shù)诙礃O和漏極區(qū)145b涉及自由電子(情形B)時的編程特性的不同。 具有NAND結(jié)構(gòu)的非易失性存儲裝置可以使用階躍脈沖編程(step pulse program )法。在一個示例中，階躍脈沖可具有大約15|is和大約20ps之間的 維持時間，包括大約15|is和大約20(is。參照圖5中的情形A,在沒有自由電子的情況下，平帶電壓V—FLAT的 變化會相對小(例如，幾乎沒有變化)，直到達(dá)到大約lOO(is的寫時間為止。 在情形B中，當(dāng)達(dá)到大約100|is的寫時間時，平帶電壓V—FLAT與情形A下 的平帶電壓V—FLAT之間的差可以至少為大約5V。平帶電壓V一FLAT的變化 表示閾值電壓的變化，所述閾值電壓的變化會影響到是否執(zhí)行編程。因此， 當(dāng)采用具有大約15(is和大約20ps之間(包括大約15jas和大約20ps )的寫時 間的階躍脈沖編程時，在情形A和情形B下執(zhí)行相對小的編程。根據(jù)示例實(shí)施例，當(dāng)自由電子被供給到第二源極和漏極區(qū)145b時，可執(zhí) 行編程，但是當(dāng)不供給自由電子時，可以抑制和/或防止編程。結(jié)果，即使在 不供給相對高的溝道升壓電壓的情況下，也可以實(shí)現(xiàn)編程抑制操作。例如，返回參照圖1至圖3,當(dāng)選擇NAND串S來對存儲晶體管Tm執(zhí) 行數(shù)據(jù)編程時，接地選擇晶體管Tos可被導(dǎo)通(例如，開啟(activate)),使得 自由電子可從共源極線CSL被供給到第二源極和漏極區(qū)145b。為了抑制和/ 或防止數(shù)據(jù)被編程到存儲晶體管Tm，串選擇晶體管Tss和接地選擇晶體管 TGS均可被截止(例如，關(guān)閉(deactivate))，從而抑制和/或禁止自由電子侵入 到第二源極和漏才及區(qū)145b中。因此，根據(jù)示例實(shí)施例的非易失性存儲裝置100可以實(shí)施編程抑制操作， 而無需利用溝道升壓。根據(jù)示例實(shí)施例的非易失性存儲裝置100可以抑制和/ 或防止損壞例如最外面的存儲晶體管Tm，這可以改進(jìn)(例如，確保)編程窗口和/或讀取窗口并抑制(例如，禁止)短溝道效應(yīng)。因此，可以提高非易失 性存儲裝置的可靠性。
圖6是示出根據(jù)另 一示例實(shí)施例的非易失性存儲裝置的剖視圖。
參照圖6，非易失性存儲裝置100a可以與圖3的非易失性存儲裝置100 相似或基本相似，但是非易失性存儲裝置100a還可以包括代替圖3中的第二 源極和漏極區(qū)145b的4參雜雜質(zhì)的第一源極和漏極區(qū)145a?？梢詧?zhí)行編程抑制 操作，使得可以通過截止(例如，關(guān)閉)串選擇晶體管Tss和接地選擇晶體 管Tgs來使位踐BL和共源極線CSL之間的半導(dǎo)體基底105浮置。然而，因 為第一源極和漏極區(qū)145a可以供給自由電子，所以參照圖1至圖3描述的非 易失性存儲裝置100的編程抑制的效率可以高于非易失性存儲裝置100a的編 程抑制的效率。
圖7是示出根據(jù)另一示例實(shí)施例的非易失性存儲裝置的電路圖。參照圖 7，非易失性存儲裝置200可以與圖1至圖3中的非易失性存儲裝置100相似 或基本相似，但是非易失性存儲裝置200還可以包括塊選擇晶體管TBs和塊 選擇線BSL。
參照圖7，塊選擇晶體管Tbs可以連接到NAND串S并可被布置在串選 擇晶體管Tss的外部。位線BL可以連接到塊選擇晶體管Tbs的一端，還可以 連接到接地選擇晶體管Tcs的柵電極。塊選擇線BSL可以連接到塊選擇晶體 管Tes的柵電極，從而結(jié)合到塊選擇晶體管TBS。
例如，當(dāng)非易失性存儲裝置200在塊單元中操作時，可以采用塊選擇線 BSL。因?yàn)楫?dāng)對非易失性存儲裝置200進(jìn)行編程時，串選擇晶體管Tss被截止 (例如，關(guān)閉)，所以利用串選擇晶體管Tss對塊進(jìn)行區(qū)分會相對困難。在這 個示例中，將被選擇的塊的塊選擇晶體管Tss可被導(dǎo)通(例如，開啟)，以允 許在塊單元中操作。
圖8是示出根據(jù)另一示例實(shí)施例的非易失性存儲裝置的平面圖。圖9是 示出從位線方向觀察的圖8的非易失性存儲裝置200的剖視圖。圖8和圖9 中示出的非易失性存儲裝置200可以與非易失性存儲裝置100相似或基本相 似，但是圖8和圖9中示出的非易失性存儲裝置200還可以包括第三柵電極 115。因此，為了簡潔起見，將省略非易失性存儲裝置100和200的共同組件 的詳細(xì)描述。
參照圖8和圖9,圖7中的塊選擇晶體管Tes可以包括位于半導(dǎo)體基底105上的第三柵電極115。第三柵電極115可以用作塊選^^線BSL的部分。 第三柵電極115可以設(shè)置在第一源極和漏極區(qū)145a與第一柵電極110之間。 塊選擇晶體管Tes的結(jié)構(gòu)可以與串選擇晶體管Tss和接地選擇晶體管Tos的結(jié) 構(gòu)相似或基本相似。
圖10是示出根據(jù)另 一示例實(shí)施例的非易失性存儲裝置的電路圖。非易失 性存儲裝置300可以包括按照NAND陣列串結(jié)構(gòu)布置的多個圖1的非易失性 存儲裝置100。因?yàn)橐呀?jīng)描述了非易失性存儲裝置100的示例實(shí)施例，所以 為了簡潔起見將省略重復(fù)的描述。
參照圖10,多條位線BLO、 BL1和BL2以及多條字線WLO、 WL1、 WL2、…、WL29、 WL30和WL31可以被布置成矩陣。多個存儲晶體管Tm、 多個串選擇晶體管Tss和多個接地選擇晶體管Tgs可以結(jié)合到NAND陣列串
結(jié)構(gòu)中的位線BLO、 BL1和BL2以及字線WLO、 WL1、 WL2..... WL29、
WL30和WL31。
多個NAND串S, 、 S2和S3中的每個可以對應(yīng)于圖1中的NAND串。布 置在同一行中的串選擇晶體管Tss之間可以共用串選擇線SSL。類似地，布置
在同一行中的存儲晶體管Tm之間可以共用字線WLO、 WL1、 WL2.....
WL29、 WL30和WL31。然而，接地選擇晶體管TGS的柵電極可分別連接到 位線BLO、 BL1和BL2，并且可以4皮此電隔離。位線BLO、 BL1和BL2還可 以連接到NAND串S,、 S2和S3。
非易失性存儲裝置300的平面結(jié)構(gòu)和剖面結(jié)構(gòu)可以與圖2和圖3中示出 的非易失性存儲裝置的平面結(jié)構(gòu)和剖面結(jié)構(gòu)相同或基本相同。因此，位線
BLO、 BL1和BL2以及字線WLO、 WL1、 WL2.....WL29、 WL30和WL31
可以位于圖3中的半導(dǎo)體基底105上。因此，可以將圖3中的第一源極和漏 極區(qū)145a以及圖4中的第二源極和漏極區(qū)145b的布置應(yīng)用于非易失性存儲 裝置300。
在另一示例實(shí)施例中，NAND串S,、 S2和S3可^C改變成圖7中的包括 塊選擇晶體管TBs和塊選擇線BSL的NAND串S。
圖11是用于示出根據(jù)示例實(shí)施例的非易失性存儲裝置的編程方法的電 路圖。圖11中示出的方法可用于對非易失性存儲裝置的示例實(shí)施例(例如， 圖10中示出的非易失性存儲裝置)進(jìn)行編程。
參照圖11,數(shù)據(jù)可被編程在被選擇的位線BLO和BL2的存儲晶體管Tm中，且可以抑制和/或防止數(shù)據(jù)被編程在未被選擇的位線BL1的存儲晶體管
Tm上。例如，數(shù)據(jù)可被編程到第一組P的存儲晶體管Tm上，所述第一組P 的存儲晶體管Tm位于從位線BLO和BL2的底部起第三條字線WL2上。然 而，可以抑制和/或防止第二組I的存儲晶體管Tm中的數(shù)據(jù)編程。
例如，操作電壓Vcc可被施加到被選擇的位線BLO和BL2,地電壓(例 如，大約0V)可被施加到未被選擇的位線BL1。地電壓還可以被施加到串選 擇線SSL和共源極線CSL。編程電壓VpR可被施加到被選擇的字線WL2，通 過電壓(pass voltage) Vpa可被施加到其他的字殘WL0、 WL1、 WL3、...、 WL29、 WL30和WL31。編程電壓Vpr可以是足以(例如，足夠高)隧穿電 荷的電壓，例如，在大約15V和20V之間(包括大約15V和20V)。可以選 擇通過電壓VPA,使得在導(dǎo)通(例如，開啟)存儲晶體管Tm的同時不允許電 荷的隧穿。
根據(jù)該選擇，連接到被選擇的位線BLO和BL2的NAND串S,和S3的接 地選擇晶體管Tos可被導(dǎo)通(例如，開啟)。因此，共源極線CSL的地電壓可 被施加到NAND串S,和S3。因此，數(shù)據(jù)可被存儲在結(jié)合到被選擇的字線WL2 以及NAND串St和S3的第一組P的存儲晶體管Tm中。然而，連接到未被 選擇的位線BL1的NAND串S2的接地選擇晶體管Tgs可被截止(例如，關(guān) 閉)。因此，NAND串S2可被浮置，因此可以抑制和/或防止數(shù)據(jù)被存儲在第 二組I的存儲晶體管Tm上，其中，所述第二組I的存儲晶體管Tm結(jié)合到被 選擇的字線WL2和NAND串S2。例如，因?yàn)镹AND串S2被浮置，所以自 由電子不會被供給到第二組I的存儲晶體管Tm的圖4中的第二源極和漏極 區(qū)145b。因此，可以增大編程抑制的效率。
對上述第一組P的存儲晶體管Tm進(jìn)行的編程和對第二組I的存儲晶體
圖12是用于示出根據(jù)示例實(shí)施例的非易失性存儲裝置的讀取方法的電 路圖。圖12中示出的方法可以用于從圖10的非易失性存儲裝置300讀取數(shù)據(jù)。
參照圖12,存儲在位線BLO、 BL1和BL2的存儲晶體管Tm中的數(shù)據(jù)狀 態(tài)可被讀出。例如，第一組P和第二組I的存儲晶體管Tm的數(shù)據(jù)狀態(tài)可被 讀出，其中，所述第一組P和第二組I的存儲晶體管Tm位于從位線BLO、 BL1和BL2的底部起第三條字線WL2上。例如，操作電壓Vcc可被施加到位線BLO、 BL1和BL2，地電壓(例如， 大約0V)可被施加到共源極線CSL。讀取電壓VRE可被施加到被選擇的字線
WL2,通過電壓VpA可^皮施加到其他字線WL0、 WL1、 WL3..... WL29、
WL30和WL31。導(dǎo)通(例如，開啟)電壓Vps可被施加到串選擇線SSL?？?以適當(dāng)?shù)剡x擇讀取電壓VRE，以將編程狀態(tài)和擦除狀態(tài)區(qū)分開。
第一組P的存儲晶體管Tm的閾值電壓可以高于讀取電壓VRE,因此， 第一組P的存儲晶體管Tm可被截止(例如，關(guān)閉)。然而，第二組I的存儲 晶體管Tm的閾值電壓低于讀取電壓Vre，因此，第二組I的存儲晶體管Tm 可被導(dǎo)通(例如，開啟)。因此，通過測量流過位線BLO、 BL1和BL2的電 流，可以讀取存儲晶體管Tm的數(shù)據(jù)狀態(tài)。
上述第一組P和第二組I的存儲晶體管Tm的數(shù)據(jù)讀取可被類似地應(yīng)用 于其他存儲晶體管Tm。
圖13是示出根據(jù)示例實(shí)施例的非易失性存儲裝置的擦除方法的電路圖。 圖13中示出的方法可以用于擦除圖IO的非易失性存儲裝置。
參照圖13，存儲在位線BLO、 BL1和BL2的存儲晶體管Tm中的數(shù)據(jù)可 被擦除。例如，第一組P和第二組I的存儲晶體管Tm的數(shù)據(jù)可被擦除，其 中，所述第一組P和第二組I的存儲晶體管Tm位于從位線BLO、 BL1和BL2 的底部起第三條字線WL2上。
例如，位線BLO、 BL1和BL2、共源極線CSL、串選擇線SSL可被浮置 (用F/T表示)。大約OV的地電壓可被施加到被選擇的字線WL2，其他字線 WLO、 WL1、 WL3、 ...、 WL29、 WL30和WL31可被浮置(用F/T表示)。 擦除電壓Ver可被施加到存儲晶體管Tm的體(body)(例如，圖3中的半導(dǎo)體 基底105)。例如，擦除電壓Ver可以是大約20V,以允許電荷的隧穿。
對上述第一組P和第二組I的存儲晶體管Tm進(jìn)行的擦除可被類似地應(yīng) 用于其他存儲晶體管Tm。此外，存儲晶體管Tm的數(shù)據(jù)的一次塊擦除可以采 用相似的方法來執(zhí)行。
在根據(jù)示例實(shí)施例的非易失性存儲裝置中，可以實(shí)現(xiàn)編程抑制操作，而 不需要溝道升壓。因此，可以抑制和/或防止晶體管的損壞(例如，對最外面 的晶體管的損壞)，因此可以在抑制和/或阻止短溝道效應(yīng)的同時確保編程窗 口和讀取窗口。因此，可以提高非易失性存儲裝置的可靠性。
雖然已經(jīng)參照本發(fā)明的示例實(shí)施例具體示出和描述了本發(fā)明，但是本領(lǐng)域普通技術(shù)人員應(yīng)該理解的是，在不脫離如權(quán)利要求限定的本發(fā)明的精神和 范圍的情況下，可以對示例實(shí)施例做出各種形式和細(xì)節(jié)上的改變。
權(quán)利要求
1. 一種非易失性存儲裝置，所述非易失性存儲裝置包括至少一個NAND串結(jié)構(gòu)，所述至少一個NAND串結(jié)構(gòu)包括NAND串，具有布置在半導(dǎo)體基底上的多個存儲晶體管；串選擇晶體管，設(shè)置在半導(dǎo)體基底上，位于所述NAND串的第一端；接地選擇晶體管，設(shè)置在半導(dǎo)體基底上，位于所述NAND串的第二端；位線，電連接到半導(dǎo)體基底和接地選擇晶體管的柵電極。
2、 如權(quán)利要求1所述的非易失性存儲裝置，其中，位線和接地選擇晶體 管的柵電極通過半導(dǎo)體基底上的接觸插塞電連接。
3、 如權(quán)利要求1所述的非易失性存儲裝置，其中，位線連接到第一源極 和漏極區(qū)，所述第一源極和漏極區(qū)在半導(dǎo)體基底中設(shè)置在串選擇晶體管的外 部。
4、 如權(quán)利要求3所述的非易失性存儲裝置，還包括共源極線，所述共源 極線設(shè)置在接地選擇晶體管的外部并電連接到設(shè)置在接地選擇晶體管外部的 第一源極和漏極區(qū)，所述第一源極和漏極區(qū)設(shè)置在半導(dǎo)體基底中。
5、 如權(quán)利要求1所述的非易失性存儲裝置，還包括共源極線，所述共源 極線設(shè)置在接地選擇晶體管的外部并電連接到半導(dǎo)體基底。
6、 如權(quán)利要求1所述的非易失性存儲裝置，其中，多個存儲晶體管中的 每個存儲晶體管包括形成在半導(dǎo)體基底上的電荷存儲層和形成在電荷存儲層 上的控制柵電極。
7、 如權(quán)利要求1所述的非易失性存儲裝置，還包括第二源極和漏極區(qū)， 所述第二源極和漏極區(qū)被限定在半導(dǎo)體基底中并位于各個相鄰的存儲晶體管之間，通過由邊緣場引起的電場效應(yīng)來形成所述第二源極和漏極區(qū)。
8、 如權(quán)利要求7所述的非易失性存儲裝置，其中，第二源極和漏極區(qū)還 被限定在所述NAND串和串選擇晶體管之間。
9、 如權(quán)利要求7所述的非易失性存儲裝置，其中，第二源極和漏極區(qū)還 被限定在所述NAND串和接地選擇晶體管之間。
10、 如權(quán)利要求7所述的非易失性存儲裝置，其中，第二源極和漏極區(qū) 在半導(dǎo)體基底中被限定在所述NAND串和串選擇晶體管之間，并被限定在所 述NAND串和接地選4奪晶體管之間。
11、 如權(quán)利要求1所述的非易失性存儲裝置，還包括塊選擇晶體管，所 述塊選擇晶體管設(shè)置在半導(dǎo)體基底上并位于串選擇晶體管的外部。
12、 如權(quán)利要求11所述的非易失性存儲裝置，其中，位線設(shè)置在塊選擇 晶體管的外部，并電連接到半導(dǎo)體基底。
13、 一種非易失性存儲裝置，包括 多條位線和多條字線，位于半導(dǎo)體基底上；按照NAND串陣列結(jié)構(gòu)布置的多個如權(quán)利要求1所述的NAND串結(jié)構(gòu)， 其中，多條位線中的每條位線電連接到布置在多個串選"t奪晶體管外部的半導(dǎo)體 基底，且電連接到多個接地選擇晶體管的每個柵電極。
14、 如權(quán)利要求13所述的非易失性存儲裝置，其中，多個接地選擇晶體 管布置在多個NAND串上，且彼此電隔離。
15、 如權(quán)利要求13所述的非易失性存儲裝置，其中，多條位線連接到第 一源極和漏極區(qū)，通過將雜質(zhì)摻雜到位于多個串選擇晶體管外部的半導(dǎo)體基 底中來形成所述第 一源極和漏極區(qū)。
16、 如權(quán)利要求13所述的非易失性存儲裝置，其中，通過由邊緣場引起 的電場效應(yīng)來在存儲晶體管的每個相鄰對之間形成第二源極和漏極區(qū)。
17、 如權(quán)利要求16所述的非易失性存儲裝置，其中，第二源極和漏極區(qū) 還被限定在每個NAND串和每個對應(yīng)的串選擇晶體管之間以及每個NAND 串和每個對應(yīng)的接地選才奪晶體管之間。
18、 如權(quán)利要求13所述的非易失性存儲裝置，還包括多個塊選擇晶體管， 所述多個塊選擇晶體管布置在設(shè)置在多個串選擇晶體管外部的半導(dǎo)體基底 上。
19、 如權(quán)利要求18所述的非易失性存儲裝置，還包括結(jié)合到多個塊選擇 晶體管的塊選擇線。
20、 如權(quán)利要求13所述的非易失性存儲裝置，還包括結(jié)合到多個串選擇 晶體管的串選擇線。
21、 如權(quán)利要求13所述的非易失性存儲裝置，其中，多條字線結(jié)合到多 個存儲晶體管。
22、 一種操作包括NAND串結(jié)構(gòu)的非易失性存儲裝置的方法，所述方法 包括以下步驟通過截止串選擇晶體管，并將操作電壓施加到位線以導(dǎo)通接地選擇晶體 管，來將數(shù)據(jù)存儲在多個存儲晶體管中的至少一個存儲晶體管上，多個存儲晶體管在半導(dǎo)體基底上被布置成NAND串，所述NAND串是NAND串結(jié)構(gòu) 的部分，其中，串選擇晶體管設(shè)置在半導(dǎo)體基底上，并位于所述NAND串的第一端， 接地選擇晶體管設(shè)置在半導(dǎo)體基底上，并位于所述NAND串的第二端， 位線電連接到半導(dǎo)體基底和接地選擇晶體管的柵電極。
23、 如權(quán)利要求22所述的方法，還包括以下步驟當(dāng)存儲數(shù)據(jù)時，將連接到接地選擇晶體管的共源極線接地。
24、 如權(quán)利要求22所述的方法，還包括以下步驟第一，將編程電壓施加到多個存儲晶體管的控制柵電極中的至少一個控 制柵電極，第二，將通過電壓施加到其余的控制柵電極，其中， 所述施加編程電壓的步驟和所述施加通過電壓的步驟與所述存儲數(shù)據(jù)的 步驟同時執(zhí)行。
25、 如權(quán)利要求22所述的方法，還包括以下步驟通過導(dǎo)通串選擇晶體管，并將操作電壓施加到所有位線以導(dǎo)通接地選擇 晶體管，來讀取存儲在多個存儲晶體管中的數(shù)據(jù)。
26、 如權(quán)利要求25所述的方法，還包括以下步驟當(dāng)進(jìn)行讀取時，將連接到接地選擇晶體管的共源極線接地。
27、 如權(quán)利要求25所述的方法，還包括以下步驟第一，將讀取電壓施加到多個存儲晶體管的控制柵電極中的一個控制柵 電極，第二，將通過電壓施加到其余的控制柵電極，其中， 所述施加讀耳又電壓的步驟和所述施加通過電壓的步驟與所述讀取數(shù)據(jù)的 步驟同時執(zhí)行。
28、 如權(quán)利要求22所述的方法，還包括以下步驟 通過將多個存儲晶體管的控制柵電極中的至少一個控制柵電極接地，并將擦除電壓施加到半導(dǎo)體基底，來擦除存儲在多個存儲晶體管中的數(shù)據(jù)。
29、 一種操作包括NAND串結(jié)構(gòu)的非易失性存儲裝置的方法，所述方法 包括以下步驟當(dāng)存儲數(shù)據(jù)時，通過截止串選擇晶體管，并將位線接地以截止接地選擇 晶體管，來防止數(shù)據(jù)被存儲在多個存儲晶體管中，多個存儲晶體管在半導(dǎo)體基底上被布置成NAND串，所述NAND串是NAND串結(jié)構(gòu)的部分，其中， 串選擇晶體管設(shè)置在半導(dǎo)體基底上，并位于所述NAND串的第一端， 接地選擇晶體管設(shè)置在半導(dǎo)體基底上，并位于所述NAND串的第二端， 位線電連接到半導(dǎo)體基底和接地選擇晶體管的柵電極。
30、 如權(quán)利要求29所述的方法，還包括以下步驟當(dāng)防止數(shù)據(jù)被存儲在多個存儲晶體管中時，將編程電壓施加到多個存儲 晶體管的至少 一 個控制柵電極。
31、 如權(quán)利要求29所述的方法，還包括以下步驟當(dāng)防止數(shù)據(jù)被存儲在多個存儲晶體管中時，將連接到接地選擇晶體管的 共源極線接地。
全文摘要
本發(fā)明提供了一種非易失性存儲裝置及其操作方法。該非易失性存儲裝置包括以NAND串設(shè)置在半導(dǎo)體基底上的存儲晶體管。串選擇晶體管設(shè)置在NAND串的第一端，接地選擇晶體管設(shè)置在NAND串的第二端。位線在串選擇晶體管的外部電連接到半導(dǎo)體基底，并連接到接地選擇晶體管的柵電極。
文檔編號G11C16/26GK101290799SQ20081009245
公開日2008年10月22日 申請日期2008年4月11日 優(yōu)先權(quán)日2007年4月19日
發(fā)明者成政憲, 樸允童, 李太熙, 李承勛, 玄在雄, 金元柱, 金錫必 申請人:三星電子株式會社