專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置、系統(tǒng)及其中的不良列的管理方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非易失性半導(dǎo)體存儲(chǔ)裝置，尤其是涉及能夠電氣改寫 的非易失性半導(dǎo)體存儲(chǔ)裝置的不良列管理方法。
背景技術(shù)：
以前，作為能夠電氣改寫的非易失性半導(dǎo)體存儲(chǔ)裝置的一種，已知 NAND型閃速存儲(chǔ)器。在NAND型閃速存儲(chǔ)器中，為了救濟(jì)制造工序中產(chǎn) 生的存儲(chǔ)器單元的不良，安裝將任意不良列自動(dòng)置換成任意冗余列的冗余 列救濟(jì)方式(撓性列冗余)。在冗余列救濟(jì)方式中，每當(dāng)必要時(shí)都進(jìn)行輸 入列地址與不良列地址的一致檢測，在輸入列地址與不良列地址一致時(shí)， 調(diào)換訪問的列(例如，參照特開2001-250395 )。在不良地址存儲(chǔ)電路中通常使用熔絲電路、ROM電路等，但也公開 不設(shè)計(jì)這些電路，在存儲(chǔ)器單元陣列內(nèi)與其它各種初始設(shè)定數(shù)據(jù)一起存儲(chǔ) 不良地址的方式(例如，參照特開2001-176290 )。這時(shí)，在電源導(dǎo)通時(shí)自 動(dòng)讀出不良地址，傳輸至初始設(shè)定寄存器。在以后的操作中，根據(jù)保持在 初始設(shè)定寄存器中的不良地址，進(jìn)行不良列的置換控制。此外，NAND型閃速存儲(chǔ)器中的數(shù)據(jù)寫入序列反復(fù)進(jìn)行規(guī)定的寫入電 壓施加和寫入驗(yàn)證(verify)。即，在驗(yàn)證讀出后，進(jìn)行檢查全部數(shù)據(jù)的寫入是否結(jié)束的驗(yàn)證判定(通過/失敗判定)，如果判定全部的位寫入結(jié)束， 則寫入序列結(jié)束，如果判定存在寫入不完全的位，則再次施加寫入電壓。預(yù)先設(shè)定寫入電壓施加次數(shù)的最大值(寫入周期數(shù)或循環(huán)數(shù))Nmax。 在即便寫入次數(shù)達(dá)到Nmax、全部位的寫入也未結(jié)束時(shí)，設(shè)定寫入為"失 敗"，寫入序列結(jié)束。在對包含不良存儲(chǔ)器單元的列進(jìn)行驗(yàn)證判定時(shí)，因不良存儲(chǔ)器單元的 寫入未結(jié)束，從而反復(fù)寫入直至最大寫入次數(shù)Nmax,成為"失敗"，所 以寫入序列長時(shí)間化。因此，公開在驗(yàn)證判定電路中具備保持用于分離不 良列的數(shù)據(jù)的鎖存電路，從發(fā)汪判定的判定對象中去除不良列的結(jié)構(gòu)(例 如，參照特開2002-140899 )。此夕卜，為了救濟(jì)出廠后在NAND型閃速存儲(chǔ)器的使用中后繼產(chǎn)生的不 良，公開設(shè)置有能夠根據(jù)來自芯片外部的指令輸入、寫入不良列分離數(shù)據(jù) 的鎖存電路的結(jié)構(gòu)(例如，參照特開2006-79695 )。但是，由于冗余列救濟(jì)方式每當(dāng)必要時(shí)都在設(shè)置于NAND型閃速存儲(chǔ) 器內(nèi)部的比較電路中進(jìn)行輸入列地址與不良列地址的一致檢測，進(jìn)行調(diào)換 訪問的列的置換控制，所以成為妨礙高速操作的一個(gè)因素。此外，在裝置內(nèi)部不存在不良列、或者只存在比預(yù)先安裝的冗余列數(shù) 少的不良列數(shù)時(shí)，保留未使用的冗余列不變出廠。這時(shí)，無論作為存儲(chǔ)器 單元是否正常，均存在未使用區(qū)域、即從芯片外部還是從內(nèi)部都不能寫入 數(shù)據(jù)的區(qū)域，不能說有效使用存儲(chǔ)器單元，使方便性降低。發(fā)明內(nèi)容根據(jù)本發(fā)明的第l方式，提供一種非易失性半導(dǎo)體存儲(chǔ)裝置，具備 存儲(chǔ)器單元陣列，其排列有能夠電氣改寫的非易失性存儲(chǔ)器單元； 第l數(shù)據(jù)保持電路，其至少能夠暫時(shí)保持所述存儲(chǔ)器單元的同時(shí)讀出 或?qū)懭氲慕y(tǒng)一處理單位的讀出數(shù)據(jù)或?qū)懭霐?shù)據(jù)；將所述第l數(shù)據(jù)保持電路的所述數(shù)據(jù)取出至裝置外部的電路；以及 第2數(shù)據(jù)保持電路，其在電源導(dǎo)通時(shí)自動(dòng)設(shè)定數(shù)據(jù)，且能夠利用從裝置外部輸入的指令，變更在所述電源導(dǎo)通時(shí)設(shè)定的數(shù)據(jù)；其中，所述統(tǒng)一處理單位是容量等于裝置內(nèi)部利用的單位數(shù)、與可向 裝置外部連續(xù)輸出或者從裝置外部連續(xù)輸入的最大單位數(shù)之和的單位。根據(jù)本發(fā)明的第2方式，提供權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ) 裝置，還具備檢測電路部件，其包含第1檢測電路，其將第l檢測線 設(shè)定在所述第1數(shù)據(jù)保持電路中保持的1列大小的數(shù)據(jù)的列單位的邏輯電 平；第2檢測電路，其對應(yīng)于所述第2數(shù)據(jù)保持電路中保持的數(shù)據(jù)，有選 擇地將該邏輯電平轉(zhuǎn)換到第2檢測線；以及第3檢測電路，其響應(yīng)于列激 活信號，將轉(zhuǎn)換到所述第2檢測線的邏輯電平轉(zhuǎn)換到連接于驗(yàn)證判定電路 的第3檢測線；并連接于所述第1數(shù)據(jù)保持電路和所述驗(yàn)證判定電路之間。根據(jù)本發(fā)明第3方式，提供一種非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的不良列 的管理方法，包括向包含非易失性半導(dǎo)體存儲(chǔ)器的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)供給電源， 起動(dòng)非易失性半導(dǎo)體存儲(chǔ)器；檢測所述電源的供給，讀出所述非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)器單元 陣列中保持的不良列地址數(shù)據(jù)，作為不良列分離數(shù)據(jù)保持在保持電路中；初始化保持頁面單位的數(shù)據(jù)的數(shù)據(jù)鎖存電路，設(shè)定為第l數(shù)據(jù)；從存儲(chǔ)器控制器對所述非易失性半導(dǎo)體存儲(chǔ)器輸入不良列信息的輸出 指令，開始所述非易失性半導(dǎo)體存儲(chǔ)器中的不良列信息的輸出操作；經(jīng)由數(shù)據(jù)線，讀出l列大小的數(shù)據(jù)；判定讀出的數(shù)據(jù)的所述列是正常列還是異常列；如果該列是不良列，則更新不良列管理表格；在該列不是不良列時(shí)，或者如果該列是不良列則在更新不良列管理表 格之后，判定該列地址是否是最終列地址；在不是最終列時(shí)，增加列地址，經(jīng)由數(shù)據(jù)線，依次讀出下面的l列大 小的數(shù)據(jù)，判定該列地址是否是最終列地址；以及在判定該列地址是最終列地址的時(shí)刻，結(jié)束不良列信息輸出操作。根據(jù)本發(fā)明的第4方式，提供一種非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的不良列的管理方法，包括向包含非易失性半導(dǎo)體存儲(chǔ)器的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)供給電源， 起動(dòng)非易失性半導(dǎo)體存儲(chǔ)器；檢測所述電源的供給，讀出所述非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)器單元 陣列中保持的不良列地址數(shù)據(jù)，作為不良列分離數(shù)據(jù)保持在保持電路中；從存儲(chǔ)器控制器對所述非易失性半導(dǎo)體存儲(chǔ)器輸入不良列信息的輸出 指令，開始所述非易失性半導(dǎo)體存儲(chǔ)器中的不良列信息的輸出操作；讀出所述保持電路保持的不良列分離數(shù)據(jù)；根據(jù)讀出的不良列分離數(shù)據(jù)，判定對應(yīng)的列是正常列還是異常列；如果所述對應(yīng)的列是不良列，則更新不良列管理表格；在所述對應(yīng)的列不是不良列時(shí)，或者如果所述對應(yīng)的列是不良列則在 更新不良列管理表格之后，判定所述對應(yīng)的列地址是否是最終列地址；在不是最終列時(shí)，增加列地址，經(jīng)由數(shù)據(jù)線，依次讀出下面的l列大 小的數(shù)據(jù)，判定該列地址是否是最終列地址；以及在判定該列地址是最終列地址的時(shí)刻，結(jié)束不良列信息輸出操作。


圖l是表示本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)的結(jié)構(gòu) 框圖。圖2是表示本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的結(jié)構(gòu)框圖。圖3是本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的NAND 型閃速存儲(chǔ)器的存儲(chǔ)器核心部分的單元陣列結(jié)構(gòu)圖。圖4是表示本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的頁面緩沖器的電路圖。圖5是表示本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的讀出放大器電路的電路圖。圖6是表示本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的NAND型閃速存儲(chǔ)器的列分離數(shù)據(jù)保持電路的電路圖。圖7是表示本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的解碼器電路的電路圖。圖8是表示本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的不良列檢測序列的電路圖。圖9是表示本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的頁 面內(nèi)不良管理方式的模式圖。圖IO是表示本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的頁 面內(nèi)不良管理方式的模式圖。圖ll是表示本發(fā)明的第1實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)的另一 結(jié)構(gòu)框圖。圖12是表示本發(fā)明的第2實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的結(jié)構(gòu)框圖。圖13是表示本發(fā)明的第2實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的讀出放大器電路的電路圖。圖14是表示本發(fā)明的第2實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的解碼器電路的電路圖。圖15是表示本發(fā)明的第2實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的不良列檢測序列的電路圖。圖16是表示本發(fā)明的第3實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的列分離數(shù)據(jù)輸出的功能塊結(jié)構(gòu)的框圖。圖17是表示本發(fā)明的第3實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的列分離數(shù)據(jù)保持電路的結(jié)構(gòu)圖。圖18是表示本發(fā)明的第3實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的解碼器電路的結(jié)構(gòu)圖。圖19是表示本發(fā)明的第3實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器的數(shù)據(jù)緩沖電路的結(jié)構(gòu)圖。圖20是表示本發(fā)明的第3實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的NAND型閃速存儲(chǔ)器的總線選擇電路的結(jié)構(gòu)圖。圖21是表示本發(fā)明的第3實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的 NAND型閃速存儲(chǔ)器中的存儲(chǔ)器單元陣列及包含讀出放大器電路的其周邊 電路的結(jié)構(gòu)框圖。圖22是示意地表示本發(fā)明的第3實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng) 中的NAND型閃速存儲(chǔ)器中的讀出放大器電路與位線的對應(yīng)圖。圖23是表示圖21中示出的讀出放大器電路中的1個(gè)讀出放大器S/A 的電路結(jié)構(gòu)圖。圖24是表示本發(fā)明的第4實(shí)施方式的存儲(chǔ)卡的結(jié)構(gòu)框圖。 圖25是表示本發(fā)明的第5實(shí)施方式的存儲(chǔ)卡支架的模式圖。 圖26是表示本發(fā)明的第6實(shí)施方式的連接裝置的模式圖。 圖27是表示本發(fā)明的第7實(shí)施方式的連接裝置的模式圖。
具體實(shí)施方式
下面，參照附圖來說明本發(fā)明的實(shí)施方式。 (第1實(shí)施方式)圖l是表示本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)的結(jié)構(gòu)框圖。非易 失性半導(dǎo)體存儲(chǔ)系統(tǒng)具有NAND型閃速存儲(chǔ)器100及存儲(chǔ)器控制器200。存儲(chǔ)器控制器200如圖1所示，具有CPU21( Central Processing Unit, 中央處理單元)、ROM22 (Read Only Memory,只讀存儲(chǔ)器)、RAM23 (Random Access Memory,隨機(jī)存取存儲(chǔ)器)、緩沖器24、 ECC電路25 及不良地址管理塊26，根據(jù)來自外部主機(jī)等系統(tǒng)的請求，訪問NAND型 閃速存儲(chǔ)器100，進(jìn)行數(shù)據(jù)的寫入、讀出及刪除等的控制。CPU21控制整個(gè)非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)的操作，在非易失性半導(dǎo)體 存儲(chǔ)系統(tǒng)接受電源供給時(shí)，將存儲(chǔ)在ROM22中的固件(firmware)讀出 到RAM23上，執(zhí)行規(guī)定處理。ROM22存儲(chǔ)由CPU21控制的固件等，RAM23被用作CPU21的作業(yè) 區(qū)域。緩沖器24在向NAND型閃速存儲(chǔ)器100寫入從外部主機(jī)等傳輸?shù)臄?shù) 據(jù)時(shí)，暫時(shí)存儲(chǔ)一定量的數(shù)據(jù)，或在向外部主機(jī)等傳輸從NAND型閃速存 儲(chǔ)器100讀出的數(shù)據(jù)時(shí)，暫時(shí)存儲(chǔ)一定量的數(shù)據(jù)。ECC電路25在向NAND型閃速存儲(chǔ)器100寫入數(shù)據(jù)時(shí)，根據(jù)從外部 主機(jī)等輸入存儲(chǔ)器控制器200的寫入數(shù)據(jù)生成ECC代碼，賦予該數(shù)據(jù)。 此外，在從NAND型閃速存儲(chǔ)器100讀出數(shù)據(jù)時(shí)，通過比較根據(jù)讀出的數(shù) 據(jù)生成的ECC代碼和寫入時(shí)賦予的ECC代碼，檢測或修正錯(cuò)誤。不良地址管理塊26，根據(jù)從NAND型閃速存儲(chǔ)器100通知的不良列 地址信息構(gòu)成，管理該不良列地址信息。關(guān)于不良列地址如后所述。下面，說明NAND型閃速存儲(chǔ)器100的結(jié)構(gòu)。圖2表示NAND型閃 速存儲(chǔ)器100的功能塊結(jié)構(gòu)，圖3表示其存儲(chǔ)器核心部分的單元陣列結(jié)構(gòu)。NAND型閃速存儲(chǔ)器100具有輸入緩沖器1、輸入緩沖器2、指令 解碼器3、狀態(tài)機(jī)(state machine) 4、 ROM5、 RAM6、電源導(dǎo)通檢測電 路7、地址緩沖器8、控制寄存器9a、控制寄存器9b、行解碼器IO、讀出 放大器電路ll、高電壓產(chǎn)生電路12、控制寄存器13、存儲(chǔ)器單元陣列14、 位線選擇電路15、驗(yàn)證判定電路16、數(shù)據(jù)緩沖器17、及輸出緩沖器18。芯片使能信號CEnx、寫使能信號WEnx、讀使能信號REnx、指令鎖 存使能信號CLEx、地址鎖存使能信號ALEx、寫保護(hù)信號WPnx等外部 控制信號經(jīng)由控制管腳輸入輸入緩沖器1。指令、地址、及數(shù)據(jù)經(jīng)由輸入 輸出管腳(1/0管腳)輸入輸入緩沖器2。此外，雖圖2中未圖示，但從NAND型閃速存儲(chǔ)器100對存儲(chǔ)器控制 器200輸出表示NAND型閃速存儲(chǔ)器100對寫入、讀出及刪除操作等處于 準(zhǔn)備狀態(tài)、還是處于繁忙狀態(tài)的狀況信號RBx。從輸入輸出管腳輸入的指令經(jīng)由輸入緩沖器2傳輸至指令解碼器3， 由指令解碼器3解碼后，傳輸至狀態(tài)機(jī)4。狀態(tài)機(jī)4是NAND型閃速存儲(chǔ)器100的內(nèi)部控制電路，其控制程序的 一部分或全部保持在ROM5、 RAM6中。若非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)接受 電源供給，電源導(dǎo)通檢測電路7檢測電源導(dǎo)通，則將控制程序的一部分或全部傳輸至RAM6。狀態(tài)機(jī)4根據(jù)傳輸至RAM6的控制程序，對應(yīng)于從指 令解碼器3輸入的指令，控制寫入、讀出及刪除等各種操作。從輸入輸出管腳輸入的地址，經(jīng)由地址緩沖器8，在通過狀態(tài)機(jī)4的 控制確定的規(guī)定定時(shí)中，輸入到控制寄存器9a及控制寄存器9b，傳輸至 行解碼器IO、讀出放大器電路ll等。高電壓產(chǎn)生電路12由從狀態(tài)機(jī)4經(jīng)由控制寄存器13供給的信號控制， 對應(yīng)于寫入、讀出及刪除等各種操作，產(chǎn)生必需的高電壓。存儲(chǔ)器單元陣列14如圖3所示，排列串聯(lián)連接能夠電氣改寫的非易失 性存儲(chǔ)器單元MC0 MC31 (下面，有時(shí)通常稱為存儲(chǔ)器單元MC)的 NAND單元部件(NAND串(string) ) NU而構(gòu)成。存儲(chǔ)器單元MC例如具有在半導(dǎo)體J41上經(jīng)由隧道絕緣膜形成的浮 置柵極電極，及在該浮置柵極電極上經(jīng)由柵極間絕緣膜層積的控制柵極電 極。存儲(chǔ)器單元MC利用浮置柵極電極上積蓄的電荷的多少所引起的閾值 電壓的變化，可以非易失地保持例如利用上位頁面數(shù)據(jù)"x"和下位頁面數(shù) 據(jù)"y"定義、按閾值電壓的順序分配數(shù)據(jù)"11" 、 "10" 、 "00" 、 "01" 的4值數(shù)據(jù)"xy"的一個(gè)。NAND單元部件NU的一端經(jīng)由選擇柵極晶體管ST1連接于位線BL， 另一端經(jīng)由選擇柵極晶體管ST2連接于共同源極線CELSRC。同一行的存 儲(chǔ)器單元MC的控制柵極電極分別沿存儲(chǔ)器單元列方向延伸并共同連接， 構(gòu)成字線WL0~WL31 (下面，有時(shí)通常稱為字線WL)。此外，選擇柵 極晶體管ST1、 ST2的控制柵極電極分別沿存儲(chǔ)器單元列方向延伸并共同 連接，構(gòu)成選擇柵極線SGD、 SGS。在存儲(chǔ)器單元列方向排列多個(gè)的NAND單元部件NU的集合構(gòu)成成為 數(shù)據(jù)刪除的最小單位的塊BLK,在存儲(chǔ)器單元行方向配置多個(gè)塊BLK0 ~ BUCn。行解碼器10配置在字線WL的一端側(cè)，根據(jù)從控制寄存器9a輸入的 地址，選擇驅(qū)動(dòng)字線WL、選擇柵極線SGS、及選擇柵極線SGD。讀出放大器電路11配置在位線BL的一端側(cè)，提供數(shù)據(jù)的寫入及讀出。此外，讀出放大器電路11具備多個(gè)頁面緩沖器PB，經(jīng)由選擇電路15，有 選擇地連接于塊BLK內(nèi)的位線BL中、作為由從端部數(shù)第偶數(shù)條的位線 BL構(gòu)成的組的偶數(shù)位線BLe、或作為由第奇數(shù)條的位線BL構(gòu)成的組的奇 數(shù)位線BLo之一方。選擇電路15從2組位線BLe、 BLo中僅選擇一方連接于讀出放大器 電路ll，且將2組位線BLe、 BLo的另一方作為非選擇，不連接于讀出放 大器電路ll。此外，在數(shù)據(jù)讀出時(shí)，通過將非選擇側(cè)的位線BL接地，降 低位線BL間的耦合噪聲。由1條字線WL及偶數(shù)位線BLe選擇的存儲(chǔ)器單元MC的集合構(gòu)成 作為寫入及讀出的單位的l個(gè)頁面，由1條字線WL及奇數(shù)位線BLo選擇 的存儲(chǔ)器單元MC的集合構(gòu)成另 一個(gè)頁面。驗(yàn)證判定電路16，附屬于讀出放大器電路11設(shè)置，根據(jù)數(shù)據(jù)寫入時(shí) 讀出放大器電路11內(nèi)的頁面緩沖器PB具有的數(shù)據(jù)鎖存器LAT1保持的數(shù) 據(jù)，進(jìn)行后述的驗(yàn)證判定操作。寫入數(shù)據(jù)經(jīng)由數(shù)據(jù)緩沖器17加載至讀出放大器電路11，讀出到讀出 放大器電路ll的數(shù)據(jù)經(jīng)由輸出緩沖器18輸出到外部。圖4表示讀出放大器電路11的1個(gè)頁面緩沖器PB的結(jié)構(gòu)例。配置在 讀出節(jié)點(diǎn) (sense node) Nsen和位線BL之間的NMOS晶體管Ql由位線 控制信號BLCLAMP控制，進(jìn)行箝位(clamp)位線BL的預(yù)充電 (precharge)電壓的操作、及作為放大位線BL的電壓的預(yù)讀出放大器的 操作。將讀出節(jié)點(diǎn)Nsen與由位線預(yù)充電控制信號BLPRE控制的預(yù)充電用 NMOS晶體管Q2連接，并且，必要時(shí)與電荷保持用電容器C1連接。讀出節(jié)點(diǎn)Nsen經(jīng)由位線控制信號BLC1控制的傳輸用NMOS晶體管 Q3，連接于數(shù)據(jù)鎖存器LAT1的一個(gè)數(shù)據(jù)節(jié)點(diǎn)Nl。在數(shù)據(jù)節(jié)點(diǎn)Nl和讀出 節(jié)點(diǎn)Nsen之間設(shè)置用于暫時(shí)存儲(chǔ)讀出數(shù)據(jù)的數(shù)據(jù)存儲(chǔ)電路DS。漏極連接 于電壓端子VREG的NMOS晶體管Q4的柵極是數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)NR。在該存儲(chǔ)節(jié)點(diǎn)NR和數(shù)據(jù)鎖存器LAT1的數(shù)據(jù)節(jié)點(diǎn)Nl之間，配置由 數(shù)據(jù)傳輸控制信號DTG控制的數(shù)據(jù)傳輸用NMOS晶體管Q6。此外，對應(yīng)于存儲(chǔ)節(jié)點(diǎn)NR保持的數(shù)據(jù)，為了向讀出節(jié)點(diǎn)Nsen傳輸電壓VREG， 在NMOS晶體管Q4和讀出節(jié)點(diǎn)Nsen之間配置由電壓傳輸控制信號REG 控制的NMOS晶體管Q5。在本實(shí)施方式中配置1個(gè)數(shù)據(jù)存儲(chǔ)電路DS，但也可配置多個(gè)。數(shù)據(jù)存 儲(chǔ)電路DS在寫入時(shí)保持前一周期的寫入數(shù)據(jù)，在后述的驗(yàn)證判定操作中， 僅將"0"寫入不完全的存儲(chǔ)器單元MC，用作將"0"數(shù)據(jù)寫回到數(shù)據(jù)鎖 存器LAT1的數(shù)據(jù)節(jié)點(diǎn)N1用的寫回電路。另外，數(shù)據(jù)鎖存器LAT1的另一個(gè)數(shù)據(jù)節(jié)點(diǎn)N2經(jīng)由后述的驗(yàn)證檢查 電路VCK，連接于第l檢測線COM。此外，將讀出節(jié)點(diǎn)Nsen經(jīng)由位線控制信號BLC2控制的傳輸用NMOS 晶體管Q7，與作為用作數(shù)據(jù)高速緩沖存儲(chǔ)器的第1數(shù)據(jù)保持電路的數(shù)據(jù)鎖 存器LAT2連接。在數(shù)據(jù)鎖存器LAT1和LAT2之間，同時(shí)傳輸l個(gè)頁面 大小的寫入或讀出數(shù)據(jù)。在存儲(chǔ)器單元MC可以保持4值數(shù)據(jù)時(shí)，例如，為了對下位頁面寫入， 必需參照上位頁面數(shù)據(jù)，或者在上位頁面數(shù)據(jù)寫入中必需參照下位頁面數(shù) 據(jù)。例如，如果必需參照下位頁面數(shù)據(jù)寫入上位頁面數(shù)據(jù)，則在數(shù)據(jù)鎖存 器LAT1中保持應(yīng)該寫入的上位數(shù)據(jù)，在下位頁面數(shù)據(jù)已被寫入存儲(chǔ)器單 元MC中時(shí)，讀出上述數(shù)據(jù)并保持在數(shù)據(jù)鎖存器LAT2中。而且，邊參照 該下位頁面數(shù)據(jù)，邊進(jìn)行上位頁面數(shù)據(jù)的寫入驗(yàn)證控制。數(shù)據(jù)鎖存器LAT2的數(shù)據(jù)節(jié)點(diǎn)Nll、 N12經(jīng)由列選擇信號CSLi控制 的列選擇柵極Qll、 Q12連接于互補(bǔ)數(shù)據(jù)線DL、 DLn。該互補(bǔ)數(shù)據(jù)線DL、 DLn以頁面內(nèi)的輸入輸出端子為單位進(jìn)行集合，通過差動(dòng)放大器判定其數(shù) 據(jù)狀態(tài)?；パa(bǔ)數(shù)據(jù)線DL、 DLn分別與PMOS晶體管Q21、 NMOS晶體管Q22 連接。PMOS晶體管Q21的源極連接于電源電壓Vdd， NMOS晶體管Q22 的源極連接于接地電壓Vss。 PMOS晶體管Q21、 NMOS晶體管Q22的柵 極構(gòu)成為由解碼器電路DEC2控制，互補(bǔ)地導(dǎo)通、截止。解碼器電路DEC2由后述的激活信號FCSLn控制。圖5中示出構(gòu)成l個(gè)頁面的讀出放大器電路ll的結(jié)構(gòu)。圖4中示出的 保持1位數(shù)據(jù)的頁面緩沖器PB具有的第1檢測線COM以頁面緩沖器 PB0 PB7為單位(即，以字節(jié)單位)共同連接，構(gòu)成1列。第l檢測線 COM的邏輯電平信息經(jīng)由PMOS晶體管Q42及Q43傳遞至第2檢測線 NCOM，并且，經(jīng)由NMOS晶體管Q45傳遞至第3檢測線LSEN。將第3 檢測線LSEN的邏輯電平信息輸入驗(yàn)證判定電路16，通知狀態(tài)機(jī)4。即，會(huì)汪判定用的數(shù)據(jù)線具有第1檢測線COM、第2檢測線NCOM 及第3檢測線LSEN的層結(jié)構(gòu)。第1檢測線COM如圖4所示，經(jīng)由各頁面緩沖器PB具有的驗(yàn)證檢 查電路VCK，連接于數(shù)據(jù)鎖存器LAT1。在寫入或刪除時(shí)的驗(yàn)證讀出中，如果寫入結(jié)束，則控制該保持?jǐn)?shù)據(jù)， 以使數(shù)據(jù)鎖存器LAT1的數(shù)據(jù)節(jié)點(diǎn)N1全部變?yōu)?1"狀態(tài)。以列單位檢測 該數(shù)據(jù)鎖存器LAT1的數(shù)據(jù)節(jié)點(diǎn)Nl的全部'T，狀態(tài)的是第1檢測線COM。第1檢測線COM被由控制信號COMHn控制的預(yù)充電用PMOS晶 體管Q41預(yù)充電到電源電壓Vdd。在由驗(yàn)證信號VFY激活驗(yàn)證檢查電路 VCK時(shí)，若數(shù)據(jù)鎖存器LAT1的數(shù)據(jù)節(jié)點(diǎn)Nl即便是1個(gè)也是數(shù)據(jù)"0" (寫入不完全)，則放電被預(yù)充電的第1檢測線COM。這時(shí)，表示寫入 或刪除"失敗，，、即寫入或刪除未結(jié)束。圖4中示出的發(fā)汪信號VFY，例如，以同時(shí)激活8個(gè)頁面緩沖器PB 的全部驗(yàn)證檢查電路VCK的方式，同時(shí)輸入到該頁面緩沖器PB的全部驗(yàn) 證檢查電路VCK。這是進(jìn)行列單位下的通過/失敗判定的情況，但在進(jìn)行 位單位下的通過/失敗判定時(shí)，只要對各個(gè)頁面緩沖器PB依次輸入該驗(yàn)證 信號VFY、反復(fù)檢查即可。第1檢測線COM如圖5所示，連接于檢測各個(gè)電平轉(zhuǎn)換用的PMOS 晶體管Q42的柵極。PMOS晶體管Q42的源極連接于電源電壓Vdd，漏 極經(jīng)由作為后述的第2數(shù)據(jù)保持電路的列分離數(shù)據(jù)保持電路19的一個(gè)數(shù)據(jù) 節(jié)點(diǎn)N22保持的數(shù)據(jù)、即FUSEDATA信號控制的PMOS晶體管Q43,連接于第2檢測線NCOM。圖6是表示列分離數(shù)據(jù)保持電路19的內(nèi)部結(jié)構(gòu)的電路圖。列分離數(shù)據(jù) 保持電路19設(shè)置成例如對于不良列等，從驗(yàn)證判定對象中去除該列，根據(jù) 出廠前的測試結(jié)果，寫入不良列分離數(shù)據(jù)。即，在電源導(dǎo)通時(shí)自動(dòng)讀出保 持在存儲(chǔ)器單元陣列14的初始設(shè)定數(shù)據(jù)存儲(chǔ)區(qū)域中的列分離數(shù)據(jù)，寫入列 分離數(shù)據(jù)保持電路19中。此外，保持在列分離數(shù)據(jù)保持電路19中的數(shù)據(jù)構(gòu)成為為了在出廠后 從驗(yàn)證判定對象中去除NAND型閃速存儲(chǔ)器100的使用中產(chǎn)生的不良列， 可以根據(jù)來自NAND型閃速存儲(chǔ)器100外部的指令輸入來改寫。為了能夠執(zhí)行該改寫，如圖6所示，在列分離數(shù)據(jù)保持電路19的另一 數(shù)據(jù)節(jié)點(diǎn)N21和接地電壓Vss之間，串聯(lián)連接由列選擇信號CSL控制的 NMOS晶體管Q31、和由激活信號FCEN控制的NMOS晶體管Q32。此 外，將由復(fù)位信號FCRST控制的復(fù)位用NMOS晶體管Q33連接于數(shù)據(jù)節(jié) 點(diǎn)N22。另外，列選擇信號CSL與作為解碼器電路DEC1的輸出信號的列 選擇信號CSLi不同。出廠后，在根據(jù)規(guī)定序列執(zhí)行的不良檢查中新發(fā)現(xiàn)不良列時(shí)，為了從 驗(yàn)證判定對象中去除該不良列，根據(jù)^見定的指令輸入，將列分離數(shù)據(jù)寫入 列分離數(shù)據(jù)保持電路19。即，NMOS晶體管Q31由列選擇信號CSL導(dǎo)通，NMOS晶體管Q32 由圖2中示出的控制寄存器9b激活的激活信號FCEN導(dǎo)通，從而鎖存設(shè) 定列分離數(shù)據(jù)保持電路19的另一個(gè)數(shù)據(jù)節(jié)點(diǎn)21為"0"、 一個(gè)數(shù)據(jù)節(jié)點(diǎn) N22為"1"的列分離數(shù)據(jù)。即，列分離數(shù)據(jù)保持電路19保持的列分離數(shù)據(jù)在正常列(不是不良列 中的列)中是設(shè)定導(dǎo)通圖5的PMOS晶體管Q43、即設(shè)定FUSEDATA信 號為"0"的數(shù)據(jù)。另外，在不良列中，是設(shè)定截止PMOS晶體管Q43、 即設(shè)定FUSEDATA信號為"1"的數(shù)據(jù)。另外，出廠后的不良檢查也可在系統(tǒng)起動(dòng)時(shí)的初始設(shè)定操作中執(zhí)行， 或者，也可以在任意的定時(shí)中通過規(guī)定的指令輸入來執(zhí)行。如圖5所示，第2檢測線NCOM，與第1檢測線COM —一對應(yīng)地配 置，對于正常列，是用于檢測第l檢測線COM的電平轉(zhuǎn)換的檢測線，并 且，經(jīng)由復(fù)位信號COLDRST控制的復(fù)位用NMOS晶體管Q44，連接于 接地電壓Vss。通過利用復(fù)位信號COLDRST使NMOS晶體管Q44導(dǎo)通， 將笫2檢測線NCOM復(fù)位成接地電壓Vss。各列的第2檢測線NCOM連接于檢測各個(gè)第1檢測線COM的電平 轉(zhuǎn)換用的NMOS晶體管Q45的柵極，各列的NMOS晶體管Q45的漏極共 同連接于第3檢測線LSEN。第3檢測線LSEN是為了檢測各列中的第2檢測線NCOM的電平轉(zhuǎn) 換而設(shè)置的統(tǒng)一檢測線。在NMOS晶體管Q45的源極上，與NMOS晶體 管Q45串聯(lián)連接由從控制寄存器9b輸入的激活信號DEN控制的NMOS 晶體管Q46。在驗(yàn)證判定時(shí)，存在寫入不完全的存儲(chǔ)器單元MC，預(yù)充電的第l檢 測線COM經(jīng)由驗(yàn)證檢查電路VCK放電時(shí)，第1檢測線COM轉(zhuǎn)換成邏 輯電平"L"，對應(yīng)的PMOS晶體管Q42導(dǎo)通。這里，在正常列中，PMOS晶體管Q43為導(dǎo)通，第2檢測線NCOM 經(jīng)由PMOS晶體管Q42、 Q43充電，轉(zhuǎn)換成邏輯電平"H，，。另外，在不 良列中，PMOS晶體管Q43為截止，不管第1檢測線COM的電平轉(zhuǎn)換如 何，第2檢測線NCOM都保持邏輯電平"L"的初始狀態(tài)(未充電)。在驗(yàn)證判定操作中，由于NMOS晶體管Q46始終導(dǎo)通，所以在第2 檢測線NCOM表示向邏輯電平"H"轉(zhuǎn)換時(shí)，NMOS晶體管Q45變?yōu)閷?dǎo) 通，第3檢測線LSEN放電。另外，在第2檢測線NCOM保持邏輯電平 "L"的初始狀態(tài)時(shí)，NMOS晶體管Q45變?yōu)榻刂?，?檢測線LSEN不 放電。驗(yàn)證判定電路16檢測該第3檢測線LSEN的邏輯電平的轉(zhuǎn)換，執(zhí)行 驗(yàn)證判定。即，如果第3檢測線LSEN放電，轉(zhuǎn)換為邏輯電平"L"，則 作為驗(yàn)證判定結(jié)果，通知狀態(tài)機(jī)4 "失敗，，，但在第3檢測線LSEN不放 電、保持邏輯電平"H，，時(shí)，作為驗(yàn)證判定結(jié)果，通知狀態(tài)機(jī)4 "通過"。狀態(tài)機(jī)4根據(jù)驗(yàn)證判定的結(jié)果，例如，如果是"失敗"，則再次進(jìn)行 施加寫入電壓等的條件判定。因此，可以通過設(shè)置列分離數(shù)據(jù)保持電路19， 將不良列強(qiáng)制地設(shè)為"通過"、即從驗(yàn)證判定對象中去除。在本實(shí)施方式的半導(dǎo)體存儲(chǔ)系統(tǒng)中，將列分離數(shù)據(jù)保持電路19的一個(gè) 數(shù)據(jù)節(jié)點(diǎn)N22保持的數(shù)據(jù)、即FUSEDATA信號也輸入解碼器電路DEC1。 由此，可以邊將電路面積的增大抑制在最小限度，邊將不良列地址信息通 知NAND型閃速存儲(chǔ)器100外部、例如存儲(chǔ)器控制器200。下面，依據(jù) NAND型閃速存儲(chǔ)器100的操作，詳細(xì)說明該方面。圖7表示圖5中示出的解碼器電路DEC1、和作為頁面緩沖器PB的 輸入信號的列選擇信號CSLi及激活信號FCSLn的關(guān)系。在本實(shí)施方式中， 列分離數(shù)據(jù)保持電路19由于以1個(gè)字節(jié)單位(1列單位)配置，所以解碼 器電路DEC1也同樣，對l列配置l個(gè)。因此，將作為解碼器電路DEC1 的輸出信號的列選擇信號CSLi及激活信號FCSLn作為共同信號輸入該列 的頁面緩沖器PB。解碼器電路DEC1以FUSEDATA信號及從地址緩沖器生成的列地址 預(yù)解碼信號CA、 CB、 CC及CD為輸入信號。這里，列地址預(yù)解碼信號 CA、 CB、 CC及CD構(gòu)成為僅在選擇該列的情況下全部輸入"1",在未 選擇該列時(shí)，至少向一個(gè)或一個(gè)以上部位輸入"0"。在解碼器電路DEC1中，將列地址預(yù)解碼信號CA、 CB、 CC及CD 輸入NAND電路DEC1A。將NAND電路DEC1A的輸出信號CSLn輸入 NOR電路DEC1B及反相器電路DEC1C。將反相器電路DEC1C的輸出 信號輸入NAND電路DEC1D。將FUSEDATA信號輸入NOR電路DEC1B及NAND電路DEC1D。 NOR電路DECIB的輸出信號是列選擇信號CSLi, NAND電路DECID 的輸出信號是激活信號FCSLn。例如，在將存儲(chǔ)器單元MC中保持的寫入數(shù)據(jù)以頁面單位保持在數(shù)據(jù) 鎖存器LAT2中，將該數(shù)據(jù)讀出至NAND型閃速存儲(chǔ)器100外部的串行讀 取的情況下，地址緩沖器8對應(yīng)讀使能信號REnx，變更在地址緩沖器8內(nèi)部構(gòu)成的地址計(jì)數(shù)器，由此，生成列地址預(yù)解碼信號CA、 CB、 CC及 CD，訪問地址計(jì)數(shù)器表示的列地址。對訪問端的列中的解碼器電路DEC1全部輸入"1"，作為列地址預(yù) 解碼信號CA、 CB、 CC、及CD。在該列是正常列時(shí)，由于FUSEDATA 信號是"0"，所以作為解碼器電路DEC1的輸出信號的列選擇信號CSLi 變?yōu)?T，，激活信號FCSLn也變?yōu)?T 。這時(shí)，通過激活列選擇信號CSLi， NMOS晶體管Qll、 Q12變?yōu)閷?dǎo) 通，允許保持在數(shù)據(jù)鎖存器LAT2中的數(shù)據(jù)輸出。此外，通過將激活信號FCSLn輸入解碼器電路DEC2， PMOS晶體 管Q21、 NMOS晶體管Q22同時(shí)變?yōu)榻刂?。另夕卜，在該列是不良列時(shí)，由于FUSEDATA信號是"1"，所以作為 解碼器電路DEC1的輸出信號的列選擇信號CSLi變?yōu)?0"，激活信號 FCSLn也變?yōu)?0"。這時(shí)，由于列選擇信號CSLi是非活性不變，所以NMOS晶體管Qll、 Q12變?yōu)榻刂?，不允許數(shù)據(jù)鎖存器LAT2中保持的數(shù)據(jù)輸出。此外，通過 將激活信號FCSLn輸入解碼器電路DEC2， PMOS晶體管Q21、 NMOS 晶體管Q22同時(shí)變?yōu)閷?dǎo)通，不管數(shù)據(jù)鎖存器LAT2中保持的數(shù)據(jù)如何，均 強(qiáng)制固定互補(bǔ)數(shù)據(jù)線DL、 DLn。因此，在不良列中，互補(bǔ)數(shù)據(jù)線DL、 DLn 始終輸出固定數(shù)據(jù)。此外，例如，在將來自NAND型閃速存儲(chǔ)器100外部的寫入數(shù)據(jù)例如 以1個(gè)字節(jié)單位投入數(shù)據(jù)鎖存器LAT2的程序數(shù)據(jù)加載的情況下，地址緩 沖器8對應(yīng)于寫使能(write enable )信號WEnx,變更在地址緩沖器8內(nèi) 部構(gòu)成的地址計(jì)數(shù)器，由此，生成地址預(yù)解碼信號CA、 CB、 CC及CD， 訪問地址計(jì)數(shù)器表示的唯一 的列地址。對訪問端的列中的DEC1全部輸入'T，，作為列地址預(yù)解碼信號CA、 CB、 CC及CD。在該列是正常列時(shí)，由于FUSEDATA信號是"0",所 以作為解碼器電路DEC1的輸出信號的列選擇信號CSLi變?yōu)?T，，激活 信號FCSLn也變?yōu)?1"。這時(shí)，通過激活列選擇信號CSLi， NMOS晶體管Qll、 Q12變?yōu)閷?dǎo) 通，允許向數(shù)據(jù)鎖存器LAT2輸入數(shù)據(jù)。此外，通過將激活信號FCSLn 輸入解碼器電路DEC2， PMOS晶體管Q21、 NMOS晶體管Q22同時(shí)變?yōu)?截止。另外，在該列是不良列時(shí)，由于FUSEDATA信號是"1"，所以作為 解碼器電路DEC1的輸出信號的列選擇信號CSLi變?yōu)?0"，激活信號 FCSLn也變?yōu)?0"。這時(shí)，由于列選擇信號CSLi是非活性不變，所以不 允許向數(shù)據(jù)鎖存器LAT2輸入數(shù)據(jù)。因此，不變更數(shù)據(jù)鎖存器LAT2保持 的數(shù)據(jù)。在本實(shí)施方式的半導(dǎo)體存儲(chǔ)系統(tǒng)中，利用上述結(jié)構(gòu)及操作，在半導(dǎo)體 存儲(chǔ)系統(tǒng)起動(dòng)時(shí)，根據(jù)圖8中示出的序列，將不良列信息通知給存儲(chǔ)器控 制器200。圖8是表示不良列信息輸出操作的流程圖。首先，如果向非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)供給電源，則電源導(dǎo)通檢測電 路7檢測電源導(dǎo)通，NAND型閃速存儲(chǔ)器IOO起動(dòng)(S801)。狀態(tài)機(jī)4接收來自電源導(dǎo)通檢測電路7的輸出信號，讀出存儲(chǔ)器單元 陣列14內(nèi)的初始設(shè)定數(shù)據(jù)區(qū)域中保持的各種初始設(shè)定數(shù)據(jù)、及包含通過出 廠前的測試預(yù)知的不良列地址的數(shù)據(jù)。將各種初始設(shè)定數(shù)據(jù)設(shè)置在初始設(shè) 定數(shù)據(jù)用的寄存器中，將不良列地址數(shù)據(jù)寫入列分離數(shù)據(jù)保持電路19中 (S802)。接著，將頁面單位的數(shù)據(jù)鎖存器LAT2初始化成第l數(shù)據(jù)、例如"0" 數(shù)據(jù)(刪除狀態(tài))(S803)。如果對存儲(chǔ)器控制器200通知初始化操作結(jié)束，則存儲(chǔ)器控制器200 對NAND型閃速存儲(chǔ)器100輸入不良列信息輸出指令，開始不良列信息輸 出操作(S804)。接著，經(jīng)由互補(bǔ)數(shù)據(jù)線DL、DLn讀出數(shù)據(jù)鎖存器LAT2的數(shù)據(jù)(S805 )。 這里，設(shè)定經(jīng)由互補(bǔ)數(shù)據(jù)線DL、 DLn讀出至NAND型閃速存儲(chǔ)器100的 數(shù)據(jù)為第2數(shù)據(jù)。在本實(shí)施方式中，構(gòu)成為如果FUSEDATA信號為"0"、 即是正常列，則作為第2數(shù)據(jù)，例如讀出與數(shù)據(jù)鎖存器LAT2中保持的數(shù)據(jù)相同的"0"數(shù)據(jù)。另外，如果FUSEDATA信號為"1"，、即是不良列，則互補(bǔ)數(shù)據(jù)線 DL、 DLn與數(shù)據(jù)鎖存器LAT2分離，可以輸出由解碼器電路DEC2固定 的數(shù)據(jù)。在本實(shí)施方式中，構(gòu)成為作為第2數(shù)據(jù)，例如讀出"1"數(shù)據(jù)。即，如果經(jīng)由互補(bǔ)數(shù)據(jù)線DL、 DLn讀出至NAND型閃速存儲(chǔ)器100 外部的第2數(shù)據(jù)是與數(shù)據(jù)鎖存器LAT2中保持的第l數(shù)據(jù)"0"相同的"0" 數(shù)據(jù)，則存儲(chǔ)器控制器200識別該列是正常列，如果是"1"數(shù)據(jù)，則存儲(chǔ) 器控制器200識別該列是不良列(S806)。如果該列是不良列，則更新由存儲(chǔ)器控制器200內(nèi)部的不良地址管理 塊26管理的不良列管理表格(S807)。在該列不是不良列時(shí)，或者是不良列，但更新了由不良地址管理塊26 管理的不良列管理表格之后，判定該列地址是否是最終列地址(S808 )。 在不是最終列時(shí)，由地址計(jì)數(shù)器增加列地址，繼續(xù)不良列信息輸出操作。 如果全部的列判定結(jié)束，則NAND型閃速存儲(chǔ)器100結(jié)束不良列信息輸出 操作(S809)。如上所述，通過接續(xù)NAND型閃速存儲(chǔ)器100的初始設(shè)定操作執(zhí)行不 良列信息輸出操作，存儲(chǔ)器控制器200可識別不良列地址，根據(jù)該信息， 管理不良列。存儲(chǔ)器控制器200 4艮據(jù)被通知的信息，構(gòu)成內(nèi)部的不良地址管理塊26， 去除對不良列的寫入數(shù)據(jù)加載、或輸入無效數(shù)據(jù)。此外，執(zhí)行在從不良列 的數(shù)據(jù)讀出中廢棄該讀出數(shù)據(jù)，或者不執(zhí)行從該列的讀出等的控制。此外，在不良列中，通過將數(shù)據(jù)鎖存器LAT2的初始狀態(tài)預(yù)先"i殳定為 避免列不良的數(shù)據(jù)，即便在寫入、讀出、刪除等操作中，也可使列不良對 裝置操作的影響為最小限度。在列不良中，例如存在列泄漏不良、列開放不良等。這些不良例如可 在上述出廠后的不良檢查時(shí)檢測。或者，在列泄漏不良或列開放不良任一 方的產(chǎn)生頻率起支配作用時(shí)，對應(yīng)于此，也可將數(shù)據(jù)鎖存器LAT2預(yù)先設(shè) 定為避免任一方不良的數(shù)據(jù)。22圖9是表示本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的頁面內(nèi)不良管 理方式的^=莫式圖。頁面內(nèi)的邏輯列地址分為2個(gè)區(qū)域，即，在與NAND型 閃速存儲(chǔ)器100外部之間可以進(jìn)行數(shù)據(jù)輸入輸出的外部可訪問區(qū)域(第1 數(shù)據(jù)區(qū)域)；和在裝置內(nèi)部用于保持或者讀出例如寫入管理信息(多值寫 入操作中利用的標(biāo)記信息等)、保護(hù)信息等的各種信息的內(nèi)部占有區(qū)域(第 2數(shù)據(jù)區(qū)域)。構(gòu)成作為NAND型閃速存儲(chǔ)器100內(nèi)部的寫入及讀出操作中的有效數(shù) 據(jù)處理單位(統(tǒng)一處理單位)的1個(gè)頁面的邏輯列地址數(shù)的特征在于，由 這些區(qū)域的總和構(gòu)成。這里，在有效數(shù)據(jù)處理單位內(nèi)，不包含雖然可電連 接于外部、但不能寫入或讀出數(shù)據(jù)的區(qū)域(例如虛擬區(qū)域等)。圖9表示在外部可訪問區(qū)域中，例如在邏輯列地址0001h中存在不良 列的情況。將該不良列信息通知給存儲(chǔ)器控制器200，在不良地址管理塊 26中管理。此外，圖IO是表示變形了圖9之一部分的頁面內(nèi)不良管理方式的模式 圖。頁面內(nèi)的邏輯列地址的特征在于，劃分為外部可訪問區(qū)域、內(nèi)部占有 區(qū)域、及內(nèi)部占有區(qū)域?qū)Ｓ玫娜哂鄥^(qū)域(第3數(shù)據(jù)區(qū)域)，構(gòu)成作為有效 數(shù)據(jù)處理單位的1個(gè)頁面的邏輯列地址數(shù)由這些區(qū)域的總和構(gòu)成。內(nèi)部占有區(qū)域是少數(shù)字節(jié)數(shù)、例如4個(gè)字節(jié)左右?？墒?，在該區(qū)域中 保持對操作狀態(tài)有影響的重要數(shù)據(jù)的可能性高。例如，在圖10中，在內(nèi)部 占有區(qū)域的邏輯列地址10DBh中存在不良列，但期望在內(nèi)部占有區(qū)域中不 存在這種不良列。因此，在內(nèi)部占有區(qū)域中，不是以以前的基于地址比較方式的冗余列 救濟(jì)(撓性列冗佘)，而是利用l位的標(biāo)記信號，判定使用內(nèi)部占有區(qū)域、 或使用內(nèi)部占有區(qū)域?qū)Ｓ萌哔軈^(qū)域。例如，在圖10中，表示將內(nèi)部占有區(qū) 域的邏輯列地址10DBh置換成內(nèi)部占有區(qū)域?qū)Ｓ萌哂鄥^(qū)域的CRD1的情 況。此外，內(nèi)部占有區(qū)域?qū)Ｓ萌哂鄥^(qū)域不必一定設(shè)置與內(nèi)部占有區(qū)域相同 的單位數(shù)。即，內(nèi)部占有區(qū)域?qū)Ｓ萌哂鄥^(qū)域的單位數(shù)只要在內(nèi)部占有區(qū)域的單位數(shù)及以下適當(dāng)設(shè)定即可。此外，內(nèi)部占有區(qū)域，由于通常以比數(shù)據(jù)輸入輸出的周期時(shí)間還慢的速度(例如，前者為30ns周期，后者為100ns周期)被訪問，所以也可以 只針對內(nèi)部占有區(qū)域?qū)Ｓ萌哂鄥^(qū)域，具有在不良列地址寄存器中保持地址、 每次都比較是否存在對該列的訪問、根據(jù)比較結(jié)果變更訪問端的電路。即， 只要在向裝置外部輸出數(shù)據(jù)或者從外部輸入數(shù)據(jù)的區(qū)域中可實(shí)現(xiàn)高速操作即可。如上所述，在本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中，可通過在構(gòu) 成系統(tǒng)的NAND型閃速存儲(chǔ)器100的內(nèi)部追加簡單的結(jié)構(gòu)，另夕卜，去除冗 余列救濟(jì)方式的 一部分或全部，提高非易失性半導(dǎo)體存儲(chǔ)裝置的成本優(yōu)勢， 排除高速操作的一個(gè)阻礙因素，并且，可向用戶提供比以前還多的存儲(chǔ)容量。此外，本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)如圖ll所示，即^f更在l 個(gè)存儲(chǔ)器控制器200控制多個(gè)(例如4個(gè))NAND型閃速存儲(chǔ)器100時(shí)， 也可同樣構(gòu)成。此外，在本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中，在NAND型閃速 存儲(chǔ)器IOO起動(dòng)時(shí)進(jìn)行不良列信息輸出操作，但不限于此，也可在從存儲(chǔ) 器控制器200輸入規(guī)定的指令時(shí)開始。此外，本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)也可安裝在存儲(chǔ)卡內(nèi)部 使用，也可作為存儲(chǔ)器宏用于混載用途。此外，存儲(chǔ)器單元MC也可以是使用包括多晶硅的浮置柵極電極作為 電荷積蓄層的結(jié)構(gòu)，也可以是使電子陷(trap)入ONO膜(氧化硅膜-氮化硅膜-氧化硅膜)中的氮化硅膜的結(jié)構(gòu)。此外，在8值、16值等1個(gè)存儲(chǔ)器單元可保持的信息數(shù)增加時(shí)，與本 實(shí)施方式中的讀出放大器ll相比，必需更多個(gè)鎖存電路，但這時(shí)本實(shí)施方 式的結(jié)構(gòu)也同樣適用。此外，在本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中，說明了讀出放大 器電路11內(nèi)部的頁面緩沖器PB經(jīng)由選擇電路15有選擇地連接于偶數(shù)位線BLe或奇數(shù)位線BLo之任一方的情況，但不限于此，也可以是1個(gè)頁 面緩沖器PB對應(yīng)于1根位線BL的電路結(jié)構(gòu)。另外，本發(fā)明不限于本實(shí)施方式，在不脫離發(fā)明精神的范圍內(nèi)可變更 該實(shí)施方式。(第2實(shí)施方式)圖12是表示本實(shí)施方式的NAND型閃速存儲(chǔ)器101的功能塊結(jié)構(gòu)框 圖。下面，對與第1實(shí)施方式實(shí)質(zhì)上相同的構(gòu)成要素附以相同的參照符號， 僅說明本實(shí)施方式的特征部分。本實(shí)施方式的NAND型閃速存儲(chǔ)器101的特征在于在從讀出放大器 電路11至輸出緩沖器電路18的輸出信號路徑上，為了讀出第3檢測線 LSEN的信息，配置能夠根據(jù)從指令解碼器3通知的信息切換輸出的選擇 器電路20。圖13中示出至第3檢測線LSEN的輸出結(jié)構(gòu)。圖13表示構(gòu)成1個(gè)頁 面的讀出放大器電路ll的結(jié)構(gòu)。在本實(shí)施方式中，讀出放大器電路ll構(gòu) 成為為了將FUSEDATA信號傳遞至第3檢測線LSEN，由解碼器電路 DEC3控制漏極與NMOS晶體管Q45連接、源極連接于接地電壓Vss的 NMOS晶體管Q46的柵極。解碼器電路DEC3例如具有NAND電路DEC3A和反相器電路 DEC3B，成為將NAND電路DEC3A的輸出信號輸入反相器電路DEC3B 的結(jié)構(gòu)。NAND電路DEC3A以從控制寄存器9b傳輸?shù)募せ钚盘朌EN、 及從DEC4輸出的列選擇信號CSLi為輸入。解碼器電路DEC4如圖14所示，例如具有NAND電路DEC4A和反 相器電路DEC4B，成為將NAND電路DEC4A的輸出信號CSLn輸入反 相器電路DEC4B的結(jié)構(gòu)。NAND電路DEC4A以從地址緩沖器8傳輸?shù)?列地址預(yù)解碼信號為輸入。另外，構(gòu)成為在PMOS晶體管Q43的源極側(cè)連接由從控制寄存器9b 傳輸?shù)募せ钚盘朌EN控制的PMOS晶體管Q47，不良列信息輸出操作中 無論第1檢測線COM的狀態(tài)如何，均連接于電源電壓Vdd。由此，可以僅將根據(jù)由配置于地址緩沖器8內(nèi)的地址計(jì)數(shù)器生成的列 地址預(yù)解碼信號CA、 CB、 CC及CD唯一選擇的列地址中的FUSEDATA 信號傳遞至第3檢測線LSEN。傳遞至第3檢測線LSEN的信息經(jīng)由選擇 電路20、輸出緩沖器18，通知給存儲(chǔ)器控制器200。在本實(shí)施方式的半導(dǎo)體存儲(chǔ)系統(tǒng)中，利用上述結(jié)構(gòu)及操作，在半導(dǎo)體 存儲(chǔ)系統(tǒng)起動(dòng)時(shí)，根據(jù)下面的序列將不良列信息通知給存儲(chǔ)器控制器200。 說明時(shí)參照圖15。圖15是表示不良列信息輸出操作的流程圖。首先，如果向半導(dǎo)體存儲(chǔ)系統(tǒng)供給電源，則電源導(dǎo)通檢測電路7檢測 電源導(dǎo)通，NAND型閃速存儲(chǔ)器101起動(dòng)(S1501)。狀態(tài)機(jī)4接收來自 電源導(dǎo)通檢測電路7的輸出信號，讀出在存儲(chǔ)器單元陣列14內(nèi)的初始設(shè)定 數(shù)據(jù)區(qū)域中保持的各種初始設(shè)定數(shù)據(jù)、及包含通過出廠前的測試預(yù)知的不 良列地址的數(shù)據(jù)。將各種初始設(shè)定數(shù)據(jù)設(shè)置在初始設(shè)定數(shù)據(jù)用的寄存器中， 將不良列地址數(shù)據(jù)寫入列分離數(shù)據(jù)保持電路19中(S1502)。如果對存儲(chǔ)器控制器200通知初始化操作結(jié)束，則存儲(chǔ)器控制器200 對NAND型閃速存儲(chǔ)器100輸入不良列信息輸出指令，開始不良列信息輸 出操作(S1503)。NAND型閃速存儲(chǔ)器101如果接收該指令，則開始不良列信息輸出操作。接著，經(jīng)由第3檢測線LSEN，讀出不良列分離數(shù)據(jù)保持電路19保持 的FUSEDATA信號(S1504 )。這時(shí)，選擇電路20利用從指令解碼器3 輸入的信號FOUT成為'T'狀態(tài)，切換成將傳遞至第3數(shù)據(jù)線LSEN的 FUSEDATA信號傳輸至輸出緩沖器16。FUSEDATA信號如果為"0"，則意味正常列，如果為"1"，則意 味不良列，所以根據(jù)FUSEDATA信號判別該列是否是不良列。另外，不 良列信息輸出操作中，由激活信號DEN始終導(dǎo)通NMOS晶體管Q46及 PMOS晶體管Q47 ( S1505 )。例如，在FUSEDATA信號是"0"(正常列)時(shí)，PMOS晶體管Q43 變?yōu)閷?dǎo)通。這時(shí)，由于PMOS晶體管Q47由激活信號DEN導(dǎo)通，所以利用電源電壓Vdd，第2檢測線NCOM轉(zhuǎn)換成邏輯電平"H"。因此，NMOS 晶體管Q45變?yōu)閷?dǎo)通，第3檢測線LSEN經(jīng)由激活信號DEN導(dǎo)通的NMOS 晶體管Q46放電。另外，在FUSEDATA信號是'T，(不良列)時(shí)，PMOS晶體管Q43 變?yōu)榻刂?，所以?檢測線NCOM的邏輯電平不變化，NMOS晶體管Q45 為截止。因此，第3檢測線LSEN不經(jīng)由NMOS晶體管Q46放電。存儲(chǔ)器控制器200可通過經(jīng)由選擇電路20及輸出緩沖器電路18檢測 這樣的第3檢測線LSEN的電平轉(zhuǎn)換，來判別該列是否是不良列。如果該列是不良列，則更新不良列地址管理表格的信息(S1506)。在 該列不是不良列時(shí)，或者是不良列、但在不良地址管理塊26中保持有不良 列地址信息之后，判定該列地址是否是最終列地址(S1507)。在不是最終 列時(shí)，由地址計(jì)數(shù)器增加列地址，繼續(xù)不良列信息輸出操作。如果全部的 列判定結(jié)束，則NAND型閃速存儲(chǔ)器100結(jié)束不良列信息輸出操作 (S1508)。如上所述，通過接續(xù)NAND型閃速存儲(chǔ)器100的初始設(shè)定操作進(jìn)行不 良列信息輸出操作，存儲(chǔ)器控制器200可識別不良列地址，根據(jù)該信息， 管理不良列。即便在本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中，也可以取得與第1 實(shí)施方式相同的效果。其它與第l實(shí)施方式相同。 (第3實(shí)施方式)圖16是表示本第3實(shí)施方式的有關(guān)NAND型閃速存儲(chǔ)器的列分離數(shù) 據(jù)輸出的功能塊結(jié)構(gòu)的框圖。對與第1實(shí)施方式及第2實(shí)施方式實(shí)質(zhì)上相 同的構(gòu)成要素附以相同的參照符號，下面在本實(shí)施方式的說明中，主要僅 說明本實(shí)施方式的特征部分。讀出放大器電路ll由相同結(jié)構(gòu)的多個(gè)讀出放大器單元構(gòu)成，各個(gè)讀出 放大器單元、例如讀出放大器單元ll-0由如下構(gòu)成列分離數(shù)據(jù)保持電路 301、至少相對1個(gè)列地址的1個(gè)字節(jié)的數(shù)據(jù)緩沖器302、多個(gè)讀出放大器 電路303、地址解碼器電路304、及總線選擇電路305。在本實(shí)施方式中，在將讀出到讀出放大器303的數(shù)據(jù)輸入數(shù)據(jù)緩沖器 302的同時(shí)，也輸入總線選擇電路305。還將FUSEDATA信號從列分離數(shù) 據(jù)保持電路301輸入總線選擇電路305。選擇電路305根據(jù)來自指令解碼 器3的指令，選擇輸出讀出到讀出放大器電路303的數(shù)據(jù)、或者從列分離 數(shù)據(jù)保持電路301輸入的FUSEDATA信號。由總線選擇電路305選擇的數(shù)據(jù)經(jīng)由解碼從地址緩沖器8傳輸?shù)牡刂?預(yù)解碼信號CA、 CB、 CC、 CD的地址解碼器電路304的輸出信號、或者 與其關(guān)聯(lián)生成的輸出信號OUTO控制的輸出緩沖器，讀出到輸出總線 OUTBUS上，輸出至輸出端衰減器(output pad) IOx。從地址緩沖器8傳輸?shù)牡刂奉A(yù)解碼信號CA、 CB、 CC、 CD共同輸入 各讀出放大器單元的輸出緩沖器，將由讀出放大器電路303從選擇出的1 個(gè)讀出放大器單元選擇出的數(shù)據(jù)讀出到輸出總線OUTBUS上，輸出至輸 出端衰減器。在本實(shí)施方式中，示例了各讀出放大器單元保持8字節(jié)的數(shù) 據(jù)的結(jié)構(gòu)，但不限于該結(jié)構(gòu)。圖17中示出本實(shí)施方式中使用的列分離數(shù)據(jù)保持電路301的結(jié)構(gòu)例。 如圖17所示，列分離數(shù)據(jù)保持電路301由反并聯(lián)連接反相器和NAND邏 輯電路構(gòu)成的鎖存電路構(gòu)成。列分離數(shù)據(jù)保持電路301具備與第1實(shí)施方 式及第2實(shí)施方式中示出的列分離數(shù)據(jù)保持電路19本質(zhì)上相同的功能。具體地說，列分離數(shù)據(jù)保持電路301，對于不良列等，為了從驗(yàn)證判 定的對象去除該列設(shè)置，根據(jù)出廠前的測試結(jié)果，寫入不良列分離數(shù)據(jù)。 即，在電源導(dǎo)通時(shí)讀出在存儲(chǔ)器單元陣列14的初始設(shè)定數(shù)據(jù)存儲(chǔ)區(qū)域中保 持的列分離數(shù)據(jù)，寫入列分離數(shù)據(jù)保持電路301中。此外，列分離數(shù)據(jù)保持電路301中保持的數(shù)據(jù)構(gòu)成為出廠后為了從驗(yàn) 證判定的對象中去除NAND型閃速存儲(chǔ)器使用中產(chǎn)生的不良列，能夠根據(jù) 來自NAND型閃速存儲(chǔ)器外部的指令輸入來改寫。具體地說，將在電源導(dǎo)通時(shí)輸入列分離數(shù)據(jù)保持電路301內(nèi)部的 NAND邏輯電路的復(fù)位信號RSTn設(shè)為"0"，將FUSEDATA信號初始化 為"0"，之后根據(jù)規(guī)定序列，將FUSEDATA信號設(shè)定在規(guī)定邏輯電平。為了可執(zhí)行該改寫，如圖17所示，在列分離數(shù)據(jù)保持電路301的一個(gè) 數(shù)據(jù)節(jié)點(diǎn)N51和接地電壓Vss之間，串聯(lián)連接由列選擇信號TRSi控制的 NMOS晶體管Q61和由激活信號ISET控制的NMOS晶體管Q62。此夕卜， 將另一個(gè)數(shù)據(jù)節(jié)點(diǎn)N52連接于由來自列分離數(shù)據(jù)保持電路301的 FUSEDATA控制的NMOS晶體管Q63的柵極。將NMOS晶體管Q63的源極連接于接地電壓Vss。在NMOS晶體管 Q63的漏極和局部總線ISOBUS之間，連接由解碼器電路304輸出的列選 擇信號TRSi控制的NMOS晶體管Q64。出廠后，在根據(jù)規(guī)定序列執(zhí)行的不良檢查中新發(fā)現(xiàn)不良列時(shí)，為了從 驗(yàn)證判定對象中去除該不良列，通過將列選擇信號TRSi設(shè)為"1"，來將 NMOS晶體管Q61設(shè)為導(dǎo)通，且通過將激活信號ISET設(shè)為'T，，來將 NMOS晶體管Q62設(shè)為導(dǎo)通，將列分離數(shù)據(jù)保持電路301的數(shù)據(jù)節(jié)點(diǎn)N51 設(shè)為"0"，并將數(shù)據(jù)節(jié)點(diǎn)N52設(shè)為'T，。由此，將來自列分離數(shù)據(jù)保持電路301的FUSEDATA信號設(shè)定為'T，。 來自列分離數(shù)據(jù)保持電路301的FUSEDATD信號經(jīng)由列選擇信號TRSi 選擇的NMOS晶體管Q63輸出至局部總線ISOBUS。由此，該列作為不 良列從驗(yàn)證判定的對象中去除。將FUSEDATA信號有選擇地輸出至局部總線ISOBUS時(shí)使用的列選 擇信號TRSK7: O由解碼器電路DEC304生成。另外，TRSi<7: 0>也用 作選擇在讀出放大器單元內(nèi)配置多個(gè)的數(shù)據(jù)緩沖器302的信號。圖18中示出解碼器電路DEC304的結(jié)構(gòu)框圖。解碼器電路DEC304 根據(jù)經(jīng)由多條總線(在本實(shí)施方式中為4條)輸入的列地址預(yù)解碼信號CA、 CB、 CC、 CD，生成用于訪問地址計(jì)數(shù)器指示的列地址的列選擇信號TRSi (圖18中表示1=0的情況)。具體地，具備共同接收列地址預(yù)解碼信號CA、 CB、 CC、 CD的8個(gè) 解碼器單元，8個(gè)解碼器單元分別產(chǎn)生用于選擇對應(yīng)的列的列選擇信號 TRSi。解碼器電路DEC304還具備接收列地址預(yù)解碼信號CB、 CC、 CD的1個(gè)解碼單元，生成允許從保持自總線選擇電路305的輸出數(shù)據(jù)的輸出緩 沖器的該數(shù)據(jù)的輸出的信號OUTi。信號OUTi在選擇讀出放大器單元的 期間中指示輸出允許。在圖16中示出的讀出放大器電路ll中，在來自第0個(gè)讀出放大器單 元11-0的數(shù)據(jù)輸出時(shí)激活OUT0，使其以外的信號OUTi (i*0)為非活 性。此外，在從第l個(gè)讀出放大器單元ll-l輸出時(shí)激活OUTl，使其以外 的信號OUTi (1)為非活性。從以后序號的讀出放大器單元輸出時(shí)的情 況也相同，在從第k個(gè)讀出放大器單元輸出時(shí)激活OUTk，使其以外的信 號OUTi (i*k)為非活性。這樣，不產(chǎn)生輸出的沖突。圖19中示出由l個(gè)列選擇信號TRSi信號選擇的數(shù)據(jù)緩沖器的總線寬 度為8位時(shí)的數(shù)據(jù)緩沖器302的結(jié)構(gòu)例。數(shù)據(jù)緩沖器302由寄存器電路和 傳輸門(transferr gate)電路構(gòu)成。數(shù)據(jù)緩沖器302保持讀出數(shù)據(jù)及寫入 數(shù)據(jù)、或者NAND型閃速存儲(chǔ)器的操作所需的內(nèi)部數(shù)據(jù)等，必要時(shí)，根據(jù) 由配置在周邊電路的控制寄存器(圖19中未圖示)指示的信號執(zhí)行規(guī)定操 作。圖20中示出總線選擇電路305的結(jié)構(gòu)例?？偩€選擇電路305在從指令 解碼器3通知的信號CMD—ISOOUT為"0"時(shí)輸出DATABUS<7: 0>的 信息，另外，在CMD—ISOOUT為"1"時(shí)輸出局部總線ISOBUS的信息。 在本實(shí)施方式中，構(gòu)成為在CMD—ISOOUT為"1"時(shí)，局部總線ISOBUS 連接在輸出總線OUTBUS<7: 0>的1條上，從其以外的輸出總線 OUTBUS<7: 0>輸出"0",但不限于本結(jié)構(gòu)。由此，僅在由列地址解碼器(未圖示)選擇的1個(gè)列地址中的 FUSEDATA信號經(jīng)由內(nèi)部總線從輸出緩沖器18通知給閃速控制器200。此外，在使用了本實(shí)施方式的半導(dǎo)體存儲(chǔ)系統(tǒng)中，在利用所述部件和 結(jié)構(gòu)及操作、半導(dǎo)體存儲(chǔ)系統(tǒng)起動(dòng)時(shí)，根據(jù)圖15中所述的序列，將不良列 信息通知給閃速控制器200。由此，閃速控制器200可識別不良列地址， 根據(jù)該信息，管理不良列。另外，本第3實(shí)施方式與適用于對于位線存在第奇數(shù)條、第偶數(shù)條的區(qū)別的存儲(chǔ)器單元陣列的第1實(shí)施方式及第2實(shí)施方式不同，適用于第奇 數(shù)條、第偶數(shù)條沒有區(qū)別的存儲(chǔ)器單元陣列。圖21中示出適用本第3實(shí)施方式的NAND型閃速存儲(chǔ)器的功能塊結(jié) 構(gòu)。如圖21所示，在位線BL1、 BL2、 BL3、...中第奇數(shù)條、第偶數(shù)條沒 有區(qū)別，在每條位線上設(shè)置讀出放大器S/A。因此，不設(shè)置如第1實(shí)施方 式及第2實(shí)施方式那樣、用于區(qū)別選擇第奇數(shù)條或第偶數(shù)條的位線的選擇 電路(例如，圖3中的選擇電路15)。圖22中示出圖21中示出的讀出放大器電路11內(nèi)的示意結(jié)構(gòu)。如圖 22所示，讀出放大器電路ll采用將讀出放大器S/An-2、 S/An-1、 S/An、 S/An+1、 S/An+2連接于位線BLn-2、 BLn國l、 BLn、 BLn+l、 BLn+2的每 條的結(jié)構(gòu)。另外，在圖22中，示出5個(gè)電路大小的讀出放大器S/A，但實(shí) 際上采用將讀出;^文大器S/A連接于圖21中示出的位線BLl BLm的每條 的結(jié)構(gòu)。下面，圖23中示出圖22中示出的讀出放大器S/A的1個(gè)電路大小的 電路結(jié)構(gòu)。如圖23所示，讀出放大器S/A具有預(yù)充電電路401、箝位電路 402、 BL復(fù)位電路403、讀出電路404、數(shù)據(jù)鎖存電路405、高耐壓NMOS 晶體管TR1、 NMOS晶體管TRIO、 TR13。預(yù)充電電路401由PMOS晶體管TR2、 TR3構(gòu)成。PMOS晶體管TR2 的源極端子連接于電源端子，柵極端子連接于FLT輸入端子，漏極端子連 接于PMOS晶體管TR3的源極端子。PMOS晶體管TR3的柵極端子連接 于INV輸入端子，漏極端子連接于箝位電路402。預(yù)充電電路401是根據(jù) 從外部的控制電路等(未圖示)輸入的電壓信號FLT及裝置內(nèi)部生成的 INV操作，控制對后述的位線BL及讀出電路404的預(yù)充電操作的電路。箝位電路402由NMOS晶體管TR4 ~ TR7構(gòu)成。NMOS晶體管TR4 的源極端子連接于預(yù)充電電路401,柵極端子連接于BLX輸入端子，漏極 端子連接于NMOS晶體管TR5的源極端子。NMOS晶體管TR5的柵極端 子連接于BLC輸入端子，漏極端子連接于BL復(fù)位電路403。NMOS晶體管TR6的源極端子連接于預(yù)充電電路401，柵極端子連接于HLL輸入端子，漏極端子連接于NMOS晶體管TR7的源極端子和讀出 電路404。 NMOS晶體管TR7的柵極端子連接于XXL輸入端子，漏極端 子連接于NMOS晶體管TRIO的源極端子。此外，NMOS晶體管TR4、 TR7的各源極端子利用節(jié)點(diǎn)COM連接。 箝位電路402是根據(jù)從外部的控制電路等(未圖示)輸入的電壓信號BLX、 BLC、 HLL、 XXL進(jìn)行操作，設(shè)定向后述的位線BL及讀出電路404供給 的預(yù)充電電壓的電路。BL復(fù)位電路403由NMOS晶體管TR8、 TR9構(gòu)成。NMOS晶體管 TR8的源極端子連接于箝位電路402，柵極端子連接于INV輸入端子，漏 極端子連接于NMOS晶體管TR9的源極端子。NMOS晶體管TR9的柵極 端子連接于GRS輸入端子，漏極端子接地。BL復(fù)位電路403是根據(jù)從外 部的控制電路等(未圖示)輸入的電壓信號GRS及裝置內(nèi)部生成的INV 進(jìn)行操作，在執(zhí)行對存儲(chǔ)器單元的數(shù)據(jù)寫入操作前復(fù)位位線BL的充電電 壓的電路。讀出電路404由PMOS晶體管TRll、 TR12和電容器C—SEN構(gòu)成。 PMOS晶體管TR11的源極端子連接于電源端子，柵極端子連接于STB輸 入端子，漏極端子連接于PMOS晶體管TR12的源極端子。PMOS晶體管 TR12的柵極端子在連接于電容器C—SEN的同時(shí)連接于箝位電路402，漏 極端子連接于NMOS晶體管TR13的源極端子和數(shù)據(jù)鎖存電路405。電容C_SEN的一個(gè)端部連接于節(jié)點(diǎn)SEN,另一個(gè)端部接地。讀出電 路404是根據(jù)從外部的控制電路等(未圖示)輸入的電壓信號STB及從箝 位電路402供給的預(yù)充電電壓進(jìn)行操作，讀出連接于位線BL的存儲(chǔ)器單 元晶體管MT中存儲(chǔ)的數(shù)據(jù)的電路。數(shù)據(jù)鎖存電路405由PMOS晶體管TR14~TR16和NMOS晶體管 TR17 TR19構(gòu)成。PMOS晶體管TR14的源極端子連接于電源端子，柵 極端子連接于RST輸入端子，漏極端子連接于PMOS晶體管TR15的源 極端子。PMOS晶體管TR15的柵極端子連接于PMOS晶體管TR16的漏 極端子和NMOS晶體管TR17的柵極端子，漏極端子連接于NMOS晶體管TR17的源極端子。PMOS晶體管TR16的源極端子連接于電源端子，柵極端子連接于 PMOS晶體管TR15的漏極端子和NMOS晶體管TR19的柵極端子，漏極 端子連接于NMOS晶體管TR19的源極端子。NMOS晶體管TR17的漏極 端子連接于NMOS晶體管TR18的源極端子。NMOS晶體管TR18的柵極 端子連接于STB輸入端子，漏極端子接地。此外，PMOS晶體管TR15的漏極端子、PMOS晶體管TR16的柵極 端子及NMOS晶體管TR19的柵極端子連接于節(jié)點(diǎn)INV。 NMOS晶體管 TR19的漏極端子接地。數(shù)據(jù)鎖存電路405是對應(yīng)于從外部的控制電路等 (未圖示)輸入的電壓信號RST及節(jié)點(diǎn)INV的電位進(jìn)行操作，鎖存由讀 出電路404讀出的數(shù)據(jù)的電路。NMOS晶體管TR10的源極端子連接于箝位電路402，柵極端子連接 于NCO輸入端子，漏極端子連接于BUS。 NMOS晶體管TR10是對應(yīng)于 從外部的控制電路等(未圖示)輸入的電壓信號NCO進(jìn)行操作，用于輸 入輸出數(shù)據(jù)的晶體管。NMOS晶體管TR13的源極端子連接于上述節(jié)點(diǎn)INV，柵極端子連接 于RST輸入端子，漏極端子接地。NMOS晶體管TR13是對應(yīng)于從外部的 控制電路等(未圖示)輸入的電壓信號RST進(jìn)行操作，復(fù)位節(jié)點(diǎn)INV的 電位的晶體管。(第4實(shí)施方式)圖24是表示本實(shí)施方式的存儲(chǔ)卡500的結(jié)構(gòu)框圖。本實(shí)施方式的存儲(chǔ) 卡500在內(nèi)部具有上述第1實(shí)施方式或第2實(shí)施方式的非易失性半導(dǎo)體存 儲(chǔ)系統(tǒng)。存儲(chǔ)卡500的外觀形成為例如具有9個(gè)端子組的SDTM存儲(chǔ)卡形狀， 對于圖示略的外部主機(jī)等用作一種外部存儲(chǔ)裝置。外部主機(jī)具體地說是處 理圖像數(shù)據(jù)、音樂數(shù)據(jù)或ID數(shù)據(jù)等各種數(shù)據(jù)的個(gè)人計(jì)算機(jī)或PDA、數(shù)碼 相機(jī)、便攜電話等的各種電子設(shè)備。在接口用信號端子510中配置共計(jì)9個(gè)信號端子，即，用于從外部主機(jī)向存儲(chǔ)卡500的時(shí)鐘傳輸?shù)腃LK端子；用于指令傳輸和對該指令的響 應(yīng)傳輸?shù)腃MD端子；用于被讀寫的數(shù)據(jù)的輸入輸出端子的DAT0、DAT1、 DAT2及DAT3端子；用于電源供給的Vdd端子及用于接地的2個(gè)GND 端子。
電連接該9個(gè)信號端子和主機(jī)接口，進(jìn)行指令、地址及數(shù)據(jù)等的發(fā)送 接收。
(第5實(shí)施方式)
圖25是表示本實(shí)施方式的存儲(chǔ)卡支架520的模式圖。圖25中示出的 存儲(chǔ)卡支架520中可插入第4實(shí)施方式的存儲(chǔ)卡500。存儲(chǔ)卡支架520連 接于圖示略的外部主機(jī)等，用作存儲(chǔ)卡500和外部主機(jī)之間的接口裝置。 (第6實(shí)施方式)
圖26表示第4實(shí)施方式的存儲(chǔ)卡500及第5實(shí)施方式的存儲(chǔ)卡支架 520哪一個(gè)都可接受的連接裝置530。存儲(chǔ)卡500或存儲(chǔ)卡支架520安裝在 連接裝置530中，并電連接。連接裝置530由連接引線540及接口電路550 連接于端口 560。端口 560具有CPU570及總線580。 (第7實(shí)施方式)
如圖27所示，也可以是存儲(chǔ)卡500或存儲(chǔ)卡支架520插入連接裝置 530中，連接裝置530由引線540連接于PC5卯的結(jié)構(gòu)。
其它的優(yōu)點(diǎn)及變更對本領(lǐng)域技術(shù)人員而言是顯而易見的。因此，本發(fā) 明在其寬的方面不限于這里示出和描述的特定細(xì)節(jié)及代表性實(shí)施例。因此， 在不脫離由下面的權(quán)利要求及其等同描述定義的一般發(fā)明概念的精神或范 圍下，可進(jìn)行各種變更。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，具備存儲(chǔ)器單元陣列，其排列有能夠電氣改寫的非易失性存儲(chǔ)器單元；第1數(shù)據(jù)保持電路，其至少能夠暫時(shí)保持所述存儲(chǔ)器單元的同時(shí)讀出或?qū)懭氲慕y(tǒng)一處理單位的讀出數(shù)據(jù)或?qū)懭霐?shù)據(jù)；將所述第1數(shù)據(jù)保持電路的所述數(shù)據(jù)取出至裝置外部的電路；以及第2數(shù)據(jù)保持電路，其在電源導(dǎo)通時(shí)自動(dòng)設(shè)定數(shù)據(jù)，且能夠利用從裝置外部輸入的指令，變更在所述電源導(dǎo)通時(shí)設(shè)定的數(shù)據(jù)；其中，所述統(tǒng)一處理單位是容量等于裝置內(nèi)部利用的單位數(shù)、與可向裝置外部連續(xù)輸出或者從裝置外部連續(xù)輸入的最大單位數(shù)之和的單位。
2. 根據(jù)權(quán)利要求l所述的非易失性半導(dǎo)體存儲(chǔ)裝置，還具備 將所述第2數(shù)據(jù)保持電路保持的數(shù)據(jù)取出至裝置外部的電路。
3. 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲(chǔ)裝置，還具備無論所述第1數(shù)據(jù)保持電路保持的數(shù)據(jù)如何，均對應(yīng)于所述第2數(shù)據(jù) 保持電路保持的數(shù)據(jù)，變更輸出至裝置外部的數(shù)據(jù)的電路。
4. 根據(jù)權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述變更輸出至裝置外部的數(shù)據(jù)的電路包含選擇電路，該選擇電路根據(jù)來自指令解碼器的控制信息，將所述第2數(shù)據(jù)保持電路保持的數(shù)據(jù)有選 擇地輸出至裝置外部。
5. 根據(jù)權(quán)利要求l所述的非易失性半導(dǎo)體存儲(chǔ)裝置，還具備 對應(yīng)于所述第2數(shù)據(jù)保持電路的保持?jǐn)?shù)據(jù)，不變更地保持所述第1數(shù)據(jù)保持電路的保持?jǐn)?shù)據(jù)的電路。
6. 根據(jù)權(quán)利要求l所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述第2數(shù)據(jù)保持電路保持的數(shù)據(jù)是在向不良列的存儲(chǔ)器單元寫入 時(shí)，用于從驗(yàn)證電路電氣分離該不良列、去除對該不良列的驗(yàn)證操作的數(shù) 據(jù)。
7. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述第1數(shù)據(jù)保持電路及所述第2數(shù)據(jù)保持電路是設(shè)置至少1位作為 單位的電路。
8. 根據(jù)權(quán)利要求l所述的非易失性半導(dǎo)體存儲(chǔ)裝置，還具備 檢測電路部件，其包含第1檢測電路，其將第l檢測線設(shè)定在所述第1數(shù)據(jù)保持電路中保持的1列大小的數(shù)據(jù)的列單位的邏輯電平；第2檢 測電路，其對應(yīng)于所迷第2數(shù)據(jù)保持電路中保持的數(shù)據(jù)，有選擇地將該邏 輯電平轉(zhuǎn)換到第2檢測線；以及第3檢測電路，其響應(yīng)于列激活信號，將 轉(zhuǎn)換到所述第2檢測線的邏輯電平轉(zhuǎn)換到連接于驗(yàn)證判定電路的第3檢測 線；并連接于所述第l數(shù)據(jù)保持電路和所述驗(yàn)證判定電路之間。
9. 一種非易失性半導(dǎo)體存儲(chǔ)裝置，具備存儲(chǔ)器單元陣列，其排列有能夠電氣改寫的非易失性存儲(chǔ)器單元； 第l數(shù)據(jù)保持電路，其至少能夠暫時(shí)保持所述存儲(chǔ)器單元的同時(shí)讀出 或?qū)懭氲慕y(tǒng)一處理單位的讀出數(shù)據(jù)或?qū)懭霐?shù)據(jù)；將所述第l數(shù)據(jù)保持電路的所述數(shù)據(jù)取出至裝置外部的電路；以及 第2數(shù)據(jù)保持電路，其在電源導(dǎo)通時(shí)自動(dòng)設(shè)定數(shù)據(jù)，且能夠利用從裝 置外部輸入的指令，變更在所述電源導(dǎo)通時(shí)設(shè)定的數(shù)據(jù)；其中，所述統(tǒng)一處理單位是容量大于等于裝置內(nèi)部利用的單位數(shù)、與 可向裝置外部連續(xù)輸出或者從裝置外部連續(xù)輸入的最大單位數(shù)之和的單 位，且是容量不超過裝置內(nèi)部利用的單位數(shù)、可向裝置外部連續(xù)輸出或從 裝置外部連續(xù)輸入的最大單位數(shù)、與設(shè)置裝置內(nèi)部利用的單位數(shù)作為上限 的冗余區(qū)域的單位數(shù)之和的單位。
10. 根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)裝置，還具備 將所述第2數(shù)據(jù)保持電路保持的數(shù)據(jù)取出至裝置外部的電路。
11. 根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，還具備 無論所述第1數(shù)據(jù)保持電路保持的數(shù)據(jù)如何，均對應(yīng)于所述第2數(shù)據(jù)保持電路保持的數(shù)據(jù)，變更輸出至裝置外部的數(shù)據(jù)的電路。
12. 根據(jù)權(quán)利要求11所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述變更輸出至裝置外部的數(shù)據(jù)的電路包含選擇電路，該選擇電路根據(jù)來自指令解碼器的控制信息，將所述第2數(shù)據(jù)保持電路保持的數(shù)據(jù)有選 擇地輸出至裝置外部。
13. 根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)裝置，還具備 對應(yīng)于所述第2數(shù)據(jù)保持電路的保持?jǐn)?shù)據(jù)，不變更地保持所述第1數(shù)據(jù)保持電路的保持?jǐn)?shù)據(jù)的電路。
14. 根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述第2數(shù)據(jù)保持電路保持的數(shù)據(jù)是在向不良列的存儲(chǔ)器單元寫入時(shí)，用于從驗(yàn)證電路電氣分離該不良列、去除對該不良列的驗(yàn)證操作的數(shù) 據(jù)。
15. 根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述第1數(shù)據(jù)保持電路及所述第2數(shù)據(jù)保持電路是設(shè)置至少1位作為單位的電路。
16. 根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)裝置，還具備 檢測電路部件，其包含第1檢測電路，其將第l檢測線設(shè)定在所述第1數(shù)據(jù)保持電路中保持的1列大小的數(shù)據(jù)的列單位的邏輯電平；第2檢 測電路，其對應(yīng)于所述第2數(shù)據(jù)保持電路中保持的數(shù)據(jù)，有選擇地將該邏 輯電平轉(zhuǎn)換到第2檢測線；以及第3檢測電路，其響應(yīng)于列激活信號，將 轉(zhuǎn)換到所述第2檢測線的邏輯電平轉(zhuǎn)換到連接于驗(yàn)證判定電路的第3檢測 線；并連接于所述第l數(shù)據(jù)保持電路和所述驗(yàn)證判定電路之間。
17. —種非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)，具備 權(quán)利要求l所述的非易失性半導(dǎo)體存儲(chǔ)裝置；以及 控制該非易失性半導(dǎo)體存儲(chǔ)裝置的控制器；其中，所述控制器具備進(jìn)行根據(jù)從所述非易失性半導(dǎo)體存儲(chǔ)裝置通知 的信息識別的不良列地址的管理的控制塊，控制塊，以從數(shù)據(jù)寫入的對象 去除對應(yīng)于該不良列地址的不良列，且廢棄來自對應(yīng)于該不良列地址的不 良列的讀出數(shù)據(jù)的方式，控制非易失性半導(dǎo)體存儲(chǔ)裝置。
18. 根據(jù)權(quán)利要求l所述的非易失性半導(dǎo)體存儲(chǔ)裝置，還具備 選擇電路，其根據(jù)來自指令解碼器的指令，選擇所述第l數(shù)據(jù)保持電路保持的讀出數(shù)據(jù)和所述第2數(shù)據(jù)保持電路保持的數(shù)據(jù)，并對應(yīng)于所述第 2數(shù)據(jù)保持電路保持的數(shù)據(jù)，無論所述第l數(shù)據(jù)保持電路保持的數(shù)據(jù)如何， 均變更輸出至輸出總線的數(shù)據(jù)，或者將所述第l數(shù)據(jù)保持電路的保持?jǐn)?shù)據(jù) 不變更地輸出至輸出總線。
19. 根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)裝置，還具備 選擇電路，其根據(jù)來自指令解碼器的指令，選擇所述第l數(shù)據(jù)保持電路保持的讀出數(shù)據(jù)和所述第2數(shù)據(jù)保持電路保持的數(shù)據(jù)，并對應(yīng)于所述第 2數(shù)據(jù)保持電路保持的數(shù)據(jù)，無論所述第l數(shù)據(jù)保持電路保持的數(shù)據(jù)如何， 均變更輸出至輸出總線的數(shù)據(jù)，或者將所述第l數(shù)據(jù)保持電路的保持?jǐn)?shù)據(jù) 不變更地輸出至輸出總線。
20. —種非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的不良列的管理方法，包括向包含非易失性半導(dǎo)體存儲(chǔ)器的非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)供給電源， 起動(dòng)非易失性半導(dǎo)體存儲(chǔ)器；檢測所述電源的供給，讀出所述非易失性半導(dǎo)體存儲(chǔ)器的存儲(chǔ)器單元 陣列中保持的不良列地址數(shù)據(jù)，作為不良列分離數(shù)據(jù)保持在保持電路中；初始化保持頁面單位的數(shù)據(jù)的數(shù)據(jù)鎖存電路，設(shè)定為第l數(shù)據(jù)；從存儲(chǔ)器控制器對所述非易失性半導(dǎo)體存儲(chǔ)器輸入不良列信息的輸出 指令，開始所述非易失性半導(dǎo)體存儲(chǔ)器中的不良列信息的輸出操作；經(jīng)由數(shù)據(jù)線，讀出1列大小的數(shù)據(jù)；判定讀出的數(shù)據(jù)的所述列是正常列還是異常列；如果該列是不良列，則更新不良列管理表格；在該列不是不良列時(shí)，或者如果該列是不良列則在更新不良列管理表 格之后，判定該列地址是否是最終列地址；在不是最終列時(shí)，增加列地址，經(jīng)由數(shù)據(jù)線，依次讀出下面的l列大 小的數(shù)據(jù)，判定該列地址是否是最終列地址；以及在判定該列地址是最終列地址的時(shí)刻，結(jié)束不良列信息輸出操作。
全文摘要
本發(fā)明公開了非易失性半導(dǎo)體存儲(chǔ)裝置、非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)、及非易失性半導(dǎo)體存儲(chǔ)系統(tǒng)中的不良列的管理方法，該非易失性半導(dǎo)體存儲(chǔ)裝置，具備存儲(chǔ)器單元陣列，其排列有能夠電氣改寫的非易失性存儲(chǔ)器單元；第1數(shù)據(jù)保持電路，其至少能夠暫時(shí)保持所述存儲(chǔ)器單元的同時(shí)讀出或?qū)懭氲慕y(tǒng)一處理單位的讀出數(shù)據(jù)或?qū)懭霐?shù)據(jù)；將所述第1數(shù)據(jù)保持電路的所述數(shù)據(jù)取出至裝置外部的電路；以及第2數(shù)據(jù)保持電路，其在電源導(dǎo)通時(shí)自動(dòng)設(shè)定數(shù)據(jù)，且能夠利用從裝置外部輸入的指令，變更在所述電源導(dǎo)通時(shí)設(shè)定的數(shù)據(jù)；其中，所述統(tǒng)一處理單位是容量等于裝置內(nèi)部利用的單位數(shù)、與可向裝置外部連續(xù)輸出或者從裝置外部連續(xù)輸入的最大單位數(shù)之和的單位。
文檔編號G11C29/04GK101261882SQ200810092088
公開日2008年9月10日 申請日期2008年2月29日 優(yōu)先權(quán)日2007年3月2日
發(fā)明者常盤直哉 申請人:株式會(huì)社東芝