專利名稱：具有非易失性存儲(chǔ)器數(shù)據(jù)傳輸能力的集成電路存儲(chǔ)器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路器件，并且更具體地涉及集成電路存儲(chǔ)器件和 系統(tǒng)以及操作集成電路存儲(chǔ)器件的方法。
背景技術(shù)：
結(jié)合隨機(jī)存取存儲(chǔ)器件利用非易失性存儲(chǔ)器件的集成電路存儲(chǔ)器 系統(tǒng)可以支持?jǐn)?shù)據(jù)轉(zhuǎn)儲(chǔ)操作，所述數(shù)據(jù)轉(zhuǎn)儲(chǔ)操作響應(yīng)于在存儲(chǔ)器系統(tǒng)的 接口所接收的讀取指令而出現(xiàn)。在常規(guī)的數(shù)據(jù)轉(zhuǎn)儲(chǔ)操作中，在非易失性 存儲(chǔ)器件中所存儲(chǔ)的數(shù)據(jù)頁(yè)面最初可以經(jīng)由總線傳輸?shù)诫S機(jī)存取存儲(chǔ) 器，隨后從所述隨機(jī)存取存儲(chǔ)器傳輸?shù)酱鎯?chǔ)器系統(tǒng)的接口 (例如，主機(jī) 接口)。通常花費(fèi)許多時(shí)鐘周期來完成的此轉(zhuǎn)儲(chǔ)操作可能涉及在非易失性 存儲(chǔ)器件和隨機(jī)存取存儲(chǔ)器件之間的數(shù)據(jù)傳輸，所述非易失性存儲(chǔ)器件 和隨機(jī)存取存儲(chǔ)器件被集成在共用的半導(dǎo)體襯底內(nèi)。圖1說明其中具有多個(gè)互連存儲(chǔ)器件的常規(guī)存儲(chǔ)器系統(tǒng)ioo。具體地，存儲(chǔ)器系統(tǒng)IOO被說明為包括主機(jī)接口 141、只讀存儲(chǔ)器(R0M)144、 隨機(jī)存取存儲(chǔ)器(RAM) 145和非易失性存儲(chǔ)器件120。此非易失性存儲(chǔ) 器件120可以是閃速存儲(chǔ)器件，可以借助接口單元(Fl) 142被可通信 地耦合到系統(tǒng)總線146。還提供了處理單元143 (a/k/a處理器)來控制 存儲(chǔ)器系統(tǒng)100的部件的操作。此處理單元143借助系統(tǒng)總線146被可 通信地耦合到存儲(chǔ)器系統(tǒng)100的其它部件。如借助在圖1中所示出的虛線(1)和(2)說明，對(duì)非易失性存儲(chǔ)器數(shù)據(jù)的請(qǐng)求可能導(dǎo)致非易失性存儲(chǔ)器數(shù)據(jù)(例加，數(shù)據(jù)頁(yè)面)經(jīng)由系統(tǒng)總線146從非易失性存儲(chǔ)器件120到隨機(jī)存取存儲(chǔ)器件145的第一傳 輸，其中所述請(qǐng)求可以由主機(jī)處理器(未示出)發(fā)出并且在主機(jī)接口 141 被接收。然后可以在處理單元143的控制下執(zhí)行第二數(shù)據(jù)傳輸操作以便 把所述數(shù)據(jù)傳輸?shù)街鳈C(jī)接口 141。作為選擇，如果對(duì)非易失性存儲(chǔ)器數(shù) 據(jù)的原始請(qǐng)求由處理單元143發(fā)出，那么第二數(shù)據(jù)傳輸操作可以包括把 數(shù)據(jù)從隨機(jī)存取存儲(chǔ)器件145傳輸?shù)剿鎏幚韱卧?43，如虛線(3)說 明。那些本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，與由圖1說明的數(shù)據(jù)傳輸路徑((l) 和(2)或(1)和(3))相關(guān)聯(lián)的時(shí)間延遲可能隨著非易失性存儲(chǔ)器件 120的頁(yè)面容量增加而增加。此延遲的增加可能導(dǎo)致在主機(jī)接口 141接 收讀取指令的時(shí)刻和使得所"讀取"數(shù)據(jù)首次可用于系統(tǒng)總線146以便 傳輸?shù)剿鲋鳈C(jī)接口 141的時(shí)刻之間存在不可接受的長(zhǎng)等待時(shí)間。發(fā)明內(nèi)容依照本發(fā)明實(shí)施例的集成電路存儲(chǔ)器系統(tǒng)包括其中具有隨機(jī)存取 存儲(chǔ)器陣列、非易失性存儲(chǔ)器陣列(例如，閃速存儲(chǔ)器陣列)和數(shù)據(jù)傳 輸電路的集成電路器件。存儲(chǔ)器陣列和數(shù)據(jù)傳輸電路可以包括在共用的 集成電路芯片中。隨機(jī)存取存儲(chǔ)器(RAM)陣列包括多個(gè)RAM單元列和第 一組多條位線，所述位線被電連接到所述多個(gè)RAM單元列。非易失性存 儲(chǔ)器陣列包括多個(gè)非易失性存儲(chǔ)器單元列和第二組多條位線，所述位線 被電連接到所述多個(gè)非易失性存儲(chǔ)器單元列。所述數(shù)據(jù)傳輸電路被電連 接到所述第一和第二組多條位線。數(shù)據(jù)傳輸電路被配置為支持在第一和 第二組多條位線之間的直接雙向通信。當(dāng)把非易失性存儲(chǔ)器數(shù)據(jù)從第二 組多條位線直接傳輸?shù)降谝唤M多條位線以及把RAM數(shù)據(jù)從所述第一組多 條位線直接傳輸?shù)剿龅诙M多條位線時(shí)進(jìn)行此通信。數(shù)據(jù)傳輸電路可 以包括傳輸門(例如，CMOS傳輸門)，所述傳輸門用來提供在第一和第 二組多條位線之間的直接雙向通信。集成電路器件還可以包括被電耦合到第二組多條位線的頁(yè)面緩沖 器和列選擇電路。在數(shù)據(jù)轉(zhuǎn)儲(chǔ)操作期間，當(dāng)啟用數(shù)據(jù)傳輸電路以支持把非易失性存儲(chǔ)器數(shù)據(jù)從第二組多條位線傳輸?shù)降谝唤M多條位線時(shí)，所述 頁(yè)面緩沖器被配置為利用從非易失性存儲(chǔ)器陣列讀取的數(shù)據(jù)來驅(qū)動(dòng)所述 第二組多條位線。還可以為第一組多條互補(bǔ)位線提供RAM陣列，以及多 個(gè)三態(tài)反相器。這些三態(tài)反相器可以具有分別被電連接到相應(yīng)的第一組 多條位線和相應(yīng)的第一組多條互補(bǔ)位線的輸入和輸出。這些三態(tài)反相器 可操作以便采用相對(duì)于由數(shù)據(jù)傳輸電路向第一組多條位線所提供的數(shù)據(jù)的互補(bǔ)數(shù)據(jù)水平而驅(qū)動(dòng)所述第一組多條互補(bǔ)位線。還可以提供用于RAM 陣列的讀出放大器陣列。此讀出放大器陣列被電連接到第一組多條位線 和第一組多條互補(bǔ)位線。依照本發(fā)明的附加實(shí)施例，向RAM頁(yè)面緩沖器提供RAM陣列。此頁(yè) 面緩沖器電連接到第一組多條位線，被配置為當(dāng)啟用數(shù)據(jù)傳輸電路以支 持把非易失性存儲(chǔ)器數(shù)據(jù)從第二組多條位線傳輸?shù)降谝唤M多條位線時(shí)從 非易失性存儲(chǔ)器陣列讀取數(shù)據(jù)。本發(fā)明更進(jìn)一步的實(shí)施例包括其中具有RAM器件、非易失性存儲(chǔ)器 件和數(shù)據(jù)傳輸電路的集成電路芯片。RAM器件包括被電連接到第一組多 條位線的RAM單元陣列，并且非易失性存儲(chǔ)器件包括被電連接到第二組 多條位線的NAND型存儲(chǔ)單元陣列。數(shù)據(jù)傳輸電路被電連接到第一和第二 組多條位線。數(shù)據(jù)傳輸電路被配置為當(dāng)把非易失性存儲(chǔ)器數(shù)據(jù)從第二組 多條位線直接傳輸?shù)降谝唤M多條位線以及把RAM數(shù)據(jù)從所述第一組多條位線直接傳輸?shù)剿龅诙M多條位線時(shí)支持在所述第一和第二組多條位 線之間的直接雙向通信。此集成電路芯片還包括被電耦合到RAM器件的 第一輸入/輸出電路和被電耦合到非易失性存儲(chǔ)器件的第二輸入/輸出電 路。還可以在集成電路芯片上提供主機(jī)接口端子，所述主機(jī)接口端子被 電耦合到第一輸入/輸出電路。還可以提供處理電路。此處理電路被配置 為在執(zhí)行用于把數(shù)據(jù)從RAM器件傳輸?shù)街鳈C(jī)接口端子的操作的情況下并 發(fā)地對(duì)從第二輸入/輸出電路所讀取的非易失性存儲(chǔ)器數(shù)據(jù)執(zhí)行錯(cuò)誤檢 測(cè)和校正操作。處理電路可以進(jìn)一步被配置為在執(zhí)行用于把數(shù)據(jù)經(jīng)由數(shù) 據(jù)傳輸電路從非易失性存儲(chǔ)器件傳輸?shù)絉AM器件的操作的情況下并發(fā)地 執(zhí)行錯(cuò)誤檢測(cè)和校正操作。


圖1是其中具有非易失性和隨機(jī)存取存儲(chǔ)器的常規(guī)數(shù)據(jù)處理裝置的 框圖，說明在從非易失性存儲(chǔ)器讀取數(shù)據(jù)操作期間其中的數(shù)據(jù)流路徑。圖2A是依照本發(fā)明一些實(shí)施例的高速存儲(chǔ)器系統(tǒng)的一部分的框圖。 圖2B是用于說明依照本發(fā)明一些實(shí)施例，通過圖2A說明的高速存儲(chǔ)器系統(tǒng)部件的列到列片(slice)的電示意圖(electrical schematic)。 圖3A是依照本發(fā)明一些實(shí)施例的高速存儲(chǔ)器系統(tǒng)的一部分的框圖。 圖3B是用于說明依照本發(fā)明一些實(shí)施例，通過圖3A說明的高速存儲(chǔ)器系統(tǒng)部件的列到列片的電示意圖。圖4A是依照本發(fā)明附加實(shí)施例的高速存儲(chǔ)器系統(tǒng)的框圖。圖4B是用于圖示由圖4A的存儲(chǔ)系統(tǒng)所執(zhí)行的操作的框圖/時(shí)序圖。圖5是圖2A - 2B和3A - 3B的高速存儲(chǔ)器系統(tǒng)的框圖，其中說明了附加系統(tǒng)部件。
具體實(shí)施方式
現(xiàn)在將參考附圖更完整地描述本發(fā)明，其中示出了本發(fā)明的示例性 實(shí)施例。然而，可以采用許多不同的形式來使本發(fā)明具體化并且不應(yīng)該 把本發(fā)明認(rèn)為是限制這里闡明的實(shí)施例；相反地，提供這些實(shí)施例以便 使本公開內(nèi)容是透徹且完整的，并且向那些本領(lǐng)域技術(shù)人員完整地表達(dá) 了本發(fā)明的范圍。在全文中采用類似的附圖標(biāo)記表示類似的元件。信號(hào) 還可以被同步和/或進(jìn)行少量的布爾操作(例如，反相)而不被認(rèn)為是不 同的信號(hào)。信號(hào)名的前綴符號(hào)"n"還可以標(biāo)示互補(bǔ)數(shù)據(jù)或信息信號(hào)。圖2A是依照本發(fā)明一些實(shí)施例的高速存儲(chǔ)器系統(tǒng)1000的一部分的 框圖。具體地，圖2A說明通過寬總線和數(shù)據(jù)傳輸電路1500被直接連接 到隨機(jī)存取存儲(chǔ)器件1400的非易失性存儲(chǔ)器件1300。如這里所更完整 地說明的那樣，非易失性存儲(chǔ)器件1300可以是N認(rèn)D型閃速存儲(chǔ)器件并 且隨機(jī)存取存儲(chǔ)器件1400可以是靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)設(shè)備。非 易失性存儲(chǔ)器件1300被說明為包括非易失性存儲(chǔ)器陣列1301，所述非 易失性存儲(chǔ)器陣列1301被布置為多個(gè)并排的非易失性存儲(chǔ)器單元列(例 如，EEPROM單元)。這些非易失性存儲(chǔ)器單元列中的每個(gè)被說明為被電耦合到相應(yīng)的位線(BL_FLASH)。非易失性存儲(chǔ)器陣列1301還被電耦合 到可以具有常規(guī)設(shè)計(jì)的頁(yè)面緩沖器1303，以及響應(yīng)于行地址(ADDRESS 的第一部分)的行選擇電路1302 (X-選擇器)。在Im的美國(guó)專利號(hào) 6,671,204標(biāo)題為"Nonvolatile Memory Device with Page Buffer Having Dual Registers and Methods of Using the Same，，中公開了可 以在非易失性存儲(chǔ)器件內(nèi)采用的頁(yè)面緩沖器的一個(gè)例子，通過引用將其 內(nèi)容包含在本申請(qǐng)中。非易失性存儲(chǔ)器件1300的輸入/輸出路徑包括響 應(yīng)于列地址(ADDRESS的第二部分)的列選擇電路1304 (示出為Y-SEL) 和輸入/輸出電路1305。此輸入/輸出電路1305被電耦合到高速存儲(chǔ)器 系統(tǒng)內(nèi)的數(shù)據(jù)總線1001 。圖2A的列選擇電路1304和輸入/輸出電路1305 可以具有常規(guī)設(shè)計(jì)并且這里不必進(jìn)一步描述。隨機(jī)存取存儲(chǔ)器件1400被說明為包括隨機(jī)存取存儲(chǔ)器陣列1401， 所述隨機(jī)存取存儲(chǔ)器陣列1401被布置為多個(gè)并排的存儲(chǔ)單元列(例如， SR認(rèn)單元)。這些存儲(chǔ)單元列中的每個(gè)被說明為被電耦合到相應(yīng)的位線 (BL—SRAM)。存儲(chǔ)器陣列1401還被電耦合到數(shù)據(jù)轉(zhuǎn)儲(chǔ)電路1403和響應(yīng) 于行地址(ADDRESS的第一部分)的行選擇電路1402 (X-選擇器)。隨機(jī) 存取存儲(chǔ)器件1400的輸入/輸出路徑包括讀出放大器和驅(qū)動(dòng)電路1404、 響應(yīng)于列地址(ADDRESS的第二部分)的列選擇電路1407(示出為Y-SEL) 以及輸入/輸出電路1405。此輸入/輸出電路1405被電耦合到數(shù)據(jù)總線 1001。圖2A的讀出放大器和驅(qū)動(dòng)電路1404、列選擇電路1407和輸入/ 輸出電路1405可以具有常規(guī)設(shè)計(jì)并且這里不必進(jìn)一步描述。圖2B是用于圖示由圖2A說明的一些高速存儲(chǔ)器系統(tǒng)部件的列到列 片的一部分的電示意圖。具體地，圖2B說明EEPROM單元1301a的一個(gè) NAND型串(NAND-type string),其被電耦合到相應(yīng)的位線FBLi。 NAND 型串被說明為包括第一麗OS晶體管和第二麗OS晶體管，所述第一麗OS 晶體管具有響應(yīng)于串選擇信號(hào)SSL的柵極端子，所述第二麗OS晶體管具 有響應(yīng)于接地選擇信號(hào)GSL的柵極端子。NAND型串還包括一個(gè)EEPROM 晶體管串，所述EEPROM晶體管具有響應(yīng)于相應(yīng)的字線信號(hào)(FWLi)的控 制柵電極。還說明頁(yè)面緩沖器單元1303a的一部分。頁(yè)面緩沖器單元 1303a電連接到相應(yīng)位線FBLi的的部分被說明為包括鎖存器和多個(gè)麗OS晶體管，所述鎖存器和NMOS晶體管如所說明的那樣連接在一起。如圖所示，鎖存器可以被形成為反向并聯(lián)連接的一對(duì)反相器。多個(gè)麗os晶體管包括響應(yīng)于閃速讀取信號(hào)FRD的麗OS晶體管、響應(yīng)于復(fù)位信號(hào)RST的 麗OS晶體管以及響應(yīng)于位線驅(qū)動(dòng)信號(hào)DRV的羅OS晶體管。把復(fù)位信號(hào) RST設(shè)置為邏輯1電平使得在存儲(chǔ)器讀取操作之前復(fù)位鎖存器。在讀取 操作期間把閃速讀取信號(hào)FRD設(shè)置為邏輯1電平可操作以便將相應(yīng)的位 線FBLi上數(shù)據(jù)傳送至鎖存器的輸出。然后可以通過把位線驅(qū)動(dòng)信號(hào)DRV 設(shè)置為邏輯l電平，將鎖存器輸出處的數(shù)據(jù)驅(qū)動(dòng)回相應(yīng)的位線FBLi，使 得從所述鎖存器輸出向位線FBLi提供直接的電連接。數(shù)據(jù)傳輸電路1500包括開關(guān)元件(SW)陣列1501。如圖2B說明， 每個(gè)開關(guān)元件可以是CMOS傳輸門1501a，其響應(yīng)于一對(duì)互補(bǔ)數(shù)據(jù)轉(zhuǎn)儲(chǔ)信 號(hào)(DATA DUMP和nDATA DUMP)。隨機(jī)存取存儲(chǔ)器陣列1401包括RAM單 元列1401a，其被說明為SRAM單元。此RAM單元列1401a包括具有響應(yīng) 于相應(yīng)字線信號(hào)(例如WLO - WLn)的柵極端子的存取晶體管。數(shù)據(jù)轉(zhuǎn) 儲(chǔ)電路1403包括數(shù)據(jù)轉(zhuǎn)儲(chǔ)單元1403a、其被說明為具有響應(yīng)于數(shù)據(jù)轉(zhuǎn)儲(chǔ) 信號(hào)DATA DUMP的控制端子的三態(tài)反相器。這些反相器中的每個(gè)在相應(yīng) 的位線BL上接收數(shù)據(jù)信號(hào)并且利用所反相的數(shù)據(jù)信號(hào)來驅(qū)動(dòng)相應(yīng)的互 補(bǔ)位線nBL。這些數(shù)據(jù)信號(hào)被傳送到讀出放大器單元1404a，使得在存儲(chǔ) 器陣列1401內(nèi)位線上的數(shù)據(jù)信號(hào)可以被鎖存?？梢允褂脭?shù)據(jù)傳輸電路1500執(zhí)行從非易失性存儲(chǔ)器件1300到RAM 器件1400的直接數(shù)據(jù)傳輸操作。就圖2B而言，直接數(shù)據(jù)傳輸操作可以 包括通過把復(fù)位信號(hào)RST驅(qū)動(dòng)到邏輯1電平達(dá)足夠的持續(xù)時(shí)間以便復(fù)位 鎖存器繼而把所述復(fù)位信號(hào)RST從高切換到低來復(fù)位頁(yè)面緩沖器單元 1303a內(nèi)的鎖存器。此后，執(zhí)行常規(guī)的操作以便把數(shù)據(jù)從NAND型串1301a 內(nèi)的所選單元讀取到相應(yīng)的位線FBLi，并且通過把讀取信號(hào)FRD從低切 換到高達(dá)足夠的持續(xù)時(shí)間以便鎖存位線數(shù)據(jù)來把此數(shù)據(jù)傳送到頁(yè)面緩沖 器單元1303a內(nèi)的鎖存器。在鎖存位線數(shù)據(jù)之后，頁(yè)面緩沖器單元1303a 內(nèi)的鎖存器用來通過把驅(qū)動(dòng)信號(hào)DRV和數(shù)據(jù)轉(zhuǎn)儲(chǔ)信號(hào)DATA DUMP設(shè)置為 邏輯1電平來利用讀取的數(shù)據(jù)驅(qū)動(dòng)位線FBLi和BL。把數(shù)據(jù)轉(zhuǎn)儲(chǔ)信號(hào)DATA DUMP設(shè)置為邏輯1電平還啟用三態(tài)反相器1403a，使得在RAM器件140010內(nèi)的互補(bǔ)位線BL和nBL對(duì)之間建立差分?jǐn)?shù)據(jù)信號(hào)。然后由讀出放大器單 元1404a檢測(cè)并鎖存差分?jǐn)?shù)據(jù)信號(hào)。然后可以把RAM器件1400內(nèi)的所選 字線(WLO-WLn)驅(qū)動(dòng)到邏輯l電平，使得把被讀出放大器單元1404a 鎖存的數(shù)據(jù)寫入到R歲器件1400內(nèi)所選擇的RAM單元行中。依照這種方 式，可以把非易失性存儲(chǔ)器數(shù)據(jù)從非易失性存儲(chǔ)器件1300經(jīng)由數(shù)據(jù)傳輸 電路1500直接傳輸?shù)诫S機(jī)存取存儲(chǔ)器件1400。圖3A是依照本發(fā)明附加實(shí)施例的高速存儲(chǔ)器系統(tǒng)1000'的一部分 的框圖。具體地，圖3A說明通過寬總線和數(shù)據(jù)傳輸電路1500被直接連 接到隨機(jī)存取存儲(chǔ)器件1400'的非易失性存儲(chǔ)器件1300。如這里所更完 整地說明的那樣，非易失性存儲(chǔ)器件1300可以是NAND型閃速存儲(chǔ)器件 并且隨機(jī)存取存儲(chǔ)器件1400'可以是靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)設(shè)備。 非易失性存儲(chǔ)器件1300被說明為包括非易失性存儲(chǔ)器陣列1301，所述 非易失性存儲(chǔ)器陣列1301被布置為多個(gè)并排的非易失性存儲(chǔ)器單元列(例如，EEPROM單元)。這些非易失性存儲(chǔ)器單元列中的每個(gè)被說明為 被電耦合到相應(yīng)的位線(BL—FLASH)。非易失性存儲(chǔ)器陣列1301還被電 耦合到可以具有常規(guī)設(shè)計(jì)的頁(yè)面緩沖器1303，以及響應(yīng)于行地址(ADDRESS的第一部分)的行選擇電路1302 (X-選擇器)。非易失性存儲(chǔ) 器件1300的輸入/輸出路徑包括響應(yīng)于列地址(ADDRESS的第二部分) 的列選擇電路1304 (示出為Y-SEL)和輸入/輸出電路1305。此輸入/輸 出電路1305被電耦合到高速存儲(chǔ)器系統(tǒng)內(nèi)的數(shù)據(jù)總線1001。圖3A的列 選擇電路1304和輸入/輸出電路1305可以具有常規(guī)設(shè)計(jì)并且這里不必進(jìn) 一步描述。隨機(jī)存取存儲(chǔ)器件1400'被說明為包括隨機(jī)存取存儲(chǔ)器陣列1401， 所述隨機(jī)存取存儲(chǔ)器陣列1401被布置為多個(gè)并排的存儲(chǔ)器單元列(例 如，SRAM單元)。這些存儲(chǔ)單元列中的每個(gè)被說明為被電耦合到相應(yīng)的 位線(BL_SRAM)。存儲(chǔ)器陣列1401還被電耦合到頁(yè)面緩沖器1406和響 應(yīng)于行地址(ADDRESS的第一部分)的行選擇電路1402 (X-選擇器)。隨 機(jī)存取存儲(chǔ)器件1400'的輸入/輸出路徑包括讀出放大器和驅(qū)動(dòng)電路 1404、響應(yīng)于列地址(ADDRESS的第二部分)的列選擇電路1407 (示出 為Y-SEL)以及輸入/輸出電路1405。此輸入/輸出電路1405被電耦合到數(shù)據(jù)總線1001。圖3A的讀出放大器和驅(qū)動(dòng)電路1404、列選擇電路1407 和輸入/輸出電路1405可以具有常規(guī)設(shè)計(jì)并且這里不必進(jìn)一步描述。圖3B是用于說明通過圖3A說明的一些高速存儲(chǔ)器系統(tǒng)部件的列到 列片的一部分的電示意圖。具體地，圖3B說明EEPR0M單元1301a的NAND 型串，其被電耦合到相應(yīng)的位線FBLi。NAND型串被說明為包括第一 麗OS 晶體管和第二麗OS晶體管，所述第一 麗OS晶體管具有響應(yīng)于串選擇信 號(hào)SSL的柵極端子，所述第二畫OS晶體管具有響應(yīng)于接地選擇信號(hào)GSL 的柵極端子。NAND型串還包括一個(gè)EEPROM晶體管串，所述EEPROM晶體 管具有響應(yīng)于相應(yīng)的字線信號(hào)(FWLi)的控制柵電極。還說明頁(yè)面緩沖 器單元1303a的一部分。頁(yè)面緩沖器單元1303a電連接到相應(yīng)位線FBLi 的部分被說明為包括鎖存器和^個(gè)麗OS晶體管，所述鎖存器和NMOS晶 體管如所說明的那樣連接在一起。如圖所示，鎖存器可以被形成為反向 并聯(lián)連接的一對(duì)反相器。多個(gè)麗OS晶體管包括響應(yīng)于閃速讀取信號(hào)FRD 的麗OS晶體管、響應(yīng)于復(fù)位信號(hào)RST的NMOS晶體管以及響應(yīng)于位線驅(qū) 動(dòng)信號(hào)DRV的麗OS晶體管。把復(fù)位信號(hào)RST設(shè)置為邏輯1電平使得在存 儲(chǔ)器讀取操作之前復(fù)位鎖存器。在讀取操作期間把閃速讀取信號(hào)FRD設(shè) 置為邏輯1電平可操作以便將相應(yīng)的位線FBLi上的數(shù)據(jù)傳送到鎖存器的 輸出。然后可以通過把位線驅(qū)動(dòng)信號(hào)DRV設(shè)置為邏輯1電平，將鎖存器 輸出處的數(shù)據(jù)驅(qū)動(dòng)回相應(yīng)的位線FBLi，使得從所述鎖存器輸出向位線 FBLi提供直接的電連接。數(shù)據(jù)傳輸電路1500包括開關(guān)元件(SW)陣列1501。如圖3B說明， 每個(gè)開關(guān)元件可以是CMOS傳輸門1501a，其響應(yīng)于一對(duì)互補(bǔ)數(shù)據(jù)轉(zhuǎn)儲(chǔ)信 號(hào)(DATA DUMP和nDATA DUMP)。隨機(jī)存取存儲(chǔ)器陣列1401包括RAM單 元列1401a，其被說明為SRAM單元。此RAM單元列1401a包括具有響應(yīng) 于相應(yīng)字線信號(hào)(例如WLO-WLn)的柵極端子的存取晶體管。頁(yè)面緩沖 器1406包括頁(yè)面緩沖器單元陣列1406a，其被連接到源于RAM陣列1401 的相應(yīng)位線對(duì)nBL和BL。每個(gè)頁(yè)面緩沖器單元1406a被說明為包括鎖存 器和具有響應(yīng)于SRAM驅(qū)動(dòng)信號(hào)SDRV的柵極端子的一對(duì)麗OS存取晶體 管，所述鎖存器示出為一對(duì)反相器?？梢酝ㄟ^利用邏輯l脈沖來驅(qū)動(dòng)復(fù) 位信號(hào)線RST由此經(jīng)由麗OS下拉晶體管把鎖存器的輸出拉到邏輯0電平，來復(fù)位鎖存器的狀態(tài)。如說明的那樣，此腦OS下拉晶體管具有被電連接到復(fù)位信號(hào)線RST的柵極端子。通過把SRAM讀取信號(hào)SRD驅(qū)動(dòng)到邏輯1電平達(dá)足夠的持續(xù)時(shí)間以 便使鎖存器能夠從互補(bǔ)位線nBL接收數(shù)據(jù)來執(zhí)行把數(shù)據(jù)讀取到頁(yè)面緩沖 器單元1406a中，所述互補(bǔ)位線nBL被連接到單元1406a內(nèi)的麗OS晶體 管的柵極端子，如說明的那樣?？梢酝ㄟ^把驅(qū)動(dòng)信號(hào)SDRV設(shè)置為邏輯1 電平來把在鎖存器上所存儲(chǔ)的數(shù)據(jù)驅(qū)動(dòng)到相應(yīng)的位線對(duì)nBL和BL，使得 存取晶體管被開啟由此把所述鎖存器的輸出電連接到所述位線nBL和 BL。然后可以通過把所選字線(WLO-WLn)驅(qū)動(dòng)為邏輯1電平來把在位線 nBL和BL上所驅(qū)動(dòng)的信號(hào)傳送到RAM陣列1401內(nèi)的所選行。讀出放大 器單元1404a還可以通過在從RAM器件1400'讀取數(shù)據(jù)的操作期間檢測(cè) 并放大位線nBL和BL上的差分信號(hào)來執(zhí)行鎖存功能?？梢允褂脭?shù)據(jù)傳輸電路1500執(zhí)行從非易失性存儲(chǔ)器件1300到RAM 器件1400'的直接數(shù)據(jù)傳輸操作。就圖3B而言，直接數(shù)據(jù)傳輸操作可以 包括通過把復(fù)位信號(hào)RST驅(qū)動(dòng)到邏輯1電平達(dá)足夠的持續(xù)時(shí)間以便復(fù)位 鎖存器繼而把所述復(fù)位信號(hào)RST從高切換到低來復(fù)位頁(yè)面緩沖器單元 1303a內(nèi)的鎖存器。此后，執(zhí)行常規(guī)的操作以便把數(shù)據(jù)從NAND型串1301a 內(nèi)的所選單元讀取到相應(yīng)的位線FBLi，并且通過把讀取信號(hào)FRD從低切 換到高達(dá)足夠的持續(xù)時(shí)間以便鎖存位線數(shù)據(jù)來把此數(shù)據(jù)傳送到頁(yè)面緩沖 器單元1303a內(nèi)的鎖存器。在鎖存位線數(shù)據(jù)之后，頁(yè)面緩沖器單元1303a 內(nèi)的鎖存器用來通過把驅(qū)動(dòng)信號(hào)DRV和數(shù)據(jù)轉(zhuǎn)儲(chǔ)信號(hào)DATA DUMP設(shè)置為 邏輯1電平來利用讀取的數(shù)據(jù)驅(qū)動(dòng)位線FBLi和nBL。然后可以通過把 SRAM讀取信號(hào)SRD設(shè)置為邏輯1電平來把向位線nBL所提供的數(shù)據(jù)鎖存 到頁(yè)面緩沖器單元1406a中。在此之后，SRAM驅(qū)動(dòng)信號(hào)SDRV可以被設(shè) 置為邏輯1電平以便開啟頁(yè)面緩沖器單元1406a內(nèi)的存取晶體管并且利 用不同數(shù)據(jù)來驅(qū)動(dòng)位線nBL和BL，所述不同數(shù)據(jù)然后可以被寫入到RAM 陣列1401內(nèi)的所選行中。依照本發(fā)明的附加實(shí)施例，可以由在兩個(gè)輸入/輸出電路1305和 1405之間的直接總線連接來代替在由圖2A-2B和3A-3B說明的數(shù)據(jù)傳輸 '電路1500內(nèi)的寬總線和開關(guān)元件。此直接總線可能是專用于在非易失性和RAM存儲(chǔ)器件1300和1400 (或1400')之間數(shù)據(jù)傳輸?shù)目偩€。從而與 存儲(chǔ)系統(tǒng)1000和1001'內(nèi)的許多部件共享的數(shù)據(jù)總線1001不同，直接 總線可能是僅由RAM和非易失性存儲(chǔ)器件所共享的附加總線。圖4A-4B說明依照本發(fā)明附加實(shí)施例的存儲(chǔ)器系統(tǒng)2000。此存儲(chǔ)器 系統(tǒng)2000被說明為包括閃速存儲(chǔ)器件2300、 RAM器件2400、主機(jī)接口 單元2500、處理單元2100和只讀存儲(chǔ)器(ROM) 2200，其可以被集成在 單個(gè)集成電路芯片上。主機(jī)接口單元2500可以包括在集成電路芯片上的 主機(jī)接口端子(例如，1/0端子)。由圖4A說明的器件被電耦合到共享 數(shù)據(jù)總線2001。另外，提供了用于支持在閃速存儲(chǔ)器件2300和RAM器 件2400之間的直接數(shù)據(jù)轉(zhuǎn)儲(chǔ)的寬數(shù)據(jù)總線2600。還提供了較窄的數(shù)據(jù) 總線2700以便支持在RAM器件2400和主機(jī)接口 2500之間的直接數(shù)據(jù)傳 輸。主機(jī)接口 2500可以在正常操作期間經(jīng)由端子被電耦合到外部主機(jī)處 理器(HOST)。在典型的應(yīng)用中，對(duì)于其中較窄的數(shù)據(jù)總線2700和共享 總線2001具有寬度N的情況來說，其中N是正整數(shù)(例如，N = 8， 16， 32，...)，寬數(shù)據(jù)總線2600的寬度可以大于32N。此外如圖4B的框圖/ 時(shí)序圖說明，用于導(dǎo)致從閃速存儲(chǔ)器件2300到RAM器件2400進(jìn)行大容量數(shù)據(jù)傳輸?shù)臄?shù)據(jù)轉(zhuǎn)儲(chǔ)操作后面可以是用于改進(jìn)系統(tǒng)效率的多個(gè)"并行" 操作。具體地，可以在對(duì)來源于閃速存儲(chǔ)器件2300的數(shù)據(jù)與執(zhí)行錯(cuò)誤檢測(cè)和校正(EDC)操作并發(fā)地執(zhí)行把所"轉(zhuǎn)儲(chǔ)"的數(shù)據(jù)從RAM器件2400 經(jīng)由主機(jī)接口 2500傳輸?shù)街鳈C(jī)的操作?？梢杂商幚韱卧?100經(jīng)由較窄 的共享數(shù)據(jù)總線2001執(zhí)行這些EDC操作，所述處理單元2100直接從閃 速存儲(chǔ)器件2300接收所"轉(zhuǎn)儲(chǔ)"數(shù)據(jù)的許多周期。最后如圖5的框圖說明，這里所描述的存儲(chǔ)器系統(tǒng)1000或1000' 可以包括處理單元IIOO和只讀存儲(chǔ)器(ROM) 1200，其被電耦合到共享 數(shù)據(jù)總線1001。此處理單元1100可以包括中央處理器CPU 1110和控制 邏輯塊1120，其被獨(dú)立地連接到共享數(shù)據(jù)總線1001由此對(duì)在存儲(chǔ)器系 統(tǒng)內(nèi)的數(shù)據(jù)流操作提供了較大的控制。在附圖和說明書中，公開了典型的本發(fā)明的優(yōu)選實(shí)施例，并且盡管 使用特定術(shù)語，然而只按照通常的和描述性的方式使用所述術(shù)語，而非 為了限制，在下面的權(quán)利要求中闡明了本發(fā)明的范圍。
權(quán)利要求
1、一種集成電路器件，包括隨機(jī)存取存儲(chǔ)器陣列，其中具有多個(gè)隨機(jī)存取存儲(chǔ)器單元列和第一組多條位線，所述第一組多條位線被電連接到所述多個(gè)隨機(jī)存取存儲(chǔ)器單元列；非易失性存儲(chǔ)器陣列，其中具有多個(gè)非易失性存儲(chǔ)器單元列和第二組多條位線，所述第二組多條位線被電連接到所述多個(gè)非易失性存儲(chǔ)器單元列；和數(shù)據(jù)傳輸電路，被電連接到所述第一和第二組多條位線，所述數(shù)據(jù)傳輸電路被配置為當(dāng)把非易失性存儲(chǔ)器數(shù)據(jù)從所述第二組多條位線直接傳輸?shù)剿龅谝唤M多條位線以及把隨機(jī)存取存儲(chǔ)器數(shù)據(jù)從所述第一組多條位線直接傳輸?shù)剿龅诙M多條位線時(shí)支持所述第一和第二組多條位線之間的直接雙向通信。
2、 如權(quán)利要求l所述的集成電路器件，進(jìn)一步包括被電耦合到所 述第二組多條位線的頁(yè)面緩沖器。
3、 如權(quán)利要求2所述的集成電路器件，其中所述頁(yè)面緩沖器被配 置為當(dāng)啟用所述數(shù)據(jù)傳輸電路以支持把非易失性存儲(chǔ)器數(shù)據(jù)從所述第二 組多條位線傳輸?shù)剿龅谝唤M多條位線時(shí)利用從所述非易失性存儲(chǔ)器陣 列讀取的數(shù)據(jù)來驅(qū)動(dòng)所述第二組多條位線。
4、 如權(quán)利要求3所述的集成電路器件，其中所述數(shù)據(jù)傳輸電路包 括在相應(yīng)的第一組多條位線和相應(yīng)的第二組多條位線之間串聯(lián)電連接的 多個(gè)傳輸門。
5、 如權(quán)利要求1所述的集成電路器件，其中所述數(shù)據(jù)傳輸電路包 括在相應(yīng)的第一組多條位線和相應(yīng)的第二組多條位線之間串聯(lián)電連接的 多個(gè)傳輸門。
6、 如權(quán)利要求1所述的集成電路器件，進(jìn)一步包括被電連接到所 述第一組多條位線的隨機(jī)存取存儲(chǔ)器頁(yè)面緩沖器。
7、 如權(quán)利要求6所述的集成電路器件，其中所述隨機(jī)存取存儲(chǔ)器頁(yè)面緩沖器被配置為當(dāng)啟用所述數(shù)據(jù)傳輸電路以支持把非易失性存儲(chǔ)器 數(shù)據(jù)從所述第二組多條位線傳輸?shù)剿龅谝唤M多條位線時(shí)從所述非易失 性存儲(chǔ)器陣列讀取數(shù)據(jù)。
8、 如權(quán)利要求1所述的集成電路器件，進(jìn)一步包括多個(gè)三態(tài)反相 器和與所述隨機(jī)存取存儲(chǔ)器陣列相關(guān)聯(lián)的第一組多條互補(bǔ)位線，所述三 態(tài)反相器具有分別被電連接相應(yīng)的第一組多條位線和相應(yīng)的第一組多條 互補(bǔ)位線的輸入和輸出。
9、 如權(quán)利要求8所述的集成電路器件，進(jìn)一步包括被電連接到所 述第一組多條位線和第一組多條互補(bǔ)位線的讀出放大器陣列。
10、 一種集成電路芯片，包括隨機(jī)存取存儲(chǔ)器件，包括多個(gè)隨機(jī)存取存儲(chǔ)器單元列、多個(gè)三態(tài)反 相器和被電連接到所述多個(gè)隨機(jī)存取存儲(chǔ)器單元列的第一組多條互補(bǔ)位 線對(duì)，所述三態(tài)反相器具有在相應(yīng)的第一組多條互補(bǔ)位線對(duì)之間電連接的輸入和輸出；非易失性存儲(chǔ)器件，其中具有多個(gè)非易失性存儲(chǔ)器單元列和第二組 多條位線，所述第二組多條位線被電連接到所述多個(gè)非易失性存儲(chǔ)器單 元列；和數(shù)據(jù)傳輸電路，被電連接到第一組多條互補(bǔ)位線對(duì)中真正或互補(bǔ)的 位線和所述第二組多條位線，所述數(shù)據(jù)傳輸電路被配置為當(dāng)把非易失性 存儲(chǔ)器數(shù)據(jù)從所述非易失性存儲(chǔ)器件傳輸?shù)剿鲭S機(jī)存取存儲(chǔ)器件以及 把隨機(jī)存取存儲(chǔ)器數(shù)據(jù)從所述隨機(jī)存取存儲(chǔ)器件傳輸?shù)剿龇且资源?儲(chǔ)器件時(shí)支持在所述第一組多條互補(bǔ)位線對(duì)中真正或互補(bǔ)的位線和所述 第二組多條位線之間的直接雙向通信。
11、 如權(quán)利要求IO所述的集成電路芯片，進(jìn)一步包括被電耦合到 所述第二組多條位線的頁(yè)面緩沖器。
12、 如權(quán)利要求11所述的集成電路芯片，其中所述頁(yè)面緩沖器被 配置為當(dāng)啟用所述數(shù)據(jù)傳輸電路以支持把非易失性存儲(chǔ)器數(shù)據(jù)從所述第 二組多條位線傳輸?shù)剿龅谝唤M多條互補(bǔ)位線對(duì)中真正或互補(bǔ)的位線時(shí) 利用從所述非易失性存儲(chǔ)器件讀取的數(shù)據(jù)來驅(qū)動(dòng)所述第二組多條位線。
13、 如權(quán)利要求12所述的集成電路芯片，其中所述數(shù)據(jù)傳輸電路包括在相應(yīng)的第一組多條互補(bǔ)位線對(duì)和相應(yīng)的第二組多條位線之間串聯(lián) 電連接的多個(gè)傳輸門。
14、 如權(quán)利要求10所述的集成電路芯片，進(jìn)一步包括被電連接到 所述第一組多條互補(bǔ)位線對(duì)的隨機(jī)存取存儲(chǔ)器頁(yè)面緩沖器。
15、 如權(quán)利要求14所述的集成電路芯片，其中所述隨機(jī)存取存儲(chǔ) 器頁(yè)面緩沖器被配置為當(dāng)啟用所述數(shù)據(jù)傳輸電路以支持把非易失性存儲(chǔ) 器數(shù)據(jù)從所述第二組多條位線傳輸?shù)较鄳?yīng)的第一組多條互補(bǔ)位線對(duì)時(shí)從 所述非易失性存儲(chǔ)器讀取數(shù)據(jù)。
16、 一種集成電路芯片，包括隨機(jī)存取存儲(chǔ)器件，其中具有被電連接到第一組多條位線的隨機(jī)存 取存儲(chǔ)器單元陣列；非易失性存儲(chǔ)器件，其中具有被電連接到第二組多條位線的NAND 型存儲(chǔ)單元陣列；和數(shù)據(jù)傳輸電路，被電連接到所述第一和第二組多條位線，所述數(shù)據(jù) 傳輸電路被配置為當(dāng)把非易失性存儲(chǔ)器數(shù)據(jù)從所述第二組多條位線直接 傳輸?shù)剿龅谝唤M多條位線以及把隨機(jī)存取存儲(chǔ)器數(shù)據(jù)從所述第一組多 條位線直接傳輸?shù)剿龅诙M多條位線時(shí)支持在所述第一和第二組多條 位線之間的直接雙向通信。
17、 如權(quán)利要求16所述的集成電路芯片，進(jìn)一步包括 第一輸入/輸出電路，被電耦合到所述隨機(jī)存取存儲(chǔ)器件；和 第二輸入/輸出電路，被電耦合到所述非易失性存儲(chǔ)器件。
18、 如權(quán)利要求17所述的集成電路芯片，其中所述集成電路芯片 包括被電耦合到所述第一輸入/輸出電路的多個(gè)主機(jī)接口端子。
19、 如權(quán)利要求18所述的集成電路芯片，進(jìn)一步包括處理電路， 所述處理電路被配置為與把數(shù)據(jù)從所述隨機(jī)存取存儲(chǔ)器件傳輸?shù)街鳈C(jī)接 口端子并發(fā)地對(duì)從所述第二輸入/輸出電路讀取的非易失性存儲(chǔ)器數(shù)據(jù) 執(zhí)行錯(cuò)誤檢測(cè)和校正操作。
20、 如權(quán)利要求19所述的集成電路芯片，其中所述處理電路進(jìn)一 步被配置為與把數(shù)據(jù)從所述非易失性存儲(chǔ)器件經(jīng)由所述數(shù)據(jù)傳輸電路傳 輸?shù)剿鲭S機(jī)存取存儲(chǔ)器件的操作并發(fā)地執(zhí)行錯(cuò)誤檢測(cè)和校正操作。
全文摘要
本申請(qǐng)涉及一種具有非易失性存儲(chǔ)器數(shù)據(jù)傳輸能力的集成電路存儲(chǔ)器系統(tǒng)，該集成電路存儲(chǔ)器系統(tǒng)包括其中具有隨機(jī)存取存儲(chǔ)器陣列、非易失性存儲(chǔ)器陣列(例如，閃速存儲(chǔ)器陣列)和數(shù)據(jù)傳輸電路的集成電路器件。存儲(chǔ)器陣列和數(shù)據(jù)傳輸電路可以包括在共用的集成電路芯片中。隨機(jī)存取存儲(chǔ)器(RAM)陣列包括多個(gè)RAM單元列和第一組多條位線，所述第一組多條位線被電連接到所述多個(gè)RAM單元列。非易失性存儲(chǔ)器陣列包括多個(gè)非易失性存儲(chǔ)器單元列和第二組多條位線，所述第二組多條位線被電連接多個(gè)非易失性存儲(chǔ)器單元列。數(shù)據(jù)傳輸電路被電連接到第一和第二組多條位線。數(shù)據(jù)傳輸電路被配置為支持在第一和第二組多條位線之間的直接雙向通信。
文檔編號(hào)G11C7/10GK101256828SQ20081009203
公開日2008年9月3日 申請(qǐng)日期2008年2月1日 優(yōu)先權(quán)日2007年2月8日
發(fā)明者李承源, 李炳勛, 金善券, 金起弘 申請(qǐng)人:三星電子株式會(huì)社