專(zhuān)利名稱(chēng)：基于掃描鏈的存儲(chǔ)器測(cè)試裝置及其使用方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種芯片的測(cè)試裝置及其使用方法，尤其是一種存儲(chǔ)器的 測(cè)試裝置及其使用方法。
背景技術(shù)：
隨著半導(dǎo)體工藝尺寸不斷縮小，IC設(shè)計(jì)的規(guī)模越來(lái)越大，尤其是SoC 芯片的高速發(fā)展，高度復(fù)雜的SoC芯片產(chǎn)品正面臨著高可靠性、高質(zhì)量、 低成本以及更短的產(chǎn)品上市周期等日益嚴(yán)峻的挑戰(zhàn)。一方面隨著半導(dǎo)體工 藝尺寸的縮小，芯片可能存在的缺陷類(lèi)型和數(shù)量越來(lái)越多，尤其是嵌入式 存儲(chǔ)器因?yàn)殡娐访芏雀?，出現(xiàn)缺陷的可能性就更大；另一方面，隨著IC 產(chǎn)品的復(fù)雜度的提高，芯片的規(guī)模越來(lái)越大，芯片內(nèi)的邏輯電路也越來(lái)越 多，而且ROM、 RAM在SoC產(chǎn)品中的比重越來(lái)越大。如何有效的檢測(cè)出芯 片的缺陷成為芯片成本的一個(gè)重要方面；而且如何分析芯片缺陷，并相應(yīng) 改進(jìn)芯片設(shè)計(jì)也成為芯片周期必不可少的環(huán)節(jié)。
為了更全面更有效的測(cè)試芯片，芯片在設(shè)計(jì)時(shí)需要考慮DFT (design for test)。現(xiàn)在主流的數(shù)字DFT測(cè)試技術(shù)有掃描鏈測(cè)試技術(shù)(scan chain test)和存儲(chǔ)器內(nèi)建自測(cè)試技術(shù)(MBIST)。
掃描鏈測(cè)試技術(shù)主要應(yīng)用于測(cè)試一般的邏輯電路。它是用可掃描觸發(fā) 器替換電路中的一般觸發(fā)器，如圖1所示。然后按照物理位置順序連接形 成一條或多條很長(zhǎng)的"移位器"(掃描鏈)，如圖2所示。在測(cè)試時(shí)，如圖3所示，先在測(cè)試模式(test mode)下把激勵(lì)數(shù)據(jù)逐個(gè)按時(shí)鐘送入(稱(chēng) 為shift cycles),繼而轉(zhuǎn)換到電路的功能模式下，并且在芯片的輸入端 上加激勵(lì)信號(hào)，使功能電路邏輯生效(capture cycle),所有的激勵(lì)和移 位進(jìn)入的數(shù)據(jù)輸入到每一個(gè)邏輯錐中(logic cone),下一個(gè)時(shí)鐘周期馬 上再轉(zhuǎn)入測(cè)試模式，把響應(yīng)結(jié)果按時(shí)鐘逐個(gè)由掃描鏈末端送出，再將實(shí)際 結(jié)果與預(yù)期結(jié)果比較。在整個(gè)掃描鏈測(cè)試過(guò)程中，所有內(nèi)嵌存儲(chǔ)器都是被 忽略的。掃描鏈測(cè)試技術(shù)有很高的邏輯電路測(cè)試覆蓋率，而且對(duì)測(cè)試設(shè)備 的要求很低，所以，從高測(cè)試質(zhì)量、低測(cè)試成本的角度考慮，掃描鏈測(cè)試 技術(shù)是目前邏輯電路測(cè)試設(shè)計(jì)的主流技術(shù)。
存儲(chǔ)器內(nèi)建自測(cè)試技術(shù)以芯片設(shè)計(jì)中的R旭和ROM模型為目標(biāo)，其結(jié) 構(gòu)如圖4所示。由于存儲(chǔ)器缺陷類(lèi)型不同于一般邏輯的缺陷類(lèi)型，所以檢 測(cè)RAM和ROM不同于檢測(cè)隨機(jī)邏輯，存儲(chǔ)器內(nèi)建自測(cè)試針對(duì)檢測(cè)RAM和 ROM共有的缺陷類(lèi)型采用了有效的電路和算法。存儲(chǔ)器內(nèi)建自測(cè)試通常采 用一種或多種算法為測(cè)試存儲(chǔ)器一種或多種缺陷類(lèi)型而特別設(shè)計(jì)，其電路 包括測(cè)試向量產(chǎn)生電路，BIST控制電路、響應(yīng)分析電路三部分。測(cè)試向 量產(chǎn)生電路可生成多種測(cè)試向量，不同的測(cè)試算法實(shí)現(xiàn)的電路所產(chǎn)生的測(cè) 試向量?jī)?nèi)容也不同；BIST控制電路通常由狀態(tài)機(jī)實(shí)現(xiàn)，控制BIST對(duì)存儲(chǔ) 器的讀寫(xiě)操作，響應(yīng)分析器既可以用比較器實(shí)現(xiàn)，也可以用壓縮器多輸入 移位寄存器(MISR)電路實(shí)現(xiàn)，它對(duì)照已知正常的存儲(chǔ)器響應(yīng)，比較實(shí)際存 儲(chǔ)器模型響應(yīng)并檢測(cè)器件錯(cuò)誤。傳統(tǒng)的存儲(chǔ)器內(nèi)建自測(cè)試結(jié)構(gòu)如圖5所 示，各個(gè)存儲(chǔ)器內(nèi)建自測(cè)試模塊的test—fail引腳分別通過(guò)或邏輯傳輸?shù)?芯片引腳上，其test—done引腳分別通過(guò)與邏輯傳輸?shù)叫酒_上。存儲(chǔ)器內(nèi)建自測(cè)試技術(shù)有很多優(yōu)勢(shì)，首先它可以實(shí)現(xiàn)可測(cè)性設(shè)計(jì)的自動(dòng)化，自 動(dòng)實(shí)現(xiàn)通用存儲(chǔ)器測(cè)試算法，達(dá)到高測(cè)試質(zhì)量、低測(cè)試成本的目的；其次 存儲(chǔ)器內(nèi)建自測(cè)試電路可以利用系統(tǒng)時(shí)鐘進(jìn)行"全速"測(cè)試，從而覆蓋更 多生成缺陷，減少測(cè)試時(shí)間。此外存儲(chǔ)器內(nèi)建自測(cè)試的初始化測(cè)試向量可 以在很低成本的測(cè)試設(shè)備上進(jìn)行。所以，從高測(cè)試質(zhì)量、低測(cè)試成本的角 度考慮，存儲(chǔ)器內(nèi)建自測(cè)試是目前嵌入式存儲(chǔ)器測(cè)試設(shè)計(jì)的主流技術(shù)。但 是存儲(chǔ)器內(nèi)建自測(cè)試技術(shù)也有一些不足，芯片在測(cè)試設(shè)備測(cè)試時(shí)，只能測(cè) 出芯片中有沒(méi)有存儲(chǔ)器缺陷，但是很難知道那塊存儲(chǔ)器有缺陷。

發(fā)明內(nèi)容
現(xiàn)有的存儲(chǔ)器內(nèi)建自測(cè)試技術(shù)很難測(cè)到具體那塊存儲(chǔ)器有缺陷，不 利于缺陷分析和設(shè)計(jì)改進(jìn)。本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種基于掃 描鏈測(cè)試的存儲(chǔ)器內(nèi)建自測(cè)試裝置，能在不增加任何芯片面積的前提下， 有效的定位缺陷存儲(chǔ)器，方便缺陷分析和設(shè)計(jì)改進(jìn)。
為了解決以上技術(shù)問(wèn)題，本發(fā)明提供了一種基于掃描鏈的存儲(chǔ)器測(cè) 試裝置，包括存儲(chǔ)器內(nèi)建自測(cè)試模塊，該存儲(chǔ)器內(nèi)建自測(cè)試模塊包括測(cè)試
向量產(chǎn)生電路、內(nèi)建自測(cè)試控制電路和存儲(chǔ)器響應(yīng)分析電路；存儲(chǔ)器內(nèi)建
自測(cè)試模塊內(nèi)有用來(lái)保存內(nèi)建自測(cè)試結(jié)果的可掃描觸發(fā)器，所述可掃描觸 發(fā)器與邏輯電路可掃描觸發(fā)器串聯(lián)成掃描鏈，該掃描鏈通過(guò)存儲(chǔ)器芯片端 口可控可觀。
因?yàn)楸景l(fā)明提供的基于掃描鏈測(cè)試的存儲(chǔ)器內(nèi)建自測(cè)試裝置。通過(guò) 掃描鏈的方式確定存儲(chǔ)器上模塊的位置，能夠在在不增加任何芯片面積的 前提下，有效的定位有缺陷的存儲(chǔ)器模塊。前述基于掃描鏈的存儲(chǔ)器測(cè)試裝置的使用方法，包括以下步驟 在存儲(chǔ)器內(nèi)建自測(cè)試模式下完成存儲(chǔ)器的自檢測(cè)，并把測(cè)試結(jié)果存儲(chǔ)
到內(nèi)建自測(cè)試模塊可掃描觸發(fā)器中；
切換到掃描鏈測(cè)試模式，逐個(gè)移出掃描鏈上各個(gè)可掃描觸發(fā)器中存儲(chǔ)
的值；
將這些可掃描觸發(fā)器的值通過(guò)掃描鏈在掃描端口上逐個(gè)移出，由測(cè)試
設(shè)備檢測(cè)這些值；
如果檢測(cè)到掃描端口上有測(cè)試結(jié)果值與預(yù)期值不同，計(jì)算該掃描鏈的 長(zhǎng)度和掃描鏈移出數(shù)據(jù)的時(shí)鐘周期數(shù)，以確定和預(yù)期的值不相同的可掃描 觸發(fā)器位置，從而確定該可掃描觸發(fā)器對(duì)應(yīng)的存儲(chǔ)器缺陷。


下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明。
圖l為掃描觸發(fā)器的示意圖2為掃描觸發(fā)器組成掃描鏈的示意圖3為掃描鏈測(cè)試工作方式的示意圖4為存儲(chǔ)器內(nèi)建自測(cè)試模塊的示意圖5為芯片存儲(chǔ)器內(nèi)建自測(cè)試示意圖6為基于掃描鏈的存儲(chǔ)器內(nèi)建自測(cè)試模塊示意圖7為芯片基于掃描鏈的存儲(chǔ)器內(nèi)建自測(cè)試結(jié)構(gòu)圖
圖8為基于掃描鏈的存儲(chǔ)器內(nèi)建自測(cè)試工作流程圖。
具體實(shí)施例方式
本實(shí)施例包括存儲(chǔ)器內(nèi)建自測(cè)試模塊，該存儲(chǔ)器內(nèi)建自測(cè)試模塊包括測(cè)試向量產(chǎn)生電路、內(nèi)建自測(cè)試控制電路和存儲(chǔ)器響應(yīng)分析電路；有至少 兩個(gè)存儲(chǔ)器內(nèi)建自測(cè)試模塊內(nèi)有用來(lái)保存內(nèi)建自測(cè)試結(jié)果的可掃描觸發(fā) 器，所述可掃描觸發(fā)器串聯(lián)成掃描鏈，該掃描鏈通過(guò)存儲(chǔ)器芯片端口可控 可觀。
如圖4、圖5所示，按各個(gè)RAM和ROM模塊各自構(gòu)建傳統(tǒng)存儲(chǔ)器內(nèi)建 自測(cè)試模塊。存儲(chǔ)器內(nèi)建自測(cè)試模塊包括測(cè)試向量產(chǎn)生電路，BIST控制 電路、響應(yīng)分析器三部分。測(cè)試向量產(chǎn)生電路可生成多種測(cè)試向量，不同 的測(cè)試算法實(shí)現(xiàn)的電路所產(chǎn)生的測(cè)試向量?jī)?nèi)容也不同；內(nèi)建自測(cè)試控制電 路(BIST)通常由狀態(tài)機(jī)實(shí)現(xiàn)，控制內(nèi)建自測(cè)試對(duì)存儲(chǔ)器的讀寫(xiě)操作，響 應(yīng)分析器既可以用比較器實(shí)現(xiàn)，也可以用壓縮器多輸入移位寄存器(MISR) 電路實(shí)現(xiàn)，它對(duì)照己知正常的存儲(chǔ)器響應(yīng)，比較實(shí)際存儲(chǔ)器模型響應(yīng)并檢 測(cè)器件錯(cuò)誤。 一般來(lái)說(shuō)RAM的響應(yīng)分析器由比較器實(shí)現(xiàn)，而ROM的響應(yīng)分 析器由MISR來(lái)實(shí)現(xiàn)。
如圖6所示，各個(gè)存儲(chǔ)器內(nèi)建自測(cè)試模塊的觸發(fā)器為可掃描觸發(fā)器。 如圖7所示，把這些可掃描觸發(fā)器串聯(lián)成各自模塊的掃描鏈。把各個(gè)存儲(chǔ) 器內(nèi)建自測(cè)試模塊的掃描鏈連在一起，和其他邏輯電路的掃描鏈組合成一 條長(zhǎng)的掃描鏈。
基于掃描鏈的存儲(chǔ)器內(nèi)建自測(cè)試工作方式上跟傳統(tǒng)存儲(chǔ)器內(nèi)建自測(cè) 試技術(shù)的工作方式有很大不同，傳統(tǒng)存儲(chǔ)器內(nèi)建自測(cè)試技術(shù)在BIST模式 下開(kāi)始測(cè)試，通過(guò)檢測(cè)芯片的引腳測(cè)試存儲(chǔ)器測(cè)試有沒(méi)有完成，在存儲(chǔ)器 測(cè)試完成后檢測(cè)芯片的引腳檢測(cè)存儲(chǔ)器有沒(méi)有缺陷。如圖8所示，本發(fā)明 的基于掃描鏈的存儲(chǔ)器內(nèi)建自測(cè)試技術(shù)先在BIST模式下完成存儲(chǔ)器的自檢測(cè)，然后把芯片切換到測(cè)試模式，逐個(gè)移出掃描鏈上各個(gè)觸發(fā)器中的值。 因?yàn)楦鱾€(gè)存儲(chǔ)器對(duì)應(yīng)一個(gè)相應(yīng)的可掃描觸發(fā)器，那這些可掃描觸發(fā)器的值 就通過(guò)掃描鏈逐個(gè)移出，被測(cè)試設(shè)備檢測(cè)到。
如果檢測(cè)到掃描鏈上有測(cè)試結(jié)果錯(cuò)誤，因?yàn)閽呙桄溕细鱾€(gè)觸發(fā)器的位
置都是已知的(locat—0， locat—1，…locat—n)，通過(guò)計(jì)算掃描鏈的長(zhǎng)度 (Lscan—chain)和掃描鏈移出數(shù)據(jù)的時(shí)鐘周期數(shù)(Ncycle)，就能確定是哪 個(gè)觸發(fā)器和預(yù)期的值不相同(locat—i = Lscan—chain - Ncycle)。如果 local—i不為(local_0， local—1，…1ocal—n)中的任何一個(gè)值，說(shuō)明邏 輯電路有問(wèn)題；如果local—i為(local—0， local—1，…1ocal—n)中的一 個(gè)值，那說(shuō)明該位置對(duì)應(yīng)的可掃描觸發(fā)器檢測(cè)到存儲(chǔ)器缺陷，那有缺陷的 肯定是其相對(duì)應(yīng)的存儲(chǔ)器。
權(quán)利要求
1、一種基于掃描鏈的存儲(chǔ)器測(cè)試裝置，包括存儲(chǔ)器內(nèi)建自測(cè)試模塊，該存儲(chǔ)器內(nèi)建自測(cè)試模塊包括測(cè)試向量產(chǎn)生電路、內(nèi)建自測(cè)試控制電路和存儲(chǔ)器響應(yīng)分析電路；其特征在于，存儲(chǔ)器內(nèi)建自測(cè)試模塊內(nèi)有用來(lái)保存內(nèi)建自測(cè)試結(jié)果的可掃描觸發(fā)器，所述可掃描觸發(fā)器與邏輯電路可掃描觸發(fā)器串聯(lián)成掃描鏈，該掃描鏈通過(guò)存儲(chǔ)器芯片端口可控可觀。
2、 如權(quán)利要求1所述的基于掃描鏈的存儲(chǔ)器測(cè)試裝置的使用方法， 其特征在于，包括以下步驟-在存儲(chǔ)器內(nèi)建自測(cè)試模式下完成存儲(chǔ)器的自檢測(cè)，并把測(cè)試結(jié)果存儲(chǔ) 到內(nèi)建自測(cè)試模塊可掃描觸發(fā)器中；切換到掃描鏈測(cè)試模式，逐個(gè)移出掃描鏈上各個(gè)可掃描觸發(fā)器中存儲(chǔ) 的值；將這些可掃描觸發(fā)器的值通過(guò)掃描鏈在掃描端口上逐個(gè)移出，由測(cè)試 設(shè)備檢測(cè)這些值；如果檢測(cè)到掃描端口上有測(cè)試結(jié)果值與預(yù)期值不同，計(jì)算該掃描鏈的 長(zhǎng)度和掃描鏈移出數(shù)據(jù)的時(shí)鐘周期數(shù)，以確定和預(yù)期的值不相同的可掃描 觸發(fā)器位置，從而確定該可掃描觸發(fā)器對(duì)應(yīng)的存儲(chǔ)器有缺陷。
全文摘要
本發(fā)明公開(kāi)了一種基于掃描鏈的存儲(chǔ)器測(cè)試裝置及其使用方法。涉及一種芯片的測(cè)試裝置及其使用方法，尤其是一種存儲(chǔ)器的測(cè)試裝置及其使用方法。本發(fā)明包括存儲(chǔ)器內(nèi)建自測(cè)試模塊，該存儲(chǔ)器內(nèi)建自測(cè)試模塊包括測(cè)試向量產(chǎn)生電路、內(nèi)建自測(cè)試控制電路和存儲(chǔ)器響應(yīng)分析電路；存儲(chǔ)器內(nèi)建自測(cè)試模塊內(nèi)有用來(lái)保存內(nèi)建自測(cè)試結(jié)果的可掃描觸發(fā)器，所述可掃描觸發(fā)器與邏輯電路可掃描觸發(fā)器串聯(lián)成掃描鏈，該掃描鏈通過(guò)存儲(chǔ)器芯片端口可控可觀。本發(fā)明能在不增加任何芯片面積的前提下，有效的定位缺陷存儲(chǔ)器，方便缺陷分析和設(shè)計(jì)改進(jìn)。
文檔編號(hào)G11C29/04GK101587754SQ20081004337
公開(kāi)日2009年11月25日 申請(qǐng)日期2008年5月20日 優(yōu)先權(quán)日2008年5月20日
發(fā)明者馬偉劍 申請(qǐng)人:卓勝微電子(上海)有限公司