專利名稱：在非易失性存儲器的高速緩存操作中使用數(shù)據(jù)鎖存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及例如電可擦除可編程只讀存儲器(EEPROM)和快閃EEPROM的 非易失性半導(dǎo)體存儲器，且明確地說，涉及基于允許交迭存儲器操作的共享鎖存器結(jié)構(gòu) 的高速緩存操作。
背景技術(shù)：
實現(xiàn)電荷的非易失性存儲的固態(tài)存儲器，尤其是封裝作為小型卡的EEPROM和快閃 EEPROM的形式的固態(tài)存儲器，最近成為多種移動和手持裝置(特別是信息用具和消費 者電子產(chǎn)品)中的精選存儲裝置。與同樣是固態(tài)存儲器的RAM (隨機(jī)存取存儲器)不同， 快閃存儲器是非易失性的，從而即使在斷開電力之后也保持其所存儲的數(shù)據(jù)。盡管成本 較高，但快閃存儲器正越來越多地用于大容量存儲應(yīng)用中?；诶缬脖P驅(qū)動器和軟盤 的旋轉(zhuǎn)式磁性媒體的常規(guī)大容量存儲裝置不適合用于移動和手持環(huán)境。這是因為硬盤驅(qū) 動器往往是龐大的，易于發(fā)生機(jī)械故障，且具有高等待時間和高功率要求。這些不良屬 性使得基于磁盤的存儲裝置在大多數(shù)移動和便攜式應(yīng)用中不能實行。另一方面，嵌入式 和具有可移除卡形式的快閃存儲器理想地適用于移動和手持環(huán)境中，這是由于其小尺寸、 低功率消耗、高速度和高可靠性特征的緣故。
EEPROM和電可編程只讀存儲器(EPROM)是可被擦除且將新數(shù)據(jù)寫入或"編程" 到其存儲器單元中的非易失性存儲器。所述兩者均在場效應(yīng)晶體管結(jié)構(gòu)中利用浮動(未
連接)傳導(dǎo)柵極，其定位于半導(dǎo)體襯底中的溝道區(qū)上方且位于源極區(qū)與漏極區(qū)之間。接 著在所述浮動?xùn)艠O上方提供控制柵極。晶體管的閾值電壓特征由保持在浮動?xùn)艠O上的電 荷量控制。也就是說，對于浮動?xùn)艠O上的給定電荷電平，存在必須在"接通"晶體管以 準(zhǔn)許其源極區(qū)與漏極區(qū)之間的傳導(dǎo)之前施加到控制柵極的相應(yīng)電壓(闊值)。
浮動?xùn)艠O可保持某一范圍的電荷，且因此可被編程到閾值電壓窗口內(nèi)的任何閾值電 壓電平。閾值電壓窗口的大小由裝置的最小和最大閾值電平定界，所述最小和最大閾值 電平又對應(yīng)于可編程到浮動?xùn)艠O上的電荷的范圍。閾值窗口通常取決于存儲器裝置的特 征、操作條件和歷史。所述窗口內(nèi)的每一相異的可分辨閾值電壓電平范圍原則上可用于 指定所述單元的明確的存儲器狀態(tài)。
充當(dāng)存儲器單元的晶體管通常通過以下兩種機(jī)制之一而編程為"編程"狀態(tài)。在"熱
電子注入"中，施加到漏極的高電壓加速襯底溝道區(qū)上的電子。同時，施加到控制柵極 的高電壓將熱電子穿過薄柵極電介質(zhì)拉到浮動?xùn)艠O上。在"穿隧注入"中，相對于襯底 向控制柵極施加高電壓。以此方式，將電子從襯底拉到中間浮動?xùn)艠O。
所述存儲器裝置可通過許多機(jī)制來擦除。對于EPROM來說，可通過由紫外線輻射 從浮動?xùn)艠O移除電荷來成批擦除存儲器。對于EEPROM來說，可通過相對于控制柵極向 襯底施加高電壓以便促使浮動?xùn)艠O中的電子穿隧通過薄氧化物而到達(dá)襯底溝道區(qū)(即， Fowler-Nordheim穿隧)來電擦除存儲器單元。通常，可逐字節(jié)地擦除EEPROM。對于快 閃EEPROM來說，可同時全部或以一次一個或一個以上區(qū)塊的方式來電擦除存儲器，其 中一個區(qū)塊可由存儲器的512字節(jié)或更多字節(jié)組成。 非易失性存儲器單元的實例
存儲器裝置通常包含一個或一個以上存儲器芯片，其可安裝在卡上。每一存儲器芯 片包含由例如解碼器和擦除、寫入及讀取電路等外圍電路支持的存儲器單元陣列。較復(fù) 雜的存儲器裝置還伴隨有執(zhí)行智能且較高級存儲器操作和介接的控制器。存在許多商業(yè) 上成功的非易失性固態(tài)存儲器裝置當(dāng)今正被使用。這些存儲器裝置可采用不同類型的存 儲器單元，每一類型具有一個或一個以上電荷存儲元件。
圖1A—1E示意性說明非易失性存儲器單元的不同實例。
圖1A示意性說明采取EEPR0M單元的形式的非易失性存儲器，其具有用于存儲電 荷的浮動?xùn)艠O。電可擦除且可編程只讀存儲器(EEPROM)具有與EPROM類似的結(jié)構(gòu)， 但額外提供用于在施加恰當(dāng)電壓時以電形式加載電荷和從其浮動?xùn)艠O移除電荷而無需暴 露于UV輻射的機(jī)制。此類單元及其制造方法的實例在第5,595,924號美國專利中給出。
圖1B示意性說明具有選擇柵極和控制或操縱柵極兩者的快閃EEPROM單元。存儲 器單元IO在源極14與漏極16擴(kuò)散之間具有"分離溝道"12。單元由兩個串聯(lián)的晶體管 Tl和T2有效形成。Tl充當(dāng)具有浮動?xùn)艠O20和控制柵極30的存儲器晶體管。浮動?xùn)艠O 能夠存儲可選擇量的電荷?？闪鲃油ㄟ^溝道的Tl部分的電流量取決于控制柵極30上的 電壓和駐留在中間浮動?xùn)艠O20上的電荷量。T2充當(dāng)具有選擇柵極40的選擇晶體管。當(dāng) T2由選擇柵極40處的電壓接通時，其允許溝道的T1部分中的電流在源極與漏極之間傳 遞。選擇晶體管獨立于控制柵極處的電壓沿著源極一漏極溝道提供開關(guān)。 一個優(yōu)點是其 可用于斷開由于浮動?xùn)艠O處電荷耗盡(正)而在零控制柵極電壓下仍然傳導(dǎo)的那些單元。 另一優(yōu)點是其允許更容易地實施源極側(cè)注入編程。
分離溝道存儲器單元的一個簡單實施例是選擇柵極和控制柵極連接到同一字線(如
由圖IB所示的虛線示意性指示)。這通過將電荷存儲元件(浮動?xùn)艠O)定位于所述溝道 的一個部分上方且將控制柵極結(jié)構(gòu)(其是字線的一部分)定位于其它溝道部分上方以及 電荷存儲元件上方來完成。這有效地用兩個串聯(lián)的晶體管來形成單元，其中一個晶體管 (存儲器晶體管)用電荷存儲元件上的電荷量與字線上的電壓的組合來控制可流動通過 其溝道部分的電流量，且另一個晶體管(選擇晶體管)單獨具有字線充當(dāng)其柵極。此類 單元、其在存儲器系統(tǒng)中的使用及其制造方法的實例在第5，070,032、5,095,344、5,315，541、 5,343,063和5,661,053號美國專利中給出。
圖IB所示的分離溝道單元的較精確實施例是在選擇柵極和控制柵極是獨立的且未 由其之間的虛線連接時。 一個實施方案將單元陣列中的一個列的控制柵極連接到與字線 垂直的控制(或操縱)線。作用是免除字線必須在讀取或編程選定單元時同時執(zhí)行兩個 功能。那兩個功能是(1)充當(dāng)選擇晶體管的柵極，因而需要恰當(dāng)電壓來接通和斷開選擇 晶體管，以及(2)通過耦合在字線與電荷存儲元件之間的電場(電容性)將電荷存儲元 件的電壓驅(qū)動到所需電平。通常難以用單個電壓以最佳方式執(zhí)行這兩個功能。通過單獨 控制所述控制柵極和選擇柵極，字線僅需要執(zhí)行功能(l)，而添加的控制線執(zhí)行功能(2)。 此能力允許設(shè)計出較高性能編程，其中編程電壓配合到目標(biāo)數(shù)據(jù)。舉例來說，在第 5，313，421和6,222,762號美國專利中描述了在快閃EEPROM陣列中使用獨立的控制(或 操縱)柵極。
圖1C示意性說明具有雙重浮動?xùn)艠O以及獨立的選擇和控制柵極的另一快閃 EEPROM單元。存儲器單元IO類似于圖1B的存儲器單元，不同之處是其實際上具有三 個串聯(lián)的晶體管。在此類型的單元中，在源極與漏極擴(kuò)散之間在其溝道上方包括兩個存 儲元件(即，T1 —左和T1 —右的存儲元件)，所述兩個存儲元件之間具有選擇晶體管T1。 存儲器晶體管分別具有浮動?xùn)艠O20和20'以及控制柵極30和30'。選擇晶體管T2由選擇 柵極40控制。在任何一個時間，僅存取所述存儲器晶體管對中的一者以進(jìn)行讀取或?qū)懭搿?當(dāng)存取存儲單元T1 —左時，接通T2和Tl一右兩者以允許溝道的T1 —左部分中的電流在 源極與漏極之間穿過。類似地，當(dāng)存取存儲單元T1 —右時，接通T2和T1一左。通過使 選擇柵極多晶硅的一部分緊密接近浮動?xùn)艠O且向選擇柵極施加相當(dāng)大的正電壓(例如， 20V)以使得存儲在浮動?xùn)艠O內(nèi)的電子可穿隧到選擇柵極多晶硅來實現(xiàn)擦除。
圖1D示意性說明組織成NAND單元的一串存儲器單元。NAND單元50由一連串存 儲器晶體管M1、 M2、……、Mn (n = 4、 8、 16或更高)組成，所述晶體管通過其源極 和漏極而形成菊花鏈。 一對選擇晶體管S1、 S2控制存儲器晶體管鏈經(jīng)由NAND單元的
源極端子54和漏極端子56而與外部的連接。在存儲器陣列中，當(dāng)接通源極選擇晶體管 Sl時，源極端子耦合到源極線。類似地，當(dāng)接通漏極選擇晶體管S2時，NAND單元的 漏極端子耦合到存儲器陣列的位線。所述鏈中的每一存儲器晶體管具有電荷存儲元件來 存儲給定量的電荷以便表示預(yù)期存儲器狀態(tài)。每一存儲器晶體管的控制柵極提供對讀取 和寫入操作的控制。所述選擇晶體管S1、 S2中每一者的控制柵極分別經(jīng)由NAND單元 的源極端子54和漏極端子56提供對NAND單元的控制存取。
當(dāng)在編程期間讀取和檢驗NAND單元內(nèi)尋址的存儲器晶體管時，向其控制柵極供應(yīng) 恰當(dāng)電壓。同時，NAND單元50中的非尋址存儲器晶體管剩余部分通過在其控制柵極上 施加充分電壓而全部被接通。以此方式，從各個存儲器晶體管的源極到NAND單元的源 極端子54有效地創(chuàng)建傳導(dǎo)路徑，且同樣為各個存儲器晶體管的漏極到單元的漏極端子 56有效地創(chuàng)建傳導(dǎo)路徑。具有此類NAND單元結(jié)構(gòu)的存儲器裝置在第5,570,315、 5,903,495、 6,046,935號美國專利中描述。
圖1E示意性說明具有用于存儲電荷的介電層的非易失性存儲器。使用介電層，代替 早先描述的傳導(dǎo)柵極浮動元件。此類利用介電存儲元件的存儲器裝置已由Eitan等人描述 ("NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters,第21巻，第11期，2000年11月，第543 — 545頁)。ONO介電層延伸 穿過源極與漏極擴(kuò)散之間的溝道。 一個數(shù)據(jù)位的電荷定位在鄰近于漏極的介電層中，且 另一數(shù)據(jù)位的電荷定位在鄰近于源極的介電層中。舉例來說，第5，768，192和6，011，725 號美國專利揭示一種具有夾在兩個二氧化硅層之間的俘獲電介質(zhì)的非易失性存儲器單 元。通過單獨讀取電介質(zhì)內(nèi)空間上分離的電荷存儲區(qū)的二元狀態(tài)來實施多狀態(tài)數(shù)據(jù)存儲。
存儲器陣列
存儲器裝置通常由排列成行和列且可由字線和位線尋址的二維存儲器單元陣列組 成。所述陣列可根據(jù)NOR型或NAND型結(jié)構(gòu)來形成。 NOR陣列
圖2說明NOR存儲器單元陣列的實例。具有NOR型結(jié)構(gòu)的存儲器裝置已由圖IB 或1C中所說明的類型的單元來實施。每一行的存儲器單元通過其源極和漏極以菊花鏈方 式連接。此設(shè)計有時被稱為虛擬接地設(shè)計。每一存儲器單元10具有源極14、漏極16、 控制柵極30和選擇柵極40。行中的單元將其選擇柵極連接到字線42。列中的單元將其 源極和漏極分別連接到選定位線34和36。在存儲器單元將其控制柵極和選擇柵極進(jìn)行 獨立控制的一些實施例中，操縱線36還連接列中單元的控制柵極。 許多快閃EEPROM裝置由存儲器單元實施，其中每一存儲器單元形成為使其控制柵 極和選擇柵極連接在一起。在此情況下，不需要操縱線，且字線簡單地連接沿著每一行 的單元的所有控制柵極和選擇柵極。這些設(shè)計的實例在第5,172,338和5,418,752號美國 專利中揭示。在這些設(shè)計中，字線基本上執(zhí)行兩個功能行選擇和向所述行中的所有單 元供應(yīng)控制柵極電壓以進(jìn)行讀取或編程。
NAND陣歹[j
圖3說明NAND存儲器單元陣列的實例，例如圖1D中所示的陣列。沿著每一列的 NAND單元，位線耦合到每一 NAND單元的漏極端子56。沿著每一行NAND單元，源 極線可連接其所有源極端子54。同樣，沿著行的NAND單元的控制柵極連接到一連串相 應(yīng)字線?？赏ㄟ^經(jīng)由所連接的字線，用選擇晶體管對(見圖1D)的控制柵極上的適當(dāng)電 壓接通所述選擇晶體管對來尋址整行的NAND單元。當(dāng)正讀取NAND單元的鏈內(nèi)的存儲 器晶體管時，鏈中的剩余存儲器晶體管經(jīng)由其相關(guān)聯(lián)的字線而進(jìn)行硬接通，使得流動通 過所述鏈的電流基本上依賴于存儲在正被讀取的單元中的電荷的電平。NAND結(jié)構(gòu)陣列 及其作為存儲器系統(tǒng)的一部分的操作的實例可査閱第5,570,315、 5,774,397和6,046,935 號美國專利。
區(qū)塊擦除
電荷存儲存儲器裝置的編程可能僅導(dǎo)致向其電荷存儲元件添加更多電荷。因此，在 編程操作之前，必須移除(或擦除)電荷存儲元件中的現(xiàn)有電荷。提供擦除電路(未圖 示)以擦除一個或一個以上存儲器單元區(qū)塊。當(dāng)整個單元陣列或陣列的重要單元群組被 一起電擦除(即，以快閃形式)時，例如EEPROM的非易失性存儲器被稱為"快閃" EEPROM。 一旦被擦除，所述單元群組便可重新編程?？梢黄鸩脸膯卧航M可構(gòu)成一 個或一個以上可尋址擦除單元。擦除單元或區(qū)塊通常存儲一個或一個以上頁面的數(shù)據(jù)， 所述頁面是編程和讀取的單位，但可在單個操作中編程或讀取一個以上頁面。每一頁面 通常存儲一個或一個以上扇區(qū)的數(shù)據(jù)，所述扇區(qū)的大小由主機(jī)系統(tǒng)界定。實例是具有512 字節(jié)用戶數(shù)據(jù)(遵循由磁盤驅(qū)動器建立的標(biāo)準(zhǔn))加上某數(shù)目字節(jié)的關(guān)于用戶數(shù)據(jù)和/或其 被存儲在的區(qū)塊的額外開銷信息的扇區(qū)。
讀取/寫入電路
在通常的雙態(tài)EEPROM單元中，建立至少一個電流斷點電平，以便將傳導(dǎo)窗口分割 成兩個區(qū)。當(dāng)通過施加預(yù)定的固定電壓來讀取單元時，通過與所述斷點電平(或參考電 流Iref)進(jìn)行比較來將其源極/漏極電流解析為存儲器狀態(tài)。如果所讀取的電流高于斷點
電平的電流，那么確定所述單元處于一個邏輯狀態(tài)(例如，"零"狀態(tài))中。另一方面， 如果電流小于斷點電平的電流，那么確定所述單元處于另一邏輯狀態(tài)(例如，"一"狀態(tài)) 中。因此，此類雙態(tài)單元存儲一位數(shù)字信息。通常提供參考電流源(其可以是可外部編 程的)作為存儲器系統(tǒng)的一部分以產(chǎn)生斷點電平電流。
為了增加存儲器容量，隨著半導(dǎo)體技術(shù)發(fā)展水平的進(jìn)步，快閃EEPROM裝置正被制 作為具有越來越高的密度。另一種用于增加存儲容量的方法是使每一存儲器單元存儲兩 個以上狀態(tài)。
對于多態(tài)或多電平EEPROM存儲器單元，傳導(dǎo)窗口通過一個以上斷點而被分割為兩 個以上區(qū)，使得每一單元能夠存儲一位以上的數(shù)據(jù)。給定EEPROM陣列可存儲的信息因 此隨著每一單元可存儲的狀態(tài)數(shù)目的增加而增加。具有多態(tài)或多電平存儲器單元的 EEPROM或快閃EEPROM已在第5，172，338號美國專利中描述。
實際上，單元的存儲器狀態(tài)通常通過在向控制柵極供應(yīng)參考電壓時感測跨越單元的 源極和漏極電極的傳導(dǎo)電流來讀取。因此，對于單元的浮動?xùn)艠O上的每一給定電荷，可 檢測到相對于固定參考控制柵極電壓的相應(yīng)傳導(dǎo)電流。類似地，可編程到浮動?xùn)艠O上的 電荷的范圍界定相應(yīng)閾值電壓窗口或相應(yīng)傳導(dǎo)電流窗口。
或者，代替在分割的電流窗口間檢測傳導(dǎo)電流，可能在控制柵極處針對測試中的給 定存儲器狀態(tài)設(shè)定閾值電壓并檢測傳導(dǎo)電流低于還是高于閾值電流。在一個實施方案中， 相對于閾值電流檢測傳導(dǎo)電流是通過檢査通過位線的電容釋放傳導(dǎo)電流的速率來完成 的。
圖4說明針對浮動?xùn)艠O可在任何一個時間選擇性地存儲的四個不同電荷Q1 — Q4的
源極一漏極電流lD與控制柵極電壓Vccj之間的關(guān)系。四條Id與VcG實線曲線表示可在存
儲器單元的浮動?xùn)艠O上編程的四個可能的電荷電平，其分別對應(yīng)于四種可能的存儲器狀 態(tài)。舉例來說， 一群單元的閾值電壓窗口可在0.5V到3.5V的范圍內(nèi)?？赏ㄟ^將閾值窗 口分割成五個各間隔0.5V的區(qū)來劃分出六個存儲器狀態(tài)。舉例來說，如果使用2pA的 參考電流lREF (如圖所示)，那么可認(rèn)為以Q1編程的單元處于存儲器狀態(tài)"1"中，因為 其曲線在閾值窗口的由VCC=0.5V與1.0V劃分的區(qū)中與Iref相交。類似地，Q4處于存 儲器狀態(tài)"5"中。
如從以上描述可見，使存儲器單元存儲的狀態(tài)越多，其閾值窗口劃分得就越精細(xì)。 這將在編程和讀取操作中要求較高精確性，以便能夠?qū)崿F(xiàn)所需分辨率。
第4,357,685號美國專利揭示一種編程雙態(tài)EPROM的方法，其中當(dāng)將單元編程為給
定狀態(tài)時，其經(jīng)受連續(xù)編程電壓脈沖，每次向浮動?xùn)艠O添加遞增電荷。在脈沖之間，讀 回或檢驗單元以相對于斷點電平確定其源極一漏極電流。當(dāng)電流狀態(tài)已經(jīng)檢驗為達(dá)到所 需狀態(tài)時停止編程。所使用的編程脈沖串可具有漸增的周期或振幅。
現(xiàn)有技術(shù)編程電路簡單地施加編程脈沖以從擦除或接地狀態(tài)步進(jìn)通過閾值窗口，直 到達(dá)到目標(biāo)狀態(tài)為止。實際上，為了實現(xiàn)足夠分辨率，每一分割或劃分區(qū)將需要經(jīng)過至 少約五個編程步驟。所述性能對于雙態(tài)存儲器單元是可接受的。然而，對于多態(tài)單元， 所需的步驟數(shù)目隨著分區(qū)數(shù)目的增加而增加，且因此必定增加編程精確性或分辨率。舉 例來說，16態(tài)單元可平均需要至少40個編程脈沖來編程到目標(biāo)狀態(tài)。
圖5示意性說明具有存儲器陣列100的典型配置的存儲器裝置，所述存儲器陣列100 可由讀取/寫入電路170經(jīng)由行解碼器130和列解碼器160存取。如結(jié)合圖2和3描述， 存儲器陣列100中的存儲器單元的存儲器晶體管可經(jīng)由一組選定字線和位線來尋址。行 解碼器130選擇一個或一個以上字線，且列解碼器160選擇一個或一個以上位線，以便 向所尋址的存儲器晶體管的各自柵極施加恰當(dāng)電壓。提供讀取/寫入電路170以讀取或?qū)?入(編程)所尋址存儲器晶體管的存儲器狀態(tài)。讀取/寫入電路170包含許多讀取/寫入模 塊，其可經(jīng)由位線連接到陣列中的存儲器元件。
圖6A是個別讀取/寫入模塊190的示意框圖?；旧?，在讀取或檢驗期間，感測放 大器確定流動通過經(jīng)由選定位線連接的所尋址存儲器晶體管的漏極的電流。所述電流取 決于存儲在存儲器晶體管中的電荷及其控制柵極電壓。舉例來說，在多態(tài)EEPROM單元 中，其浮動?xùn)艠O可充電到若干不同電平中的一者。對于4電平單元，其可用于存儲兩位 數(shù)據(jù)。由感測放大器檢測到的電平通過電平一位轉(zhuǎn)換邏輯而轉(zhuǎn)換為一組數(shù)據(jù)位以存儲在 數(shù)據(jù)鎖存器中。
影響讀取/寫入性能和準(zhǔn)確性的因素
為了改進(jìn)讀取和編程性能，并行讀取或編程陣列中的多個電荷存儲元件或存儲器晶 體管。因此， 一起讀取或編程一邏輯"頁面"的存儲器元件。在現(xiàn)有存儲器結(jié)構(gòu)中，一 行通常含有若干交錯頁面。 一頁面的所有存儲器元件將被一起讀取或編程。列解碼器將 選擇性地將交錯頁面中的每一者連接到相應(yīng)數(shù)目的讀取/寫入模塊。舉例來說，在一個實 施方案中，存儲器陣列經(jīng)設(shè)計為具有532字節(jié)(512字節(jié)加上20字節(jié)的額外開銷)的頁 面大小。如果每一列含有漏極位線且每行存在兩個交錯頁面，那么這相當(dāng)于8512個列， 其中每一頁面與4256個列相關(guān)聯(lián)。將存在4256個感測模塊，其可經(jīng)連接以并行讀取或 寫入所有偶數(shù)位線或奇數(shù)位線。以此方式，并行地從所述頁面的存儲器元件讀取一頁面
的4256位(即，532字節(jié))數(shù)據(jù)或?qū)⑵渚幊痰剿鲰撁娴拇鎯ζ髟?。形成讀取/寫入 電路170的讀取/寫入模塊可排列成各種結(jié)構(gòu)。
參看圖5,讀取/寫入電路170組織成多排讀取/寫入堆棧180。每一讀取/寫入堆棧180 是讀取/寫入模塊堆棧190。在存儲器陣列中，列間距由占據(jù)所述列間距的一個或兩個晶 體管的大小確定。然而，如從圖6A可見，讀取/寫入模塊的電路將可能用更多晶體管和 電路元件來實施，且因此將占據(jù)許多列的空間。為了服務(wù)所占據(jù)列中的一個以上列，依 次層疊多個模塊。
圖6B展示常規(guī)上由讀取/寫入模塊堆棧190實施的圖5的讀取/寫入堆棧。舉例來說， 讀取/寫入模塊可在16個列上延伸，因而可使用具有一堆棧八個讀取/寫入模塊的讀取/寫 入堆棧180來并行服務(wù)8個列。讀取/寫入堆棧可經(jīng)由列解碼器耦合到所述排中的8個奇 數(shù)(1、 3、 5、 7、 9、 11、 13、 15)列或8個偶數(shù)(2、 4、 6、 8、 10、 12、 14、 16)列。
如之前所提及，常規(guī)存儲器裝置通過以整體并行方式同時對所有偶數(shù)或所有奇數(shù)位 線進(jìn)行操作來改進(jìn)讀取/寫入操作。此由兩個交錯頁面組成的行結(jié)構(gòu)將有助于減輕裝配讀 取/寫入電路區(qū)塊的問題。這還由控制位線到位線的電容耦合的考慮指示。使用區(qū)塊解碼 器來將所述組讀取/寫入模塊多路復(fù)用到偶數(shù)頁面或奇數(shù)頁面。以此方式，每當(dāng)讀取或編 程一組位線時，可將交錯組接地以使緊接相鄰耦合最小化。
然而，交錯頁面結(jié)構(gòu)在至少三個方面是不利的。首先，其需要額外的多路復(fù)用電路。 第二，其在性能上較緩慢。為了完成對由字線連接或處于一行中的存儲器單元的讀取或 編程，需要兩個讀取或兩個編程操作。第三，在解決其它干擾效應(yīng)方面也不是最適宜的， 所述干擾效應(yīng)例如當(dāng)在不同時間(例如分別在奇數(shù)頁面和偶數(shù)頁面中)編程兩個相鄰電 荷存儲元件時處于浮動?xùn)艠O電平的所述相鄰電荷存儲元件之間的場耦合。
相鄰場耦合問題隨著存儲器晶體管之間不斷緊密的間距而變得更為顯著。在存儲器 晶體管中，電荷存儲元件夾在溝道區(qū)與控制柵極之間。在溝道區(qū)中流動的電流是由在控 制柵極和電荷存儲元件處的場引起的合成電場的函數(shù)。隨著密度不斷增加，存儲器晶體 管形成為越來越緊密地在一起。來自相鄰電荷元件的場因而成為受影響單元的合成場的 重要引發(fā)因素。相鄰場取決于編程到相鄰者的電荷存儲元件中的電荷。此擾動場在本質(zhì) 上是動態(tài)的，因為其隨著相鄰者的編程狀態(tài)而變化。因此，受影響單元可依據(jù)相鄰者的 變化的狀態(tài)在不同時間以不同方式進(jìn)行讀取。
交錯頁面的常規(guī)結(jié)構(gòu)加劇了由相鄰浮動?xùn)艠O耦合造成的誤差。由于彼此獨立地編程 和讀取偶數(shù)頁面和奇數(shù)頁面，因而可在一組條件下編程頁面且在一組完全不同的條件下
讀回頁面，這取決于在此期間交錯頁面發(fā)生的情況。讀取誤差將隨著增加的密度而變得 更為嚴(yán)重，從而需要更準(zhǔn)確的讀取操作和對閾值窗口進(jìn)行更粗糙的分割(對于多態(tài)實施 方案)。性能將受到損害，且多態(tài)實施方案中的潛在能力受到限制。
第US-2004-0060031-A1號美國專利公開案揭示一種高性能且緊湊型非易失性存儲 器裝置，其具有較大讀取/寫入電路區(qū)塊以并行讀取和寫入相應(yīng)的存儲器單元區(qū)塊。明確 地說，存儲器裝置具有將讀取/寫入電路區(qū)塊中的冗余降低到最小程度的結(jié)構(gòu)。通過將讀 取/寫入模塊區(qū)塊重新分配到并行操作的區(qū)塊讀取/寫入模塊核心部分中且同時以分時方 式與顯著較小的一組共用部分進(jìn)行交互來實現(xiàn)空間以及功率的顯著節(jié)省。明確地說，多 個感測放大器與數(shù)據(jù)鎖存器之間的讀取/寫入電路間的數(shù)據(jù)處理由共享處理器執(zhí)行。
因此，通常需要高性能和高容量的非易失性存儲器。明確地說，需要一種具有增強(qiáng) 的讀取和編程性能的緊湊型非易失性存儲器，其具有緊湊且高效并在讀取/寫入電路間處 理數(shù)據(jù)方面非常通用的改進(jìn)的處理器。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，呈現(xiàn)高速緩存操作，其允許在內(nèi)部存儲器參與另一操作(例 如讀取、編程或擦除)的同時將數(shù)據(jù)傳送到一存儲器中或傳送離開所述存儲器。明確地 說，本文描述實現(xiàn)此類高速緩存操作的數(shù)據(jù)鎖存器的配置及其使用方法。
本文描述數(shù)據(jù)鎖存器由許多物理頁面共享的結(jié)構(gòu)。舉例來說，讀取/寫入堆棧與存儲 器的位線相關(guān)聯(lián)，所述位線由多個字線共享。當(dāng)一個操作正在存儲器中進(jìn)行時，如果這 些鎖存器中的任一者是空閑的，那么其可高速緩存數(shù)據(jù)以用于同一或另一字線中的將來 操作，從而節(jié)省傳送時間，因為這可隱藏在另一操作背后。這可通過增加不同操作或操 作階段的管線流通的量來改進(jìn)性能。在一個實例中，在高速緩存編程操作中，當(dāng)編程一 個數(shù)據(jù)頁面時，可加載另一數(shù)據(jù)頁面，從而節(jié)省傳送時間。對于另一實例，在一個示范 性實施例中，對一個字線的讀取操作插入到對另一字線的寫入操作中，從而允許在數(shù)據(jù) 寫入繼續(xù)進(jìn)行的同時將來自讀取操作的數(shù)據(jù)傳送離開存儲器。
根據(jù)各個方面，當(dāng)針對第一數(shù)據(jù)頁面正在進(jìn)行寫入或其它操作時，可雙態(tài)觸發(fā)輸出 (toggle out)來自同一區(qū)塊中但在不同字線上的另一頁面的數(shù)據(jù)(以例如進(jìn)行ECC操作)。 此操作的階段間管線流通允許數(shù)據(jù)傳送所需的時間隱藏在對第一數(shù)據(jù)頁面的操作背后。 更一般地說，這允許將一個操作的一部分插入在另一 (通常較長)操作的階段之間。另 一實例將是，將感測操作插入在(比如)擦除操作的階段之間，例如在擦除脈沖之前或 在用作擦除的稍后部分的軟編程階段之前。
如果正在執(zhí)行具有不同階段的相對較長操作，那么主要方面將穿插使用讀取/寫入堆 棧的共享鎖存器的較快操作(如果鎖存器可用的話)。舉例來說，讀取可插入到編程或擦 除操作中，或二進(jìn)制編程可插入到擦除中。主要示范性實施例將在針對共享相同讀取寫 入堆棧的另一頁面的編程操作期間，針對一個頁面雙態(tài)觸發(fā)數(shù)據(jù)輸入和/或輸出，其中舉 例來說，待雙態(tài)觸發(fā)輸出并修改的數(shù)據(jù)的讀取插入到數(shù)據(jù)寫入的檢驗階段中。
可用許多方式來提高開放式數(shù)據(jù)鎖存器的可用性。 一般來說，對于每單元存儲n位 的存儲器，每一位線將需要n個此類數(shù)據(jù)鎖存器；然而，并非始終需要所有這些鎖存器。 舉例來說，在以上部頁面/下部頁面格式存儲數(shù)據(jù)的每單元兩位的存儲器中，在編程下部 頁面時將需要一個數(shù)據(jù)鎖存器(如果實施快速通過寫入的話，還使用另一鎖存器)。在編 程上部頁面時將需要兩個數(shù)據(jù)鎖存器(如果實施快速通過寫入的話，還使用第三鎖存器)。 更一般地說，對于存儲多個頁面的存儲器，將僅在編程最高頁面時才需要所有鎖存器。 這使得其它鎖存器可用于高速緩存操作。另外，即使當(dāng)寫入最高頁面時，由于從寫入操 作的檢驗階段移除了各種狀態(tài)，因而鎖存器將釋放。具體地說， 一旦只有最高狀態(tài)留待 檢驗，就只需要單個鎖存器用于檢驗?zāi)康那移渌i存器可用于高速緩存操作。
示范性實施例基于四狀態(tài)存儲器，其每單元存儲兩位且具有針對每一位線上的數(shù)據(jù) 的兩個鎖存器以及針對快速通過寫入的一個額外鎖存器。寫入下部頁面或擦除或進(jìn)行后 擦除軟編程的操作基本上是二元操作，且使所述數(shù)據(jù)鎖存器中的一者空閑，可使用其來 高速緩存數(shù)據(jù)。類似地，在進(jìn)行上部頁面或全序列寫入時， 一旦除最高電平外所有電平 已經(jīng)過檢驗，就僅需要檢驗單個狀態(tài)且存儲器可釋放可用于高速緩存數(shù)據(jù)的鎖存器?？?如何使用此鎖存器的實例是，當(dāng)編程一個頁面時(例如在復(fù)制操作中)，共享同一數(shù)據(jù)鎖 存器組的另一頁面(例如同一位線組上的另一字線)的讀取可插到所述寫入的編程脈沖 與檢驗之間。地址可接著切換到正被寫入的頁面，從而允許寫入過程在其停止的地方繼 續(xù)進(jìn)行，而不必重新開始。當(dāng)寫入繼續(xù)時，在內(nèi)插的讀取期間高速緩存的數(shù)據(jù)可被雙態(tài) 觸發(fā)輸出、核對或修改且傳送回以準(zhǔn)備在早期寫入操作完成時寫回。這種軟高速緩存操 作允許第二數(shù)據(jù)頁面的雙態(tài)觸發(fā)輸出和修改隱藏在第一頁面的編程背后。
從對本發(fā)明優(yōu)選實施例的以下描述中將了解本發(fā)明的額外特征和優(yōu)點，應(yīng)結(jié)合附圖
來閱讀描述內(nèi)容。


圖1A—1E示意性說明非易失性存儲器單元的不同實例。 圖2說明NOR存儲器單元陣列的實例。
圖3說明NAND存儲器單元陣列的實例，例如圖ID中所示的陣列。 圖4說明針對在任何一個時間浮動?xùn)艠O可存儲的四個不同電荷Q1 — Q4的源極一漏 極電流與控制柵極電壓之間的關(guān)系。
圖5示意性說明可由讀取/寫入電路經(jīng)由行和列解碼器存取的存儲器陣列的典型配置。
圖6A是個別讀取/寫入模塊的示意性框圖。
圖6B展示常規(guī)上由讀取/寫入模塊堆棧實施的圖5的讀取/寫入堆棧。 圖7A示意性說明其中實施有本發(fā)明的改進(jìn)的處理器的具有一排分割的讀取/寫入堆 棧的緊湊型存儲器裝置。
圖7B說明圖7A所示的緊湊型存儲器裝置的優(yōu)選配置。
圖8示意性說明圖7A所示的讀取/寫入堆棧中的基本組件的一般配置。
圖9說明圖7A和7B所示的讀取/寫入電路間的讀取/寫入堆棧的一個優(yōu)選配置。
圖IO說明圖9所示的共用處理器的改進(jìn)實施例。
圖IIA說明圖IO所示的共用處理器的輸入邏輯的優(yōu)選實施例。
圖11B說明圖11A的輸入邏輯的真值表。
圖12A說明圖IO所示的共用處理器的輸出邏輯的優(yōu)選實施例。 圖12B說明圖12A的輸出邏輯的真值表。
圖13是圖IO的簡化版本，其展示本發(fā)明的兩位實施例中與本論述有關(guān)的一些特定 元件。
圖14指示在讀入下部頁面數(shù)據(jù)的情況下，用于上部頁面編程的針對與圖13相同的 元件的鎖存器分配。
圖15說明單頁面模式下高速緩存編程的各方面。
圖16展示可用于下部頁面到全序列轉(zhuǎn)換的編程波形。
圖17說明具有全序列轉(zhuǎn)換的高速緩存編程操作中的相對時序。
圖18描述高速緩存頁面復(fù)制操作中的鎖存器部署。
圖19A和19B說明高速緩存頁面復(fù)制操作中的相對時序。
具體實施例方式
圖7A示意性說明其中實施有本發(fā)明的改進(jìn)的處理器的具有一排分割讀取/寫入堆棧 的緊湊型存儲器裝置。存儲器裝置包括二維存儲器單元陣列300、控制電路310和讀取/ 寫入電路370。存儲器陣列300可通過字線經(jīng)由行解碼器330和通過位線經(jīng)由列解碼器
360尋址。讀取/寫入電路370實施為一排分割讀取/寫入堆棧400，且允許并行讀取或編 程存儲器單元區(qū)塊(也稱為"頁面")。在優(yōu)選實施例中，頁面由鄰接存儲器單元行構(gòu)成。 在另一實施例中，在將存儲器單元行分割成多個區(qū)塊或頁面的情況下，提供區(qū)塊多路復(fù) 用器350以將讀取/寫入電路370多路復(fù)用到各個區(qū)塊。
控制電路310與讀取/寫入電路370協(xié)作以對存儲器陣列300執(zhí)行存儲器操作?？刂?電路370包括狀態(tài)機(jī)312、芯片上地址解碼器314和電力控制模塊316。狀態(tài)機(jī)312提供 對存儲器操作的芯片級控制。芯片上地址解碼器314提供主機(jī)或存儲器控制器所使用的 地址與解碼器330和370所使用的硬件地址之間的地址界面。電力控制模塊316控制在 存儲器操作期間供應(yīng)到字線和位線的電力和電壓。
圖7B說明圖7A所示的緊湊型存儲器裝置的優(yōu)選配置。在陣列的相對側(cè)以對稱方式 實施各種外圍電路對存儲器陣列300的存取，使得每一側(cè)的存取線和電路減半。因此， 行解碼器被分裂成行解碼器330A和330B,且列解碼器被分裂成列解碼器360A和360B。 在將存儲器單元行分割成多個區(qū)塊的實施例中，區(qū)塊多路復(fù)用器350被分裂成區(qū)塊多路 復(fù)用器350A和350B。類似地，讀取/寫入電路被分裂成從陣列300的底部連接到位線的 讀取/寫入電路370A和從陣列300的頂部連接到位線的讀取/寫入電路370B。以此方式， 讀取/寫入模塊的密度以及因此分割的讀取/寫入堆棧400的密度基本上減半。
圖8示意性說明圖7A所示的讀取/寫入堆棧中的基本組件的一般配置。根據(jù)本發(fā)明 的一般結(jié)構(gòu)，讀取/寫入堆棧400包含用于感測k個位線的感測放大器堆棧212、用于經(jīng) 由I/O總線231輸入或輸出數(shù)據(jù)的I/O模塊440、用于存儲輸入或輸出數(shù)據(jù)的數(shù)據(jù)鎖存器 堆棧430、用于處理和存儲讀取/寫入堆棧400中的數(shù)據(jù)的共用處理器500以及用于堆棧 組件間通信的堆?？偩€421。讀取/寫入電路370中的堆?？偩€控制器經(jīng)由線411提供控 制和時序信號以用于控制讀取/寫入堆棧中的各種組件。
圖9說明圖7A和7B所示的讀取/寫入電路中讀取/寫入堆棧的一個優(yōu)選配置。每一 讀取/寫入堆棧400對一群組k個位線進(jìn)行并行操作。如果頁面具有p-"k個位線，那么 將存在r個讀取/寫入堆棧400-1、……、400-r。
并行操作的整排分割的讀取/寫入堆棧400允許并行讀取或編程沿著一行的P個單元 的區(qū)塊(或頁面)。因此，對于整行單元將存在P個讀取/寫入模塊。因為每一堆棧服務(wù)k 個存儲器單元，因此由r 二p/k給出所述排中讀取/寫入堆棧的總數(shù)目。舉例來說，如果r 是所述排中的堆棧數(shù)目，那么p-一k。 一個實例性存儲器陣列可具有p二512字節(jié)(512 X8位)，k=8,且因此r二512。在優(yōu)選實施例中，區(qū)塊是整行單元的連串。在另一實施
例中，區(qū)塊是行中的單元的子集。舉例來說，單元子集可以是整行的一半或整行的四分 之一。單元子集可以是一連串連續(xù)單元或每隔一個單元，或每隔預(yù)定數(shù)目的單元。
每一讀取/寫入堆棧(例如400-1)基本上含有一堆棧感測放大器212-1到212-k,其 并行服務(wù)一區(qū)段k個存儲器單元。優(yōu)選的感測放大器在第2004-0109357-A1號美國專利 公開案中揭示，所述公開案的全部揭示內(nèi)容以引用的方式并入本文中。
堆?？偩€控制器410經(jīng)由線411向讀取/寫入電路370提供控制和時序信號。堆?？?線控制器本身經(jīng)由線311依賴于存儲器控制器310。每一讀取/寫入堆棧400間的通信由 互連堆?？偩€431實現(xiàn)且由堆棧總線控制器410控制。控制線411將控制和時鐘信號從 堆?？偩€控制器410提供到讀取/寫入堆棧400-1的組件。
在優(yōu)選配置中，堆棧總線被分割成用于共用處理器500與感測放大器堆棧212之間 的通信的SABus 422，以及用于處理器與數(shù)據(jù)鎖存器堆棧430之間的通信的DBus423。
數(shù)據(jù)鎖存器堆棧430由數(shù)據(jù)鎖存器430-1到430-k組成，與所述堆棧相關(guān)聯(lián)的每一存 儲器單元使用一個數(shù)據(jù)鎖存器。I/O模塊440使數(shù)據(jù)鎖存器能夠經(jīng)由I/O總線231與外部 交換數(shù)據(jù)。
共用處理器還包括用于輸出指示存儲器操作狀態(tài)(例如誤差狀況)的狀態(tài)信號的輸 出507。所述狀態(tài)信號用于驅(qū)動n晶體管550的柵極，所述n晶體管550以線"或" (Wired-Or)配置系結(jié)到旗標(biāo)總線509。旗標(biāo)總線優(yōu)選地由控制器310預(yù)充電，且將在任 何讀取/寫入堆棧斷言狀態(tài)信號時下拉。
圖10說明圖9所示的共用處理器的改進(jìn)實施例。共用處理器500包含處理器總線、 用于與外部電路通信的PBUS 505、輸入邏輯510、處理器鎖存器PLatch 520和輸出邏輯 530。
輸入邏輯510從PBUS接收數(shù)據(jù)且輸出到BSI節(jié)點作為經(jīng)變換數(shù)據(jù)，所述經(jīng)變換數(shù) 據(jù)依據(jù)經(jīng)由信號線411來自堆?？偩€控制器410的控制信號而具有邏輯狀態(tài)"1"、 "0" 或"Z"(浮動)中的一者。設(shè)定/重設(shè)鎖存器PLatch 520接著鎖存BSI，從而得到一對互 補(bǔ)輸出信號為MTCH和MTCH*。
輸出邏輯530接收MTCH和MTCHM言號，且在PBUS 505上輸出經(jīng)變換數(shù)據(jù)，所述 經(jīng)變換數(shù)據(jù)依據(jù)經(jīng)由信號線411來自堆棧總線控制器410的控制信號而具有邏輯狀態(tài) "1"、 "0"或"Z"(浮動)中的一者。
在任何一個時間，共用處理器500處理與給定存儲器單元相關(guān)的數(shù)據(jù)。舉例來說， 圖10說明耦合到位線1的存儲器單元的情況。相應(yīng)感測放大器212-1包含出現(xiàn)有感測放
大器數(shù)據(jù)的節(jié)點。在優(yōu)選實施例中，節(jié)點采取存儲數(shù)據(jù)的SA鎖存器214-1的形式。類似 地，相應(yīng)數(shù)據(jù)鎖存器組430-1存儲與耦合到位線1的存儲器單元相關(guān)聯(lián)的輸入或輸出數(shù) 據(jù)。在優(yōu)選實施例中，所述數(shù)據(jù)鎖存器組430-1包含足夠的數(shù)據(jù)鎖存器434-1、……434-n 以用于存儲n位數(shù)據(jù)。
當(dāng)傳送柵極501由一對互補(bǔ)信號SAP和SAN啟用時，共用處理器500的PBUS 505 能夠經(jīng)由SBUS 422存取SA鎖存器214-1 。類似地，當(dāng)傳送柵極502由一對互補(bǔ)信號DTP 和DTN啟用時，PBUS 505能夠經(jīng)由DBUS 423存取數(shù)據(jù)鎖存器組430-1 。信號SAP、SAN、 DTP和DTN被明確說明為來自堆棧總線控制器410的控制信號的一部分。
圖11A說明圖10所示的共用處理器的輸入邏輯的優(yōu)選實施例。輸入邏輯520接收 PBUS 505上的數(shù)據(jù)，且依據(jù)控制信號而定，具有相同或反轉(zhuǎn)或浮動的輸出BSI。輸出BSI 節(jié)點基本上受傳送柵極522或包含串聯(lián)到Vdd的p晶體管524和525的上拉電路或包含 串聯(lián)到接地的n晶體管526和527的下拉電路的輸出影響。上拉電路使到達(dá)p晶體管524 和525的柵極分別由信號PBUS和ONE控制。下拉電路使到達(dá)n晶體管526和527的柵 極分別由信號ONEB〈b和PBUS控制。
圖IIB說明圖11A的輸入邏輯的真值表。所述邏輯由PBUS和作為來自堆棧總線控 制器410的控制信號的一部分的控制信號ONE、 ONEB<0>、 ONEB〈l〉控制?；旧希?支持三種傳送模式，即通過、反轉(zhuǎn)和浮動。
在通過模式的情況下(其中BSI與輸入數(shù)據(jù)相同)，信號ONE處于邏輯"1 "， ONEB<0> 處于"0",且ONEBd〉處于"0"。這將禁用上拉或下拉但啟用傳送柵極522，以將PBUS 505上的數(shù)據(jù)傳遞到輸出523。在反轉(zhuǎn)模式的情況下(其中BSI是輸入數(shù)據(jù)的反轉(zhuǎn))，信 號ONE處于"0"， ONEB〈0〉處于"1"，且ONEB〈l〉處于"1"。這將禁用傳送柵極522。 而且，當(dāng)PBUS處于"0"時，將禁用下拉電路且同時啟用上拉電路，從而導(dǎo)致BSI處于 "1"。類似地，當(dāng)PBUS處于"1"時，禁用上拉電路且同時啟用下拉電路，從而導(dǎo)致BSI 處于"0"。最后，在浮動模式的情況下，可通過使信號ONE處于"1"、 ONEB〈0〉處于 "1"和ONEB〈b處于"0"而使輸出BSI浮動。雖然實際上不使用浮動模式，但出于完 整起見列舉浮動模式。
圖12A說明圖10所示的共用處理器的輸出邏輯的優(yōu)選實施例。BSI節(jié)點處來自輸入 邏輯520的信號鎖存在處理器鎖存器PLatch 520中。輸出邏輯530從PLatch 520的輸出 接收數(shù)據(jù)MTCH和MTCH*，且依據(jù)控制信號而定，以通過、反轉(zhuǎn)或浮動模式在PBUS 上輸出。換句話說，四個分支充當(dāng)PBUS 505的驅(qū)動器，有效地將其拉到高、低或浮動狀
態(tài)。這由PBUS 505的四個分支電路(即，兩個上拉和兩個下拉電路)完成。第一上拉電 路包含串聯(lián)到Vdd的p晶體管531和532，且能夠在MTCH處于"0"時上拉PBUS。第 二上拉電路包含串聯(lián)到接地的p晶體管533和534，且能夠在MTCH處于"1"時上拉 PBUS。類似地，第一下拉電路包含串聯(lián)到Vdd的n晶體管535和536,且能夠在MTCH 處于"0"時下拉PBUS。第二上拉電路包含串聯(lián)到接地的n晶體管537和538，且能夠 在MTCH處于"1 "時上拉PBUS。
本發(fā)明的一個特征在于用PMOS晶體管構(gòu)成上拉電路且用NMOS晶體管構(gòu)成下拉電 路。由于NMOS的拉動比PMOS的拉動強(qiáng)得多，因而在任何爭用中下拉將始終勝過上拉。 換句話說，節(jié)點或總線可始終默認(rèn)為上拉或"1"狀態(tài)，且如果需要的話，可始終通過下 拉而翻轉(zhuǎn)到"0"狀態(tài)。
圖12B說明圖12A的輸出邏輯的真值表。所述邏輯由從輸入邏輯鎖存的MTCH、 MTCH+以及作為來自作為來自堆棧總線控制器410的控制信號的一部分的控制信號 PDIR、 PINV、 NDIR、 NINV控制。支持四種操作模式，即通過、反轉(zhuǎn)、浮動和預(yù)充電。
在浮動模式中，禁用所有四個分支。這通過使信號PINV=1、 NINV = 0、 PDIR二1、 NDIR = 0來完成，其中所述值也是默認(rèn)值。在通過模式中，當(dāng)MTCH二0時，將需要PBUS =0。這通過僅啟用具有n晶體管535和536的下拉分支來完成，其中除了 NDIR二1以 外，所有控制信號均處于其默認(rèn)值。當(dāng)MTCH二1時'將需要PBUS二1。這通過僅啟用 具有p晶體管533和534的上拉分支來完成，其中除了 PINV = 0以外，所有控制信號均 處于其默認(rèn)值。在反轉(zhuǎn)模式中，當(dāng)MTCH二0時，將需要PBUS二1。這通過僅啟用具有 p晶體管531和532的上拉分支來完成，其中除了 PDIR=0以外，所有控制信號均處于 其默認(rèn)值。當(dāng)MTCH二1時，將需要PBUS = 0。這通過僅啟用具有n晶體管537和538 的下拉分支來完成，其中除了NINV^1以外，所有控制信號均處于其默認(rèn)值。在預(yù)充電 模式中，控制信號設(shè)置PDIR-O和PINV二0將在MTCH:1時啟用具有p晶體管531和 531的上拉分支，或在MTCH = 0時啟用具有p晶體管533和534的上拉分支。
在第11/026,536號美國專利申請案(2004年12月29日)中更完整地揭示共用處理 器操作，所述申請案的全文以引用的方式并入本文中。
高速緩存操作中數(shù)據(jù)鎖存器的使用
本發(fā)明的許多方面使用上文在圖10中描述的讀取/寫入堆棧的數(shù)據(jù)鎖存器在內(nèi)部存 儲器正執(zhí)行其它操作(例如讀取、寫入或擦除)的同時進(jìn)行將輸入和輸出數(shù)據(jù)的高速緩 存操作。在上述結(jié)構(gòu)中，數(shù)據(jù)鎖存器由許多物理頁面共享。舉例來說，如同在由所有字線共享的位線的讀取/寫入堆棧上，因此當(dāng)一個操作正在進(jìn)行時，如果這些鎖存器中的任 何鎖存器是空閑的，那么其可高速緩存數(shù)據(jù)以用于同一或另一字線中的將來操作，從而 節(jié)省傳送時間，因為這可隱藏在另一操作背后。這可通過增加不同操作或操作階段的管 線流通的量來改進(jìn)性能。在一個實例中，在高速緩存編程操作中，當(dāng)編程一個數(shù)據(jù)頁面 時，可載入另一數(shù)據(jù)頁面，從而節(jié)省傳送時間。對于另一實例，在一個示范性實施例中， 對一個字線的讀取操作插入到對另一字線的寫入操作中，從而允許在數(shù)據(jù)寫入繼續(xù)進(jìn)行 的同時將來自讀取操作的數(shù)據(jù)傳送離開存儲器。
請注意，這允許在針對第一數(shù)據(jù)頁面正在進(jìn)行寫入或其它操作時，雙態(tài)觸發(fā)輸出來 自在同一區(qū)塊中但在不同字線上的另一頁面的數(shù)據(jù)(以例如進(jìn)行ECC操作)。此操作的 階段間管線流通允許數(shù)據(jù)傳送所需的時間隱藏在對第一數(shù)據(jù)頁面的操作背后。更一般地 說，這允許將一個操作的一部分插入在另一 (通常較長)操作的階段之間。另一實例將 是，將感測操作插入在(比如)擦除操作的階段之間，例如在擦除脈沖之前或在用作擦 除的稍后部分的軟編程階段之前。
為了獲得所論述的一些操作所需的相對時間，用于上文所述的系統(tǒng)的一組示范性時 間值可采取為
數(shù)據(jù)寫入~700網(wǎng)(下部頁面 600ps，上部頁面800ns)
二進(jìn)制數(shù)據(jù)寫入~200ns
擦除~2，500jis
讀取20-40|IS
讀取和雙態(tài)觸發(fā)輸出數(shù)據(jù)2KB數(shù)據(jù)，~80ps; 4KB 160ns; 8KB 320^s
這些值可用作參考以給出對于以下時序圖中所涉及的相對時間的理解。如果具有擁 有不同階段的長操作，那么主要方面將穿插使用讀取/寫入堆棧的共享鎖存器的較快操作 (如果鎖存器可用的話)。舉例來說，讀取可插入到編程或擦除操作中，或二進(jìn)制編程可 插入到擦除中。主要示范性實施例將在針對共享相同讀取寫入堆棧的另一頁面的編程操 作期間，針對一個頁面雙態(tài)觸發(fā)數(shù)據(jù)輸入和/或輸出，其中舉例來說，待雙態(tài)觸發(fā)輸出并 修改的數(shù)據(jù)的讀取插入到數(shù)據(jù)寫入的檢驗階段中。
可用許多方式來提高開放式數(shù)據(jù)鎖存器的可用性。 一般來說，對于每單元存儲n位 的存儲器，每一位線將需要n個此類數(shù)據(jù)鎖存器；然而，并非一直需要所有這些鎖存器。 舉例來說，在以上部頁面/下部頁面格式存儲數(shù)據(jù)的每單元兩位的存儲器中，在編程下部 頁面時將需要兩個數(shù)據(jù)鎖存器。更一般地說，對于存儲多個頁面的存儲器，將僅在編程
最高頁面時才需要所有鎖存器。這使得其它鎖存器可用于高速緩存操作。另外，即使當(dāng)
寫入最高頁面時，由于從寫入操作的檢驗階段移除了各種狀態(tài)，因而鎖存器將釋放。具
體地說， 一旦只有最高狀態(tài)留待檢驗，就只需要單個鎖存器來用于檢驗?zāi)康那移渌i存
器可用于高速緩存操作。
以下論述將基于四狀態(tài)存儲器，其每單元存儲兩位且具有針對每一位線上的數(shù)據(jù)的
兩個鎖存器以及針對快速通過寫入的一個額外鎖存器，如在與本申請案同時申請且并入
在上文中的題為"Use of Data Latches in Multi-Phase Programming of Non-Volatile
Memories"的美國專利申請案中所描述。寫入下部頁面或擦除或進(jìn)行后擦除軟編程的操
作基本上是二元操作，且使數(shù)據(jù)鎖存器中的一者空閑，可使用其來高速緩存數(shù)據(jù)。類似
地，在進(jìn)行上部頁面或全序列寫入時， 一旦除最高電平以外所有電平己經(jīng)過檢驗，就僅
需要檢驗單個狀態(tài)且存儲器可釋放可用于高速緩存數(shù)據(jù)的鎖存器。可如何使用此鎖存器
的實例是，當(dāng)編程一個頁面時(例如在復(fù)制操作中)，共享同一數(shù)據(jù)鎖存器組的另一頁面
(例如同一位線組上的另一字線)的讀取可插在寫入的檢驗階段期間。地址可接著切換到
正被寫入的頁面，從而允許寫入過程在其停止的地方繼續(xù)進(jìn)行，而不必重新開始。當(dāng)寫
入繼續(xù)時，在內(nèi)插的讀取期間高速緩存的數(shù)據(jù)可被雙態(tài)觸發(fā)輸出、核對或修改且傳送回
以準(zhǔn)備在早期寫入操作完成時寫回。這種軟高速緩存操作允許第二數(shù)據(jù)頁面的雙態(tài)觸發(fā)
輸出和修改隱藏在第一頁面的編程背后。
作為第一實例，對于以單頁面(下部頁面/上部頁面格式)編程模式操作的兩位存儲
器的高速緩存編程操作。圖13是圖10的簡化版本，其展示兩位實施例中與本論述有關(guān) 的一些特定元件，其中其它元件被刪除以簡化論述。這些特定元件包括連接到數(shù)據(jù)I/O 線231的數(shù)據(jù)鎖存器DL0 434-0、通過線423連接到共用處理器500的數(shù)據(jù)鎖存器DL1 434-1、通過435共同與其它數(shù)據(jù)鎖存器連接的數(shù)據(jù)鎖存器DL2 432-2以及通過線422連 接到共用處理器500的感測放大器數(shù)據(jù)鎖存器DLS 214。圖13的各種元件是根據(jù)其在編 程下部頁面期間的部署來標(biāo)注的。鎖存器DL2 434-2用于快速通過寫入模式中的較低檢 驗(VL )，如在與本申請案同時申請的題為"Use of Data Latches in Multi-Phase Programming of Non-Volatile Memories"的美國專利申請案中所描述；包括寄存器和在包 括其時使用快速通過寫入是可選的，但示范性實施例將包括此寄存器。
對下部頁面的編程可包括以下步驟
(1)通過將數(shù)據(jù)鎖存器DLO 434-0重設(shè)為默認(rèn)值"1"來開始所述過程。此慣例用于 簡化部分頁面編程，因為將抑制編程選定行中將不被編程的單元。(2) 沿著I/O線231將編程數(shù)據(jù)供應(yīng)到DL0 434-0。
(3) 將把編程數(shù)據(jù)傳送到DL1 434-1和DL2 434-2 (如果包括此鎖存器且實施快速通 過寫入的話)。
(4) 一旦將編程數(shù)據(jù)傳送到DL1 434-1,就可將數(shù)據(jù)鎖存器DL0 434-0重設(shè)為"1"， 且在編程時間期間，可沿著I/O線231將下一數(shù)據(jù)頁面加載到DLO 434-0，從而允許在寫 入第一頁面的同時高速緩存第二頁面。
(5) —旦將第一頁面加載到DL1 434-1中，就可開始編程。DL1 434-1數(shù)據(jù)用于鎖定 單元以防進(jìn)一步編程。DL2 434-2數(shù)據(jù)用于較低檢驗鎖定，所述較低檢驗鎖定管理向快速 通過寫入的第二階段的過渡，如在與本申請案同時申請的題為"Use of Data Latches in Multi-Phase Programming of Non-Volatile Memories"的美國專利申請案中所描述。
(6) —旦編程開始，在編程脈沖之后，使用較低檢驗的結(jié)果來更新DL2 434-2;使用 較高檢驗的結(jié)果來更新DLl 434-1。(此論述基于"常規(guī)"編碼，其中下部頁面編程將到 達(dá)A狀態(tài)。這種編碼和其它編碼在與本申請案同時申請的題為"Use of Data Latches in Multi-Phase Programming of Non-Volatile Memories"以及2005年3月16日申請的題為 "Non-Volatile Memory and Method with Power-Saving Read and Program-Verify Operations" 的美國專利申請案中進(jìn)一步論述。容易將本論述延伸到其它編碼。)
(7) 在判斷編程是否完成時，僅檢查行的單元的DLl 434-1寄存器(或恰當(dāng)?shù)奈锢?編程單元)。
一旦下部頁面被寫入，就可編程上部頁面。圖14展示與圖13相同的元件，但指示 在讀入下部頁面數(shù)據(jù)的情況下用于上部頁面編程的鎖存器分配。(所述描述再次使用常 規(guī)編碼，使得上部頁面的編程將到達(dá)B和C狀態(tài)。)上部頁面的編程可包括以下步驟 '(1) 一旦下部頁面完成編程，將用來自狀態(tài)機(jī)控制器的信號來開始上部頁面(或下 一頁面)寫入，其中在所述狀態(tài)機(jī)控制器中保持(未執(zhí)行的)高速緩存編程命令。
(2) 將把編程數(shù)據(jù)從DL0 434-0 (其在步驟(4)中在下部頁面寫入期間被載入到那 里)傳送到DL1 434-1和DL2 434-2。
(3) 將從陣列讀入下部頁面數(shù)據(jù)并將其放置到DL0 434-0中。
(4) 再次分別使用DL1 434-1和DL2 434-2以用于檢驗高和檢驗低鎖定數(shù)據(jù)。鎖存 器DL0 434-0 (保持下部頁面數(shù)據(jù))被按照編程參考數(shù)據(jù)進(jìn)行檢査，但不用檢驗結(jié)果來更 新。
(5) 作為檢驗B狀態(tài)的一部分，在以較低檢驗VBL進(jìn)行感測之后，將相應(yīng)地在DL2
434-2中更新數(shù)據(jù)，其中用高檢驗VBH結(jié)果來更新DL1 434-1數(shù)據(jù)。類似地，C檢驗將 具有相應(yīng)命令來用各自VCL和VCH結(jié)果更新鎖存器DL2 434-2和DL1 434-1。
(6) —旦完成B數(shù)據(jù)，就不需要下部頁面數(shù)據(jù)(保持在DL0 434-0中以供參考)，因 為只需要執(zhí)行對C狀態(tài)的檢驗。將DL0 434-0重設(shè)為"1"，且可從1/0線231載入另一 編程數(shù)據(jù)頁面并將其高速緩存在鎖存器DL0 434-0中。共用處理器500可設(shè)定將僅檢驗C 狀態(tài)的指示。
(7) 在判斷上部頁面編程是否完成時，針對狀態(tài)，檢查鎖存器DL1 434-1和DL0 434-0 兩者。 一旦單元被編程到B狀態(tài)且僅C狀態(tài)正被檢驗，那么只有鎖存器DL1 434-1數(shù)據(jù) 需被檢查以查看是否存在任何未被編程的位。
請注意，在此安排下，在步驟6中，不再需要鎖存器DLO 434-0且其可用于高速緩 存用于下一編程操作的數(shù)據(jù)。另外，在使用快速通過寫入的實施例中， 一旦進(jìn)入第二緩 慢編程階段，還可使鎖存器DL2 434-2可用于對數(shù)據(jù)進(jìn)行高速緩存，但實際上，通常是 如下情況這僅以此方式在相當(dāng)短時間段中可用，所述相當(dāng)短時間段并不證明實施此特 征通常所需的額外開銷是合理的。
圖15可用于說明單頁面模式下高速緩存編程的許多方面，所述單頁面模式已在最近 幾個段落中進(jìn)行描述。圖15展示在存儲器內(nèi)部(下部"真實繁忙"線)和從存儲器外部 所見(上部"高速緩存繁忙"線)的事件發(fā)生的相對時序。
在時間to處，將待編程到選定字線(WLn)上的下部頁面加載到存儲器中。這假定 第一下部數(shù)據(jù)頁面先前尚未被高速緩存，因為其將用于隨后頁面。在時間ti處，下部頁 面完成加載且存儲器開始對其進(jìn)行寫入。由于在此點處這等同于二元操作，因而只需要 檢驗狀態(tài)A ("pvfyA")，且數(shù)據(jù)鎖存器DLO 434-0可用于接收下一數(shù)據(jù)頁面，所述下一 數(shù)據(jù)頁面此處作為待編程到WLn中的上部頁面(在時間h處)，其因而在編程下部頁面 期間被高速緩存在鎖存器DL0 434-0中。上部頁面在時間t3處完成加載，且可在"處在 下部頁面完成時就進(jìn)行編程。在此安排下，雖然所有數(shù)據(jù)(下部和上部頁面)將要寫入 到物理編程單元(此處，字線WLn)中，但存儲器必須從時間t3等待至?xí)r間Lt才可對上 部頁面數(shù)據(jù)進(jìn)行寫入，這不同于下文描述的全序列實施例。
在時間U處開始上部頁面的編程，其中最初僅檢驗B狀態(tài)("pvfyB"),在15處添加 C狀態(tài)("pvfyB/C")。 一旦在t6處不再檢驗B狀態(tài)，那么僅需要檢驗C狀態(tài)("pvfyC") 且鎖存器DL0 434-0被釋放。這允許在上部頁面完成編程時高速緩存下一數(shù)據(jù)組。
注意到，根據(jù)具有高速緩存編程的單頁面算法，如圖15所示，即使上部頁面數(shù)據(jù)可
在時間t3處可用，存儲器也將等到時間W才開始寫入此數(shù)據(jù)。在向全序列編程操作的轉(zhuǎn) 換中(例如在第11/013,125號美國專利申請案中更全面揭示)， 一旦上部頁面可用，就可 同時編程上部和下部頁面數(shù)據(jù)。
全序列(低向全轉(zhuǎn)換)寫入中的高速緩存編程算法與上文中一樣以下部頁面編程開 始。因此，步驟(1) - (4)與單頁面編程模式下的下部頁面過程一樣
(1) 通過將數(shù)據(jù)鎖存器DLO 434-0重設(shè)為默認(rèn)值"1"來開始所述過程。此慣例用于 簡化部分頁面編程，因為將抑制編程選定行中將不被編程的單元。
(2) 沿著I/O線231將編程數(shù)據(jù)供應(yīng)到DLO 434-0。
(3) 將把編程數(shù)據(jù)傳送到DL1 434-1和DL2 434-2 (如果包括此鎖存器且實施快速通 過寫入的話)。
(4) 一旦將編程數(shù)據(jù)傳送到DL1 434-1，就可將數(shù)據(jù)鎖存器DLO 434-0重設(shè)為"1"， 且在編程時間期間，可沿著I/O線231將下一數(shù)據(jù)頁面加載到DLO 434-0，從而允許在寫 入第一頁面的同時高速緩存第二頁面。
一旦加載了第二數(shù)據(jù)頁面，如果對應(yīng)于正被寫入的下部頁面的上部部分且下部頁面 尚未完成編程，那么可實施向全序列寫入的轉(zhuǎn)換。此論述關(guān)注在此類算法中使用數(shù)據(jù)鎖 存器，在共同待決且共同轉(zhuǎn)讓的第11/013,125號美國專利申請案中更全面揭示許多其它 細(xì)節(jié)。
(5) 在將上部頁面數(shù)據(jù)加載到鎖存器DLO 434-0之后，將在地址區(qū)塊中進(jìn)行判斷以 檢査2個頁面是否在同一字線和同一區(qū)塊上，其中一個頁面是下部頁面且一個頁面是上 部頁面。如果這樣的話，那么編程狀態(tài)機(jī)將觸發(fā)下部頁面編程到全序列編程的轉(zhuǎn)換(如 果允許的話)。在任何待決檢驗完成之后，接著實現(xiàn)過渡。
(6) 當(dāng)編程序列從下部頁面改變?yōu)槿蛄袝r，通常將改變一些操作參數(shù)。在示范性 實施例中，這些操作參數(shù)包括
(i) 如果下部頁面數(shù)據(jù)尚未鎖定，那么脈沖檢驗周期數(shù)目的最大程序循環(huán)將從下部 頁面算法的程序循環(huán)改變?yōu)槿蛄械某绦蜓h(huán)，但所完成的程序循環(huán)的數(shù)目將不會通過 所述轉(zhuǎn)換而被重設(shè)。
(ii) 如圖16所示，編程波形以下部頁面編程過程中使用的值VPGM—L開始。如果 編程波形已經(jīng)前進(jìn)到其超過上部頁面過程中使用的開始值VPGM_U的地方，那么在向全 序列轉(zhuǎn)換時，在繼續(xù)沿著階梯上升之前階梯將回落到VPGM—U。
(iii) 確定編程脈沖的步長和最大值的參數(shù)不改變。 (7) 應(yīng)執(zhí)行對存儲器單元的當(dāng)前狀態(tài)的全序列讀取以保證將編程正確數(shù)據(jù)以用于多 電平編碼。這確保當(dāng)全序列開始時不會抑制編程先前可能已經(jīng)在下部頁面編程中鎖定但 需要進(jìn)一步編程以考慮其上部頁面數(shù)據(jù)的狀態(tài)。
(8) 如果激活快速通過寫入，那么鎖存器DL2 434-2的數(shù)據(jù)將同樣被更新以反映上 部頁面編程數(shù)據(jù)，因為這先前是基于僅針對A狀態(tài)的下部檢驗。
(9) 編程接著再繼續(xù)多電平全序列編程算法。如果下部頁面過程中的編程波形已增 加超過上部頁面開始電平，那么波形在轉(zhuǎn)換時后退到此電平，如圖16所示。
圖17是下部頁面到全序列轉(zhuǎn)換寫入過程中所涉及的相對時間的示意性表示。直到時 間t3為止，所述過程如同上文針對圖15中的過程所描述。在t3處，己經(jīng)加載上部數(shù)據(jù)頁 面且進(jìn)行向全序列算法的過渡，檢驗過程被切換以包括B狀態(tài)以及A狀態(tài)。 一旦所有A 狀態(tài)鎖定，在時間"處，檢驗過程就切換以檢查B和C狀態(tài)。 一旦在ts處已經(jīng)檢驗了B 狀態(tài)，那么僅需要檢査C狀態(tài)，且可釋放寄存器以加載待編程的下一數(shù)據(jù)，例如下一字 線(WLn+1)上的下部頁面(如高速緩存繁忙線上所指示)。在時間t6處，此下一數(shù)據(jù)組 已被高速緩存，且一旦針對先前組的C數(shù)據(jù)的編程在t7處結(jié)束，那么此下一數(shù)據(jù)組開始 編程。另外，當(dāng)字線WU"上的(此處)下部頁面正在編程時，下一數(shù)據(jù)(例如相應(yīng)的 上部頁面數(shù)據(jù))可加載到開放式鎖存器DL0 434-0中。
在全序列寫入期間，以獨立給出下部頁面和上部頁面狀態(tài)的方式來實施狀態(tài)報告。 在編程序列結(jié)束處，如果存在未完成的位，那么可執(zhí)行物理頁面掃描。第一掃描可針對 未完成的上部頁面數(shù)據(jù)來檢査鎖存器DL0 434-0，第二掃描可針對未完成的下部頁面數(shù)據(jù) 來檢査DL1 434-1。由于B狀態(tài)的檢驗將改變DL0 434-0和DL1 434-1數(shù)據(jù)兩者，因而應(yīng) 以位的閾值高于A檢驗電平時DL1 434-1數(shù)據(jù)"0"將改變?yōu)?1"的方式來執(zhí)行A狀態(tài) 檢驗。這種后檢驗將檢査任何欠編程B電平是否在A電平處通過；如果其在A電平處通 過，那么誤差僅在上部頁面上而不在下部頁面上；如果其不在A電平處通過，那么下部 和上部頁面兩者均具有誤差。
如果使用高速緩存編程算法，那么在編程A和B數(shù)據(jù)之后，將把C狀態(tài)傳送到鎖存 器DL1 434-1以完成編程。在此情況下，鎖存器的掃描對于下部頁面是不必要的，因為 下部頁面將已經(jīng)通過編程而沒有任何故障位。
本發(fā)明的另一組示范性實施例涉及頁面復(fù)制操作，其中數(shù)據(jù)組從一個位置重新定位 到另一位置。數(shù)據(jù)重新定位操作的各個方面在2004年5月13日申請的第US 10/846,289 號、2004年12月21日申請的第11/022,462號和2004年8月9日申請的第US 10/915,039
號美國專利申請案以及第6,266,273號美國專利中描述，所述專利申請案和專利均以引用 的方式并入本文中。當(dāng)將數(shù)據(jù)從一個位置復(fù)制到另一位置時，通常雙態(tài)觸發(fā)輸出所述數(shù) 據(jù)以進(jìn)行檢查(例如，檢查誤差)、更新(例如更新標(biāo)頭)或兩者(例如校正檢測到的誤 差)。此類傳送還將在垃圾收集操作中合并數(shù)據(jù)。本發(fā)明的主要方面允許在寫入操作的檢 驗階段期間內(nèi)插對開放式寄存器的數(shù)據(jù)讀取，接著當(dāng)寫入操作繼續(xù)時將此高速緩存數(shù)據(jù) 傳送離開存儲器裝置，從而允許用于雙態(tài)觸發(fā)輸出數(shù)據(jù)的時間隱藏在寫入操作背后。
下文呈現(xiàn)高速緩存頁面復(fù)制操作的兩個示范性實施例。在所述兩種情況下，描述使 用快速通過寫入實施方案的實施方案。圖18指示隨過程進(jìn)行時的示范性鎖存器配置的部 署。
第一型式的高速緩存頁面復(fù)制將向下部頁面進(jìn)行寫入，且可包括以下步驟，其中讀 取地址被標(biāo)注為M、 M+l、……，且寫入地址被標(biāo)注為N、 N+l、……
(1) 將待復(fù)制的頁面("頁面M")讀入到鎖存器DL1 434-1中。這可以是上部或下 部數(shù)據(jù)頁面。
(2) 接著將頁面M傳送到DL0 434-0中。
(3) 接著雙態(tài)觸發(fā)輸出并修改DL0434-0中的數(shù)據(jù)，此后將其傳送回鎖存器中。
(4) 接著可開始編程序列。在將待寫入到下部頁面N中的數(shù)據(jù)傳送到DL1 434-1和 DL2 434-2之后，鎖存器DLO 434-0準(zhǔn)備好高速緩存數(shù)據(jù)。將編程此下部頁面。對于此實 施例，編程狀態(tài)機(jī)將在此處停止。
(5) 接著將待復(fù)制的下一頁面讀取到DLO 434-0中。接著可再繼續(xù)編程。在步驟(4)
結(jié)束時停止的狀態(tài)機(jī)將從頭開始重新開始所述編程序列。
(6) 繼續(xù)編程，直到下部頁面完成為止。
復(fù)制目的地頁面地址將確定寫入到下部還是上部頁面。如果編程地址是上部頁面地 址，那么編程序列將在編程完成時才停止，且步驟(5)的讀取將在寫入完成之后執(zhí)行。
在第二高速緩存頁面復(fù)制方法中，可暫停編程/檢驗過程以插入讀取操作且接著重新 開始寫入操作，在其停止的那點處繼續(xù)進(jìn)行。接著當(dāng)再繼續(xù)的寫入操作繼續(xù)進(jìn)行時，可 雙態(tài)觸發(fā)輸出在此交錯感測操作期間讀取的數(shù)據(jù)。并且，此第二過程允許一旦正僅檢驗 C狀態(tài)且每一位線上一個鎖存器打開就將頁面復(fù)制機(jī)制用于上部頁面或全序列寫入過程 中。第二高速緩存頁面復(fù)制操作以與第一情況中相同的前三個步驟開始，但接下來不同。 這可包括以下步驟
(1)將待復(fù)制的頁面("頁面M")讀取到鎖存器DL1 434-1中。這可以是下部或上 部頁面。
(2) 接著將來自頁面M的數(shù)據(jù)傳送到DL0 434-0中。(與之前一樣，N等將表示寫 入地址，M等將表示讀取地址。)
(3) 接著雙態(tài)觸發(fā)輸出、修改DL0 434-0中的數(shù)據(jù)，此后將其傳送回鎖存器中。
(4) 狀態(tài)機(jī)編程將進(jìn)入無限等待狀態(tài)，直到輸入命令(讀取命令)為止，且接著將 開始將另一頁面(例如下一頁面M+1)讀取到鎖存器DLO 434-0。
(5) —旦步驟(4)的讀取完成，就將地址切換回字線和區(qū)塊地址以將步驟(1 — 3) 中的數(shù)據(jù)編程到頁面N (此處，下部頁面)中，且再繼續(xù)編程。
(6) 在頁面M+1的讀取完成之后，可雙態(tài)觸發(fā)輸出、修改和返回數(shù)據(jù)。 一旦所述過 程完成，如果兩個頁面是同一 WL上的相應(yīng)上部和下部頁面，就將寫入轉(zhuǎn)換為全序列操 作。
(7) —旦在全序列寫入中完成A和B電平，就將把DL0 434-0中的數(shù)據(jù)傳送到DL1 434-1 (與在之前描述的正常高速緩存編程中一樣)，且可發(fā)布針對另一頁面(例如，頁 面M+2)的讀取命令。如果不存在單頁面到全序列的轉(zhuǎn)換，那么下部頁面將完成寫入且 接著上部頁面將開始。在完全完成B電平狀態(tài)之后，將發(fā)生相同的DLO 434-0到DL1 434-1 數(shù)據(jù)傳送，且狀態(tài)機(jī)將進(jìn)入等待針對頁面M+2的讀取命令的狀態(tài)。
(8) —旦讀取命令到達(dá)，就將地址切換到讀取地址，且讀出下一頁面(頁面M+2)。
(9) 一旦讀取完成，就將把地址切換回先前上部頁面地址(編程地址N+1)，直到寫 入完成為止。
如上文提到的，除了用于保持可編程到存儲器單元的每一者中的(此處，2位)數(shù) 據(jù)的鎖存器DLO 434-0和DL1 434-1以外，示范性實施例還包括用于快速通過寫入技術(shù) 的下部檢驗的鎖存器DL2 434-2。 一旦通過下部檢驗，就還可釋放鎖存器DL2 434-2且將 其用于高速緩存數(shù)據(jù)，但在示范性實施例中并不這樣做。
圖19A和19B說明第二高速緩存頁面復(fù)制方法的相對時序，其中圖19B說明具有全 序列寫入轉(zhuǎn)換的算法，且圖19A說明沒有全序列寫入轉(zhuǎn)換的算法。(圖19A和19B均由 兩個部分組成，第一上部部分在垂直虛線A (對應(yīng)于tQ)處開始且以垂直虛線B (對應(yīng) 于t5)結(jié)束；第二下部部分是上部部分的延續(xù)部分且以垂直虛線B (對應(yīng)于t5)開始。在 所述兩種情況下，時間t5處的線B在上部部分中與在下部部分中相同，恰好是兩個部分
中的接縫(允許在兩條線上顯示)。)
圖19A展示一種過程，其以讀取第一頁面(頁面M)(在此實例中認(rèn)為是下部頁面)
開始，假設(shè)先前尚未高速緩存任何數(shù)據(jù)，且以單頁面模式進(jìn)行操作，等到下部頁面已經(jīng) 完成寫入時才開始寫入上部頁面。所述過程在時間t。處以讀取頁面M (感測頁面M (L)) 開始，所述頁面此處是由在此編碼中處于A和C電平的讀取感測的下部頁面。在時間tj 處，讀取完成且可雙態(tài)觸發(fā)輸出且核對或修改頁面M。在時間t2處開始，通過以B電平 讀取來感測下一頁面(此處是頁面M+1，對應(yīng)于與下部頁面M相同的物理單元的上部頁 面)，過程在時間13處完成。在這點處，第一頁面(源自頁面M)(下部)準(zhǔn)備好編程回 到頁面N處的存儲器中，且從頁面M+1讀取的數(shù)據(jù)正被保持在鎖存器中且可傳送出去以 進(jìn)行修改/檢查。這些處理可在相同時間(此處，t3)開始。使用上文描述的典型時間值， 已在時間U雙態(tài)觸發(fā)輸出并修改來自頁面M+1的數(shù)據(jù)；然而，對于不實施全序列轉(zhuǎn)換的
實施例，存儲器將等到頁面N在時間t5處完成才開始將第二讀取的數(shù)據(jù)頁面(源自頁面
M+l)寫入到頁面N+l中。
因為頁面N+1是上部頁面，所以其寫入最初以在B電平處的檢驗來開始，在te處添 加C電平。 一旦在時間t7處具有目標(biāo)狀態(tài)B的存儲元件全部鎖定(或到達(dá)最大計數(shù))， 就丟棄B狀態(tài)檢驗。如上文描述，根據(jù)本發(fā)明的若干主要方面，這允許釋放數(shù)據(jù)鎖存器， 暫停正在進(jìn)行的寫入操作，穿插讀取操作(在與所暫停的編程/檢驗操作不同的地址處)， 所述寫入接著在其停止的地方再繼續(xù)，且當(dāng)再繼續(xù)的寫入操作運行時可雙態(tài)觸發(fā)輸出所 穿插寫入操作感測的數(shù)據(jù)。
在時間t7處，針對(此處)下部頁面M+2執(zhí)行所穿插的寫入操作。此感測在時間ts 處完成，且頁面N+l的寫入繼續(xù)進(jìn)行，且同時雙態(tài)觸發(fā)輸出并修改來自頁面M+2的數(shù)據(jù)。 在此實例中，頁面N+1在時間t9處完成編程，之后頁面M+2在時間tu)處完成。在時間 tu)處，可開始源自頁面M+2的數(shù)據(jù)的寫入；然而，在此實施例中，改為首先執(zhí)行頁面 M+3的讀取，從而允許雙態(tài)觸發(fā)輸出此頁面的數(shù)據(jù)且將修改隱藏在將源自頁面M+2的數(shù) 據(jù)寫入到頁面N+2中的背后，所述寫入在時間tu處開始。過程接著如同圖中早先部分中 那樣繼續(xù)進(jìn)行，但頁面編號改變，其中時間tu對應(yīng)于時間t3，時間t!2對應(yīng)于時間"等等， 直到復(fù)制過程停止為止。
圖19B同樣展示一種過程，其以讀取下部頁面(被認(rèn)為是下部頁面的頁面M)開始， 且假定先前尚未高速緩存任何數(shù)據(jù)。圖19B與圖19A的不同之處是在時間t4處實施到全 序列寫入的轉(zhuǎn)換。這大致加速到圖19A的時間(t5-t4)處的過程。在時間U (圖19A中 =t5)處，與全序列轉(zhuǎn)換相關(guān)的各種改變?nèi)缦惹懊枋瞿菢訉嵤?。另外方面，所述過程類似
于圖19A的過程，包括在時間t7與t!2之間發(fā)生的本發(fā)明的那些方面。
可沿著線智能地選擇頁面復(fù)制過程和此處描述的涉及寫入數(shù)據(jù)(其狀態(tài)在給定時間 被檢驗)的其它技術(shù)兩者，如在2002年12月5日申請的第10/314,055號美國專利申請 案中描述，所述申請案以引用的方式并入本文中。舉例來說，在全序列寫入中，寫入過 程可開始僅檢驗A電平。在已進(jìn)行A檢驗之后，其經(jīng)檢査以査看是否任何位已經(jīng)通過。 如果這樣的話，可將B電平添加到檢驗階段。在將A電平檢驗作為目'標(biāo)值的所有存儲單 元檢驗之后(或除了基于可設(shè)定參數(shù)的最大計數(shù))，將移除A電平檢驗。類似地，在B 電平處的檢驗之后，可添加C電平的檢驗，其中在將B電平作為目標(biāo)值的所有存儲單元 檢驗之后(或除了基于可設(shè)定參數(shù)的最大計數(shù))，移除B電平檢驗。
盡管已相對于特定實施例描述了本發(fā)明的各個方面，但應(yīng)了解本發(fā)明有權(quán)在所附權(quán) 利要求書的全部范圍內(nèi)受到保護(hù)。
權(quán)利要求
1.一種操作非易失性存儲器裝置的方法，所述非易失性存儲器裝置包括存儲器單元陣列和用于對所述陣列的存儲器單元群組進(jìn)行并行操作的讀取/寫入電路組，每一讀取/寫入電路具有用于鎖存所述存儲器單元群組中相應(yīng)一者的輸入和/或輸出數(shù)據(jù)的數(shù)據(jù)鎖存器組，所述方法包含使用存儲在第一多個所述數(shù)據(jù)鎖存器組中的第一數(shù)據(jù)組來對第一存儲器單元群組執(zhí)行第一操作；以及在所述第一操作期間，將用于第二操作的第二數(shù)據(jù)組高速緩存在所述第一多個所述數(shù)據(jù)鎖存器組中。
2. 根據(jù)權(quán)利要求l所述的方法，其中從所述存儲器裝置外部供應(yīng)所述第二數(shù)據(jù)組。
3. 根據(jù)權(quán)利要求l所述的方法，其中所述第一操作包括多個階段，且所述第二數(shù)據(jù)組 是從不同于所述第一存儲器單元群組的第一存儲器單元群組讀取的，所述第二數(shù)據(jù) 組在所述第一操作的階段之間被讀取。
4. 根據(jù)權(quán)利要求3所述的方法，其中所述第一操作是具有交替的編程和檢驗階段的寫 入操作，且所述第一數(shù)據(jù)組是待寫入到所述第一存儲器單元群組中的數(shù)據(jù)。
5. 根據(jù)權(quán)利要求4所述的方法，其中隨后在所述寫入操作期間將所述高速緩存的數(shù)據(jù) 組傳送離開所述第一多個所述數(shù)據(jù)鎖存器組。
6. 根據(jù)權(quán)利要求4所述的方法，其中所述交替的編程和檢驗階段在當(dāng)讀取所述第二數(shù) 據(jù)組時寫入過程暫停處再繼續(xù)。
7. 根據(jù)權(quán)利要求4所述的方法，其中所述存儲器單元是存儲N個數(shù)據(jù)位的多電平存儲 器單元，其中N大于一，且其中所述數(shù)據(jù)鎖存器組中的每一者包括N個數(shù)據(jù)鎖存器 且所述第一數(shù)據(jù)組是N位數(shù)據(jù)。
8. 根據(jù)權(quán)利要求7所述的方法，其中隨著所述N個數(shù)據(jù)位中的位檢驗，釋放數(shù)據(jù)鎖存 器且將所述高速緩存數(shù)據(jù)存儲在所述釋放的數(shù)據(jù)鎖存器中。
9. 根據(jù)權(quán)利要求3所述的方法，其中所述第一和第二數(shù)據(jù)組對應(yīng)于所述存儲器的相異 第一和第二字線。
10. 根據(jù)權(quán)利要求l所述的方法，其中所述鎖存器組中的每一者與所述存儲器的相異位 線相關(guān)聯(lián)。
11. 根據(jù)權(quán)利要求l所述的方法，其中所述第一操作是擦除操作，且所述第二操作是讀 取。
12. 根據(jù)權(quán)利要求l所述的方法，其中所述第一操作是擦除操作，且所述第二操作是編 程操作。
13. —種操作非易失性存儲器裝置的方法，所述非易失性存儲器裝置包括存儲器單元陣 列和用于對所述陣列的存儲器單元群組進(jìn)行并行操作的讀取/寫入電路組，每一存儲 器單元存儲至少N個數(shù)據(jù)位，其中N大于一，每一讀取/寫入電路具有用于鎖存所 述存儲器單元群組中相應(yīng)一者的輸入和/或輸出數(shù)據(jù)的數(shù)據(jù)鎖存器組，所述方法包含將用于第一存儲器單元群組的第一N位數(shù)據(jù)組存儲在所述相應(yīng)數(shù)據(jù)鎖存器組的每 一者中的N個數(shù)據(jù)鎖存器中；將所述第一數(shù)據(jù)組寫入到所述第一存儲器單元群組中，其中所述寫入包括交替的 編程和檢驗階段，且其中一旦所述存儲器單元群組已經(jīng)編程通過檢驗電平中的一者 或一者以上但不到全部，那么在完成所述寫入之前釋放所述相應(yīng)數(shù)據(jù)鎖存器群組的 每一者中的所述N個數(shù)據(jù)鎖存器中的一者或一者以上；以及在完成所述寫入之前將第二數(shù)據(jù)組傳送到所述釋放的數(shù)據(jù)鎖存器中。
14. 根據(jù)權(quán)利要求13所述的方法，其中所述第二數(shù)據(jù)組針對所述讀取/寫入電路組能夠 操作的所述陣列的第二存儲器單元群組，其中所述第二存儲器單元群組不同于所述 第一存儲器單元群組。
15. 根據(jù)權(quán)利要求13所述的方法，所述傳送包含將所述第二數(shù)據(jù)組從所述第二存儲器單元群組讀取到所述釋放的鎖存器中，其中 在所述寫入的脈沖之間執(zhí)行所述讀取。
16. 根據(jù)權(quán)利要求13所述的方法，所述傳送包含從所述釋放的鎖存器傳送出所述第二數(shù)據(jù)組，其中在完成所述寫入之前開始所述 傳送。
17. —種操作非易失性存儲器裝置的方法，所述非易失性存儲器裝置包括存儲器單元陣 列和用于對所述陣列的存儲器單元群組進(jìn)行并行操作的讀取/寫入電路組，每一讀取 /寫入電路具有用于鎖存所述存儲器單元群組中相應(yīng)一者的輸入和/或輸出數(shù)據(jù)的數(shù)據(jù)鎖存器組，所述方法包含將用于所述存儲器單元的第一群組的第一數(shù)據(jù)組存儲到相應(yīng)數(shù)據(jù)鎖存器組中；將所述第一數(shù)據(jù)組寫入到所述第一存儲器單元群組中，其中所述寫入包括交替的編程和檢驗階段； 在所述編程階段中的一者與所述檢驗階段中的一者之間暫停所述寫入； 在所述暫停之后，將第二數(shù)據(jù)組從所述存儲器單元的第二群組讀取到所述相應(yīng)數(shù) 據(jù)鎖存器組的鎖存器中；以及在所述讀取之后，再繼續(xù)所述暫停的寫入。
18. 根據(jù)權(quán)利要求17所述的方法，其中所述寫入由狀態(tài)機(jī)管理，所述暫停響應(yīng)于接收 針對所述讀取的命令，且所述再繼續(xù)響應(yīng)于完成所述讀取。
19. 根據(jù)權(quán)利要求17所述的方法，其進(jìn)一步包含在所述讀取之后，在所述再繼續(xù)的寫入期間將所述第二數(shù)據(jù)組傳送出所述存儲驅(qū) 益。
全文摘要
本發(fā)明呈現(xiàn)用于通過用同一存儲器允許多個操作的階段間管線流通，例如允許在寫入操作的脈沖與檢驗階段之間交錯讀取操作來改進(jìn)非易失性存儲器裝置中的性能的方法和電路。在示范性實施例中，所述兩個操作共享數(shù)據(jù)鎖存器。在特定實例中，隨著多電平寫入操作中檢驗所需的數(shù)據(jù)鎖存器釋放，其可用于存儲在所述多電平寫入過程中的步驟之間執(zhí)行的讀取期間從另一位置讀取的數(shù)據(jù)。在所述示范性實施例中，所述多電平寫入僅需要暫停、執(zhí)行所述讀取且在其暫停的點處再繼續(xù)所述寫入。
文檔編號G11C7/00GK101171641SQ200680015583
公開日2008年4月30日 申請日期2006年3月27日 優(yōu)先權(quán)日2005年4月1日
發(fā)明者埃米利奧·葉羅, 彥 李 申請人:桑迪士克股份有限公司