專利名稱：存儲多值數(shù)據(jù)的非易失性半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲多值數(shù)據(jù)的例如NOR型非易失性半導(dǎo)體存儲器。
背景技術(shù)：
已開發(fā)了各種各樣的例如利用EEPROM單元構(gòu)成的、能以電的方式一并地擦除的非易失性半導(dǎo)體存儲器(以下稱為閃速存儲器)。將該閃速存儲器大致分為NAND型和NOR型。對于哪一種閃速存儲器來說，在數(shù)據(jù)的寫入或擦除時都必須高精度地且高速地控制在存儲單元中被設(shè)定的閾值電壓。在以前的NAND型閃速存儲器中，為了高精度地且高速地設(shè)定閾值電壓，開發(fā)了分階段地增加寫入電壓的方法(例如特開平11-39887公報)。
但是，近年來伴隨存儲容量的增大，開發(fā)了在1個存儲單元中存儲大于等于2比特(4值)的多值數(shù)據(jù)的技術(shù)。在使1個存儲單元存儲例如“00”、“01”、“10”、“11”等的多值數(shù)據(jù)的情況下，與只存儲“0”、“1”的2值的數(shù)據(jù)的情況相比，必須以更高的精度來控制存儲單元的閾值電壓。但是，為了高精度地調(diào)整閾值電壓，必須重復(fù)進行寫入和校驗，在以前的分階段地增加寫入電壓的方法中，在調(diào)整中需要長的時間。因而，由于與寫入的高速化的要求相反，故在存儲多值數(shù)據(jù)的情況下，寫入序列的最佳化是重要的。因此，希望有能使多值數(shù)據(jù)的寫入序列最佳化的非易失性半導(dǎo)體存儲器。

發(fā)明內(nèi)容
按照本發(fā)明的第1方面，提供下述的一種半導(dǎo)體存儲器，該半導(dǎo)體存儲器具備存儲單元；電壓供給部，在對上述存儲單元寫入數(shù)據(jù)時，對上述存儲單元的控制柵供給控制柵電壓，對上述存儲單元的漏供給漏電壓；以及控制部，在對上述存儲單元的數(shù)據(jù)寫入后，校驗上述存儲單元的閾值，在對上述存儲單元的數(shù)據(jù)寫入開始時，上述電壓供給部以第1控制時間對上述控制柵供給第1控制柵電壓，同時以比上述第1控制時間短且在上述第1控制柵電壓的供給開始后開始供給、在上述第1控制時間經(jīng)過之前結(jié)束供給的第1寫入時間對上述漏供給規(guī)定的寫入電壓，由上述控制部進行的第1校驗的結(jié)果，在對于上述存儲單元的寫入是不充分的情況下，上述電壓供給部以比上述第1控制時間短的第2控制時間對上述控制柵供給在上述第1控制柵電壓上增加了恒定電壓的第2控制柵電壓，同時以在上述第2控制柵電壓的供給開始后開始供給、在經(jīng)過上述第2控制時間為止結(jié)束供給的、比上述第1寫入時間短的第2寫入時間對上述漏供給上述規(guī)定的寫入電壓，由上述控制部進行的第2校驗的結(jié)果，在判斷為對于上述存儲單元的寫入是不充分的情況下，上述電壓供給部以上述第2控制時間對上述控制柵供給在第2控制柵電壓上增加了上述恒定電壓的第3控制柵電壓，同時以上述第2寫入時間對上述漏供給上述規(guī)定的寫入電壓。
按照本發(fā)明的第2方面，提供下述的一種半導(dǎo)體存儲器，該半導(dǎo)體存儲器具備存儲單元；電壓供給部，在對上述存儲單元寫入數(shù)據(jù)時，對上述存儲單元的控制柵供給控制柵電壓，對上述存儲單元的漏供給漏電壓；控制部，在對上述存儲單元的數(shù)據(jù)寫入后，校驗上述存儲單元的閾值；以及計數(shù)部，對寫入次數(shù)進行計數(shù)，在對上述存儲單元的數(shù)據(jù)寫入開始時，上述電壓供給部以第1控制時間對上述控制柵供給第1控制柵電壓，同時以比上述第1控制時間短且在上述第1控制柵電壓的供給開始后開始供給、在上述第1控制時間經(jīng)過之前結(jié)束供給的第1寫入時間對上述漏供給規(guī)定的寫入電壓，由上述控制部進行的校驗的結(jié)果，在對于上述存儲單元的寫入是不充分的且上述計數(shù)部的計數(shù)值小于等于規(guī)定值的情況下，上述電壓生成部重復(fù)以比上述第1控制時間短的第2控制時間發(fā)生上述第1控制柵電壓并供給上述控制柵和比上述第1寫入時間短的第2寫入時間發(fā)生上述寫入電壓并供給上述漏的寫入動作，在上述計數(shù)部的計數(shù)值達(dá)到了規(guī)定值的情況下，上述生成供給部通過重復(fù)以上述第2控制時間發(fā)生在上述第1控制柵電壓上增加了恒定電壓的第2控制柵電壓并供給上述控制柵和上述第2寫入時間發(fā)生上述寫入電壓并供給上述漏的寫入動作來設(shè)定比上述第1、第2控制柵電壓的增加部分窄的閾值分布。
按照本發(fā)明的第3方面，提供下述的一種半導(dǎo)體存儲器，該半導(dǎo)體存儲器具備存儲單元；電壓供給部，在對上述存儲單元寫入數(shù)據(jù)時，對上述存儲單元的控制柵供給控制柵電壓，對上述存儲單元的漏供給漏電壓；控制部，在對上述存儲單元的數(shù)據(jù)寫入后，校驗上述存儲單元的閾值；以及計數(shù)部，對寫入次數(shù)進行計數(shù)，在對上述存儲單元的數(shù)據(jù)寫入開始時，上述電壓供給部以第1控制時間對上述控制柵供給第1控制柵電壓，同時以比上述第1控制時間短且在上述第1控制柵電壓的供給開始后開始供給、在上述第1控制時間經(jīng)過之前結(jié)束供給的第1寫入時間對上述漏供給規(guī)定的寫入電壓，由上述控制部進行的校驗的結(jié)果，在對于上述存儲單元的寫入是不充分的且上述計數(shù)部的計數(shù)值小于等于規(guī)定值的情況下，上述電壓生成部重復(fù)以比上述第1控制時間短的第2控制時間發(fā)生在上述第1控制柵電壓上增加了恒定電壓的第2控制柵電壓并供給上述控制柵和以比上述第1寫入時間短的第2寫入時間發(fā)生上述寫入電壓并供給上述漏的寫入動作，在上述計數(shù)部的計數(shù)值達(dá)到了規(guī)定值的情況下，上述電壓生成部通過重復(fù)以上述第2控制時間發(fā)生比上次的寫入時的第2控制柵電壓低的第3控制柵電壓并供給上述存儲單元的控制柵和以上述第2寫入時間發(fā)生上述寫入電壓并供給上述漏的寫入動作，利用比上述恒定電壓低的電壓來控制存儲單元的閾值電壓。


圖1是示出與第1實施形態(tài)有關(guān)的寫入序列的波形圖。
圖2是概略地示出閃速存儲器的結(jié)構(gòu)圖。
圖3是概略地示出圖2的核心部的結(jié)構(gòu)圖。
圖4是概略地示出圖2的塊的結(jié)構(gòu)的電路圖。
圖5是示出存儲4值的數(shù)據(jù)的存儲單元的閾值電壓的圖。
圖6是示出存儲單元的寫入特性的圖。
圖7是示出存儲單元的閾值電壓的變動的狀況的圖。
圖8是示出與第1實施形態(tài)有關(guān)的寫入動作的流程圖。
圖9是示出與第1實施形態(tài)有關(guān)的存儲單元的閾值電壓的變動的狀況的圖。
圖10是示出與第2實施形態(tài)有關(guān)的寫入序列的波形圖。
圖11是示出與第2實施形態(tài)有關(guān)的寫入動作的流程圖。
圖12是示出與第2實施形態(tài)有關(guān)的存儲單元的閾值電壓的變動的狀況的圖。
圖13是示出與第3實施形態(tài)有關(guān)的寫入序列的波形圖。
圖14是示出與第3實施形態(tài)有關(guān)的寫入動作的流程圖。
圖15是示出與第3實施形態(tài)有關(guān)的存儲單元的閾值電壓的變動的狀況的圖。
具體實施例方式
以下，參照

本發(fā)明的實施形態(tài)。
首先，參照圖2、圖3、圖4，說明被應(yīng)用于第1實施形態(tài)的存儲多值數(shù)據(jù)的閃速存儲器的概略結(jié)構(gòu)。如圖2中所示，存儲單元陣列(MCA)1具有n個塊B0～Bn-1。各塊B0～Bn-1是數(shù)據(jù)擦除的最小單位。存儲單元陣列1具有選擇存儲單元的譯碼電路2、校驗用讀出放大器(S/A)3A、讀出用讀出放大器(S/A)3B和數(shù)據(jù)譯碼器4。此外，對于存儲單元陣列1的各塊B0～Bn-1共同地配置了數(shù)據(jù)線5。
將譯碼電路2連接到地址總線6上，根據(jù)從控制器10供給的地址信號選擇字線(行線)、位線(列線)來選擇存儲單元。將校驗用讀出放大器3A和讀出用讀出放大器3B的輸入端連接到數(shù)據(jù)線5上。在存儲單元中例如存儲4值、2比特的數(shù)據(jù)的情況下，如后述那樣，例如為了生成3個基準(zhǔn)電流，校驗用讀出放大器3A和讀出用讀出放大器3B具有使用了至少1個基準(zhǔn)單元的基準(zhǔn)電流生成電路。這些讀出放大器3A、3B比較從基準(zhǔn)電流生成電路供給的基準(zhǔn)電流與流過被選擇的存儲單元的電流。
將校驗用讀出放大器3A的輸出端連接到數(shù)據(jù)總線7上，在數(shù)據(jù)的寫入時或擦除時從存儲單元檢出被讀出的信號，供給控制器10。將讀出用讀出放大器3B的輸出端連接到數(shù)據(jù)譯碼器4上。數(shù)據(jù)譯碼器4對從讀出用讀出放大器3B供給的信號進行譯碼，生成輸出信號。將數(shù)據(jù)譯碼器4的輸出端連接到輸入輸出部(I/O)11上，將在數(shù)據(jù)的讀出時從數(shù)據(jù)譯碼器4輸出的信號經(jīng)輸入輸出部11輸出到外部。
將地址總線6、數(shù)據(jù)總線7連接到控制器10上。在控制器10上連接了輸入輸出部11、CUI(指令用戶界面)12、ROM13、第1、第2電壓生成電路8、9。輸入輸出部11將從外部供給的指令CMD供給CUI12，將存儲單元的寫入數(shù)據(jù)供給控制器10。輸入輸出部11將從讀出用讀出放大器3B供給的讀出數(shù)據(jù)輸出到外部。
此外，CUI12接受從外部輸入的芯片啟動信號CE、寫啟動信號WE等的信號和地址信號Add，對這些信號進行處理后供給控制器10。在ROM13中存儲了控制控制器10的動作用的各種程序。控制器10根據(jù)上述指令CMD和程序來控制閃速存儲器整體的動作。即，將地址信號供給地址總線6，將寫入數(shù)據(jù)供給數(shù)據(jù)總線7。再者，控制器10在數(shù)據(jù)的寫入時、校驗時、讀出時和擦除時控制第1、第2電壓生成電路8、9，使其生成規(guī)定的電壓。第1電壓生成電路8在數(shù)據(jù)的寫入時、校驗時和讀出時生成供給存儲單元的控制柵的電壓、即字線電壓。將該字線電壓經(jīng)譯碼電路2內(nèi)的后述的行主譯碼器、行預(yù)譯碼器供給字線。此外，第2電壓生成電路9在數(shù)據(jù)的寫入時生成供給存儲單元的漏的漏電壓。將該漏電壓經(jīng)譯碼電路2的列預(yù)譯碼器、列柵供給存儲單元的漏。
圖3示出了存儲單元陣列1的結(jié)構(gòu)。在塊B0～Bn-1的排列的端部上配置選擇字線WL的行主譯碼器701，在各塊之間配置選擇塊的行子譯碼器702。在各塊B0～Bn-1的位線BL的端部上配置列譯碼器，列譯碼器具有選擇位線BL的列柵704和列預(yù)譯碼器703。將列柵704連接到數(shù)據(jù)線5上。在圖2中示出的譯碼電路2中配置了行主譯碼器701和列預(yù)譯碼器703。
圖4示出了各塊B0～Bn-1的結(jié)構(gòu)。如圖4中所示，該閃速存儲器例如是NOR型的閃速存儲器，交叉地配置各多條位線BL和字線WL，在位線BL和字線WL的交叉部中配置存儲單元MC。存儲單元MC例如利用EEPROM來構(gòu)成。在將各列中被配置的存儲單元MC的控制柵連接到字線WL上，將源分別連接到共同源線上。
(第1實施形態(tài))其次，說明由上述閃速存儲器進行的多值數(shù)據(jù)的寫入動作。
如圖5中所示，在存儲例如4值的存儲單元的情況下，在比讀出時的字線電位低的電壓的范圍內(nèi)設(shè)定了與數(shù)據(jù)“11”、“10”、“01”相當(dāng)?shù)拈撝惦妷?，將與數(shù)據(jù)“00”相當(dāng)?shù)拈撝惦妷涸O(shè)定為比字線電位高的電位。這樣，由于必須在比字線電位低的電壓的范圍內(nèi)設(shè)定多個閾值電壓，故在存儲多值數(shù)據(jù)的情況下，必須高精度地控制閾值電壓。
圖6示出了通過對擦除狀態(tài)的存儲單元的控制柵和漏施加寫入電壓以將被加速的熱電子注入到浮柵中使閾值電壓上升的情況下的閃速存儲器的寫入特性。從圖6可明白，如果使對漏施加的電壓為恒定，則存儲單元的閾值電壓Vth依賴于對控制柵施加的電壓Vg，而且與漏電壓的施加時間的對數(shù)成比例地變化。
但是，如圖7中所示，各存儲單元的特性不是恒定的，擦除狀態(tài)的存儲單元的閾值電壓分布在規(guī)定的范圍內(nèi)。如果在該狀態(tài)下進行寫入動作，則變化為與存儲單元的寫入特性對應(yīng)的閾值分布。寫入后的閾值分布幾乎不依賴于擦除狀態(tài)下的閾值分布，由存儲單元的寫入特性來決定。其原因是，如果將擦除時的閾值分布換算為寫入時間，則相當(dāng)于大致可忽略的值。
此外，由于閃速存儲器以塊單位一并地擦除，故不能個別地擦除存儲單元的數(shù)據(jù)。因此，在寫入時，必須充分地注意不要成為過寫入(overprogram)。
因此，在第1實施形態(tài)中，在寫入開始時，突然對存儲單元施加存儲單元不成為過寫入的電壓。其后校驗存儲單元的閾值電壓，其結(jié)果，通過對寫入不充分的存儲單元進行追加寫入，對存儲單元設(shè)定應(yīng)設(shè)定的閾值電壓(目標(biāo)閾值電壓)。
圖1示出與第1實施形態(tài)有關(guān)的寫入序列，圖8是示出寫入/擦除控制電路15的動作的流程圖。首先，選擇寫入對象的存儲單元(ST1)。其后，對被選擇的存儲單元供給寫入電壓。在從擦除狀態(tài)到最初的寫入中，對存儲單元的控制柵施加不成為過寫入的程度的初始控制柵電壓Vgint，在初始寫入時間tPWint、例如幾μs內(nèi)對漏施加恒定電壓Vd(ST2)。將初始寫入時間tPWint設(shè)定為比柵電壓Vgint的供給時間短。即，漏電壓的施加時間與控制柵電壓的施加時間的關(guān)系如圖1中所示，在施加了控制柵電壓后施加漏電壓，在停止了漏電壓的施加后，停止控制柵電壓的施加。利用第1電壓生成電路8生成控制柵電壓，利用第2電壓生成電路9生成漏電壓Vd。對被選擇的字線供給控制柵電壓，對被選擇的位線供給漏電壓Vd。
其后，對于每個比特校驗閾值電壓，判別存儲單元的閾值電壓是否達(dá)到了與寫入數(shù)據(jù)對應(yīng)的電壓(ST3)。其結(jié)果，在寫入不足的情況下，執(zhí)行追加寫入(ST4)。此時，漏電壓Vd與初始的電壓不改變，將控制柵電壓Vg設(shè)定為使其上升了恒定電壓Vstep的Vgint+Vstep。此外，將寫入時間設(shè)定為比初始寫入時間短的時間tPW、例如1μs。在寫入時間的條件下進行了追加寫入后，再次校驗該電壓(ST3)。其結(jié)果，在還存在寫入不足的存儲單元的情況下，對該存儲單元將控制柵電壓Vg設(shè)定為再使其上升了恒定電壓Vstep的Vgint+2Vstep，進行追加寫入。重復(fù)這樣的動作，直到全部比特成為目標(biāo)閾值電壓的分布內(nèi)。
圖9示出了重復(fù)上述第1實施形態(tài)的寫入序列的情況下的存儲單元的閾值電壓的變化。從圖9可明白，在重復(fù)了與初始寫入時間tPWint和相接的寫入時間tPW對應(yīng)的寫入的情況下，即使是初始寫入時間tPWint或比其短的時間tPWint1，通過重復(fù)寫入，可使對于一次的寫入動作的閾值電壓的變動收斂為恒定電壓Vstep。即，在初始寫入時間例如是比1μs長的tPWint1的情況下，其次的追加寫入中的閾值電壓變動比Vstep小，從相接的追加寫入起，閾值電壓的變動收斂為恒定電壓Vstep。此外，在初始寫入時間例如是比1μs短的tPWint2的情況下，其次的追加寫入中的閾值電壓變動比Vstep大，從相接的追加寫入起，閾值電壓的變動收斂為恒定電壓Vstep。
此外，在如圖5中示出的例如多值數(shù)據(jù)“10”或“01”那樣閾值電壓的分布比恒定電壓Vstep大的情況下，使初始寫入時間tPWint例如比1μs長，在使閾值電壓的變動小于等于恒定電壓Vstep的狀態(tài)下寫入。但是，如果初始寫入時間tPWint例如比1μs過長，則如圖9中示出的箭頭A那樣，追加寫入的次數(shù)增加，寫入時間變長。此外，如果初始寫入時間tPWint例如比1μs過短，則如圖9中示出的箭頭B那樣，由于追加寫入初始的閾值電壓的變動比Vstep大，故存在產(chǎn)生過寫入的可能性。因此，通過在閾值電壓的變動收斂于恒定電壓Vstep時的寫入時間附近將初始寫入時間tPWint設(shè)定為比其長一些的時間，可謀求最佳化。即，在圖9中示出的例子的情況下，最好將初始寫入時間tPWint設(shè)定為例如約1.5μs。
按照上述第1實施形態(tài)，在寫入的初期中，利用不成為過寫入的初始控制柵電壓(第1電壓)Vgint、初始寫入時間(第1寫入時間)tPWint進行寫入，校驗的結(jié)果，在寫入不充分的情況下，通過用在第1電壓Vgint上增加了恒定電壓Vstep的電壓并利用比第1寫入時間tPWint短的再寫入時間(第2寫入時間)重復(fù)寫入，可將每次寫入的閾值電壓的變動設(shè)定為恒定電壓Vstep。這樣，由于每次寫入的閾值電壓的變動為恒定，故在如多值數(shù)據(jù)的寫入那樣必須高精度地控制閾值電壓的情況下，可將閾值電壓的分布幅度控制得較窄。
此外，通過將初始寫入時間設(shè)定在再寫入時間的附近，可減少寫入次數(shù)。因此，可對存儲單元高速地設(shè)定所需要的閾值電壓。
(第2實施形態(tài))圖10示出了與第2實施形態(tài)有關(guān)的寫入序列，圖11示出了其流程圖，圖12示出了存儲單元的閾值電壓的變化。在第1實施形態(tài)中，關(guān)于追加寫入動作，在初始控制柵電壓Vg上每次增加恒定電壓Vstep進行了寫入。與此不同，第2實施形態(tài)示出了在多值數(shù)據(jù)的閾值電壓的分布比恒定電壓Vstep小的情況下合適的寫入序列。
在多值數(shù)據(jù)的閾值電壓的分布比恒定電壓Vstep小的情況下，如果在第1實施形態(tài)中示出的條件下進行追加寫入，則由于閾值電壓的變動收斂于恒定電壓Vstep，故發(fā)生了過寫入。
因此，如圖10、圖11中所示，第2實施形態(tài)將初始寫入時間tPWint設(shè)定為例如幾μs開始寫入，其后，在不使控制柵電壓Vg變化的情況下進行幾次追加寫入。在利用該寫入動作不能消除寫入不足的情況下，將控制柵電壓Vg增加恒定電壓Vstep部分再進行幾次追加寫入。
以下，詳細(xì)地說明第2實施形態(tài)的動作。首先，選擇寫入對象的存儲單元(ST11)。其次，與第1實施形態(tài)同樣地設(shè)定初始控制柵電壓Vgint、漏電壓Vd，將初始寫入時間tPWint設(shè)定為比第1實施形態(tài)長的例如幾μs開始寫入(ST12)。其后，對于每個比特校驗閾值電壓，判別存儲單元的閾值電壓是否達(dá)到了與寫入數(shù)據(jù)對應(yīng)的電壓(ST13)。其結(jié)果，在寫入不足的情況下，判別對寫入次數(shù)進行計數(shù)的計數(shù)器(CNT)的計數(shù)值是否達(dá)到了規(guī)定值(ST14)。其結(jié)果，在計數(shù)值未達(dá)到規(guī)定值的情況下，不改變控制柵電壓Vg、寫入時間tPW、漏電壓Vd執(zhí)行追加寫入(ST15)。其后，使計數(shù)器(CNT)的計數(shù)值加1(ST16)，再次校驗存儲單元的閾值電壓(ST13)。其結(jié)果，在寫入不足的情況下，判別計數(shù)器(CNT)的計數(shù)值是否達(dá)到了規(guī)定值(ST14)。其結(jié)果，在計數(shù)值達(dá)到了規(guī)定值的情況下，使計數(shù)器(CNT)的計數(shù)值初始化(ST17)。其后，將控制柵電壓Vg增加恒定電壓Vstep的部分，不改變寫入時間tPW、漏電壓Vd執(zhí)行追加寫入(ST18)。其后，使計數(shù)器(CNT)的計數(shù)值加1(ST16)，再次校驗存儲單元的閾值電壓(ST13)。重復(fù)這樣的追加寫入動作，直到全部比特成為目標(biāo)閾值電壓的范圍內(nèi)。
在此，例如每s次(s是大于等于1的自然數(shù))的存儲單元的閾值電壓的變化部分ΔVth與恒定電壓Vstep的關(guān)系如下式所示。
∑n=1sΔVth(n)=Vstep]]>此外，在將目標(biāo)閾值電壓(圖12中示出的目標(biāo)閾值電壓的分布幅度)表示為Vtarget的情況下，目標(biāo)閾值電壓Vtarget與閾值電壓的變化部分ΔVth的關(guān)系如下式所示。
∫n=1sΔVth(n)≤Vtarget]]>上述目標(biāo)閾值電壓Vtarget與各閾值電壓的變化部分ΔVth的關(guān)系如下式那樣來表示。
ΔVth(1)、...、ΔVth(s-1)、ΔVth(s)≤Vtarget這樣，利用s次的寫入，存儲單元的閾值電壓的變化部分的總量成為Vstep，分別將每1次的寫入的閾值電壓的變化部分ΔVth(n)設(shè)定為比目標(biāo)閾值電壓Vtarget小。因此，在各追加寫入中，可正確地設(shè)定存儲單元的閾值電壓而不會超過Vtarget。
按照上述第2實施形態(tài)，在每多次的規(guī)定的寫入中存儲單元的閾值電壓未達(dá)到規(guī)定的閾值電壓的情況下，將控制柵電壓Vg增加恒定電壓Vstep的部分，在該次數(shù)內(nèi)的寫入動作中，不增加控制柵電壓Vg進行了再寫入。因而，如圖12中所示，可用比恒定電壓Vstep小的電壓設(shè)定閾值電壓，故與第1實施形態(tài)相比，能以更高的精度控制閾值電壓。
此外，即使在第2實施形態(tài)中，如果使初始寫入時間tPWint過長，則追加寫入次數(shù)增加，寫入時間增加。因而，通過將追加寫入時間tPWint設(shè)定在閾值電壓的變動收斂時的寫入時間的附近，可謀求寫入序列的最佳化。
(第3實施形態(tài))圖13、圖14、圖15示出了第3實施形態(tài)，與第2實施形態(tài)同樣地示出了多值數(shù)據(jù)的閾值電壓的分布比恒定電壓Vstep小的情況下的寫入序列。
如圖13中所示，在初始寫入時間tPWint后將控制柵電壓各增加恒定電壓Vstep進行追加寫入這一點與第1實施形態(tài)是同樣的。但是，第3實施形態(tài)在進行了規(guī)定的次數(shù)的追加寫入后，通過將控制柵電壓降低到初始控制柵電壓Vgint進行再寫入，再次減小了閾值電壓的變動。
參照圖13、圖14說明第3實施形態(tài)的動作。
首先，選擇寫入對象的存儲單元(ST21)。其次，與第1實施形態(tài)同樣地設(shè)定初始控制柵電壓Vgint、漏電壓Vd，將初始寫入時間tPWint設(shè)定為例如幾μs開始寫入(ST22)。其后，對于每個比特校驗閾值電壓，判別存儲單元的閾值電壓是否達(dá)到了與寫入數(shù)據(jù)對應(yīng)的電壓(ST23)。其結(jié)果，在寫入不足的情況下，判別對寫入次數(shù)進行計數(shù)的計數(shù)器(CNT)的計數(shù)值是否達(dá)到了規(guī)定值(ST24)。其結(jié)果，在計數(shù)值未達(dá)到規(guī)定值的情況下，使控制柵電壓Vg增加恒定電壓Vstep的部分，不改變寫入時間tPW、漏電壓Vd執(zhí)行追加寫入(ST25)。其后，將計數(shù)器(CNT)的計數(shù)值加1(ST26)，再次校驗存儲單元的閾值電壓(ST23)。其結(jié)果，在寫入不足的情況下，判別計數(shù)器(CNT)的計數(shù)值是否達(dá)到了規(guī)定值(ST24)。其結(jié)果，在計數(shù)值達(dá)到了規(guī)定值的情況下，使計數(shù)器(CNT)的計數(shù)值初始化(ST27)。其后，將控制柵電壓Vg降低恒定電壓Vdown的部分。將降低了該恒定電壓Vdown的部分的下一個寫入周期的初始控制柵電壓設(shè)定成比上一個的寫入周期的初始控制柵電壓高一些。即，在上一個的寫入周期的初始控制柵電壓例如是Vgint的情況下，下一個寫入周期的初始控制柵電壓例如為Vgint+Vstep，將再下一個寫入周期的初始控制柵電壓設(shè)定為例如Vgint+2Vstep。
此外，不變更寫入時間tPW、漏電壓Vd。在這樣的條件下執(zhí)行下一個追加寫入(ST28)。其后，將計數(shù)值加1(ST26)，再次校驗存儲單元的閾值電壓(ST23)。重復(fù)這樣的追加寫入動作，直到全部比特成為目標(biāo)閾值電壓的范圍內(nèi)。
在此，例如每s次的追加寫入的存儲單元的閾值電壓的變化部分ΔVth、目標(biāo)閾值電壓Vtarget、恒定電壓Vstep的關(guān)系如下式那樣來表示。
ΔVth(1)、...、ΔVth(s-1)、ΔVth(s)≤Vtarget＜Vstep這樣，在s次的寫入中，分別將每1次的寫入的閾值電壓的變化部分ΔVth(n)設(shè)定為比目標(biāo)閾值電壓Vtarget和Vstep小。因此，在各追加寫入中，可正確地設(shè)定存儲單元的閾值電壓而不會超過Vtarget。
按照上述第3實施形態(tài)，在閾值電壓未達(dá)到與寫入數(shù)據(jù)對應(yīng)的規(guī)定的電壓的情況下，將控制柵電壓Vg各增加恒定電壓Vstep進行追加寫入。在追加寫入次數(shù)達(dá)到了規(guī)定值的情況下，在使控制柵電壓Vg降低了恒定電壓Vdown的部分后再次進行追加寫入。因此，如圖15中所示，閾值電壓Vth的變動不收斂于恒定電壓Vstep，以比Vstep小的值變動。因而，可利用比恒定電壓Vstep小的電壓高精度地調(diào)整存儲單元的閾值電壓。
對于本領(lǐng)域的專業(yè)人員來說，可容易地實現(xiàn)本發(fā)明的附加的優(yōu)點和變型。因而，本發(fā)明在其更寬的方面不限于在這里示出的和描述的特定的細(xì)節(jié)和代表性的實施例。因此，在不偏離由后附的權(quán)利要求及其等效內(nèi)容所限定的本發(fā)明的普遍性的概念的精神和范圍的情況下，可作各種各樣的修正。
權(quán)利要求
1.一種半導(dǎo)體存儲器，其特征在于具備存儲單元；電壓供給部，在對上述存儲單元寫入數(shù)據(jù)時，對上述存儲單元的控制柵供給控制柵電壓，對上述存儲單元的漏供給漏電壓；以及控制部，在對上述存儲單元的數(shù)據(jù)寫入后，校驗上述存儲單元的閾值，在對上述存儲單元的數(shù)據(jù)寫入開始時，上述電壓供給部以第1控制時間對上述控制柵供給第1控制柵電壓，同時以比上述第1控制時間短且在上述第1控制柵電壓的供給開始后開始供給、在上述第1控制時間經(jīng)過之前結(jié)束供給的第1寫入時間對上述漏供給規(guī)定的寫入電壓，由上述控制部進行的第1校驗的結(jié)果，在對于上述存儲單元的寫入是不充分的情況下，上述電壓供給部以比上述第1控制時間短的第2控制時間對上述控制柵供給在上述第1控制柵電壓上增加了恒定電壓的第2控制柵電壓，同時以在上述第2控制柵電壓的供給開始后開始供給、在經(jīng)過上述第2控制時間為止結(jié)束供給的、比上述第1寫入時間短的第2寫入時間對上述漏供給上述規(guī)定的寫入電壓，由上述控制部進行的第2校驗的結(jié)果，在判斷為對于上述存儲單元的寫入是不充分的情況下，上述電壓供給部以上述第2控制時間對上述控制柵供給在第2控制柵電壓上增加了上述恒定電壓的第3控制柵電壓，同時以上述第2寫入時間對上述漏供給上述規(guī)定的寫入電壓。
2.如權(quán)利要求1中所述的半導(dǎo)體存儲器，其特征在于上述第1寫入時間被設(shè)定在使上述存儲單元的閾值電壓的變動收斂在上述控制柵電壓的增加部分內(nèi)的寫入時間的附近。
3.如權(quán)利要求1中所述的半導(dǎo)體存儲器，其特征在于上述第1寫入時間比上述第2寫入時間長，是利用由上述第2寫入時間進行的寫入使上述存儲單元的閾值電壓的變動與上述控制柵電壓的增加部分大致相等的時間。
4.如權(quán)利要求1中所述的半導(dǎo)體存儲器，其特征在于上述存儲單元是NOR型閃速存儲器。
5.如權(quán)利要求1中所述的半導(dǎo)體存儲器，其特征在于上述存儲單元存儲至少2值的數(shù)據(jù)。
6.一種半導(dǎo)體存儲器，其特征在于具備存儲單元；電壓供給部，在對上述存儲單元寫入數(shù)據(jù)時，對上述存儲單元的控制柵供給控制柵電壓，對上述存儲單元的漏供給漏電壓；控制部，在對上述存儲單元的數(shù)據(jù)寫入后，校驗上述存儲單元的閾值；以及計數(shù)部，對寫入次數(shù)進行計數(shù)，在對上述存儲單元的數(shù)據(jù)寫入開始時，上述電壓供給部以第1控制時間對上述控制柵供給第1控制柵電壓，同時以比上述第1控制時間短且在上述第1控制柵電壓的供給開始后開始供給、在上述第1控制時間經(jīng)過之前結(jié)束供給的第1寫入時間對上述漏供給規(guī)定的寫入電壓，由上述控制部進行的校驗的結(jié)果，在對于上述存儲單元的寫入是不充分的且上述計數(shù)部的計數(shù)值小于等于規(guī)定值的情況下，上述電壓生成部重復(fù)以比上述第1控制時間短的第2控制時間發(fā)生上述第1控制柵電壓并供給上述控制柵和以比上述第1寫入時間短的第2寫入時間發(fā)生上述寫入電壓并供給上述漏的寫入動作，在上述計數(shù)部的計數(shù)值達(dá)到了規(guī)定值的情況下，上述電壓生成部通過重復(fù)以上述第2控制時間發(fā)生在上述第1控制柵電壓上增加了恒定電壓的第2控制柵電壓并供給上述控制柵和以上述第2寫入時間發(fā)生上述寫入電壓并供給上述漏的寫入動作來設(shè)定比上述第1、第2控制柵電壓的增加部分窄的閾值分布。
7.如權(quán)利要求6中所述的半導(dǎo)體存儲器，其特征在于上述第1控制柵電壓和上述第1控制時間被設(shè)定在使閾值電壓的變動部分收斂在比上述電壓的增加部分小的范圍內(nèi)的上述第2寫入時間的附近。
8.如權(quán)利要求6中所述的半導(dǎo)體存儲器，其特征在于在用Vstep表示上述恒定電壓、用ΔVth表示每s次(s是大于等于1的自然數(shù))寫入的上述存儲單元的閾值電壓的變化部分的情況下，用下式來表示它們之間的關(guān)系Σn=1sΔVth(n)=Vstep.]]>
9.如權(quán)利要求6中所述的半導(dǎo)體存儲器，其特征在于在將上述存儲單元中應(yīng)設(shè)定的閾值電壓的分布幅度表示為目標(biāo)閾值電壓Vtarget的情況下，用下式來表示目標(biāo)閾值電壓Vtarget與每s次寫入的閾值電壓的變化部分ΔVth的關(guān)系ΔVth(1)、...ΔVth(s-1)、ΔVth(s)≤Vtarget。
10.如權(quán)利要求6中所述的半導(dǎo)體存儲器，其特征在于上述存儲單元是NOR型閃速存儲器。
11.如權(quán)利要求10中所述的半導(dǎo)體存儲器，其特征在于上述存儲單元存儲至少2值的數(shù)據(jù)。
12.一種半導(dǎo)體存儲器，其特征在于具備存儲單元；電壓供給部，在對上述存儲單元寫入數(shù)據(jù)時，對上述存儲單元的控制柵供給控制柵電壓，對上述存儲單元的漏供給漏電壓；控制部，在對上述存儲單元的數(shù)據(jù)寫入后，校驗上述存儲單元的閾值；以及計數(shù)部，對寫入次數(shù)進行計數(shù)，在對上述存儲單元的數(shù)據(jù)寫入開始時，上述電壓供給部以第1控制時間對上述控制柵供給第1控制柵電壓，同時以比上述第1控制時間短且在上述第1控制柵電壓的供給開始后開始供給、在上述第1控制時間經(jīng)過之前結(jié)束供給的第1寫入時間對上述漏供給規(guī)定的寫入電壓，由上述控制部進行的校驗的結(jié)果，在對于上述存儲單元的寫入是不充分的且上述計數(shù)部的計數(shù)值小于等于規(guī)定值的情況下，上述電壓生成部重復(fù)以比上述第1控制時間短的第2控制時間發(fā)生在上述第1控制柵電壓上增加了恒定電壓的第2控制柵電壓并供給上述控制柵和以比上述第1寫入時間短的第2寫入時間發(fā)生上述寫入電壓并供給上述漏的寫入動作，在上述計數(shù)部的計數(shù)值達(dá)到了規(guī)定值的情況下，上述電壓生成部通過重復(fù)以上述第2控制時間發(fā)生比上次的寫入時的第2控制柵電壓低的第3控制柵電壓并供給上述存儲單元的控制柵和以上述第2寫入時間發(fā)生上述寫入電壓并供給上述漏的寫入動作，利用比上述恒定電壓低的電壓來控制存儲單元的閾值電壓。
13.如權(quán)利要求12中所述的半導(dǎo)體存儲器，其特征在于上述第3控制柵電壓是比上述第1控制柵電壓高的電壓。
14.如權(quán)利要求12中所述的半導(dǎo)體存儲器，其特征在于上述第3控制柵電壓是比上述第1控制柵電壓高、比上述第2控制柵電壓低的電壓。
15.如權(quán)利要求12中所述的半導(dǎo)體存儲器，其特征在于在將上述存儲單元中應(yīng)設(shè)定的閾值電壓的分布幅度表示為目標(biāo)閾值電壓Vtarget的分布幅度的情況下，用下式來表示目標(biāo)閾值電壓Vtarget與每s次寫入的閾值電壓的變化部分ΔVth的關(guān)系ΔVth(1)、...ΔVth(s-1)、ΔVth(s)≤Vtarget。
16.如權(quán)利要求12中所述的半導(dǎo)體存儲器，其特征在于上述存儲單元是NOR型閃速存儲器。
17.如權(quán)利要求16中所述的半導(dǎo)體存儲器，其特征在于上述存儲單元存儲至少2值的數(shù)據(jù)。
全文摘要
在對存儲單元的數(shù)據(jù)寫入的開始時，電壓生成電路以第1控制時間對控制柵供給第1控制柵電壓，同時以比第1控制時間短的第1寫入時間對漏供給寫入電壓。校驗的結(jié)果，在對于存儲單元的寫入是不充分的情況下，電壓供給部比第1控制時間短的時間對控制柵供給在第1控制柵電壓上增加了恒定電壓的第2控制柵電壓，同時以比第1寫入時間短的第2寫入時間對漏供給寫入電壓。
文檔編號G11C16/10GK1848295SQ20061007351
公開日2006年10月18日 申請日期2006年4月12日 優(yōu)先權(quán)日2005年4月12日
發(fā)明者本多泰彥 申請人:株式會社東芝