專利名稱：非揮發(fā)性存儲器單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路設(shè)計(jì)技術(shù)領(lǐng)域，具體涉及一種采用標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)單端和差分的非揮發(fā)性存儲器單元電路。
背景技術(shù)：
隨著電子技術(shù)的飛速發(fā)展，存儲器技術(shù)也隨之突飛猛進(jìn)。在各種專門應(yīng)用不斷提高的情況下，新的存儲器技術(shù)也層出不窮?？删幊谭菗]發(fā)性存儲器(NVM)可以嵌入在各種集成電路技術(shù)中，用來永久保存數(shù)據(jù)信息，如芯片序列號、安全信息、產(chǎn)品編碼、處理器指令等。EEPROM就是其中應(yīng)用非常廣泛的幾種非揮發(fā)性存儲器之一，尤其用在如射頻識別標(biāo)簽芯片領(lǐng)域。目前，非揮發(fā)性存儲器正在逐步向低成本、低功耗、高速和高可靠性方向發(fā)展。
傳統(tǒng)的嵌入式EEPROM采用NMOS浮柵存儲晶體管，然而這需要額外的工藝來形成浮柵結(jié)構(gòu)，而與普遍應(yīng)用的標(biāo)準(zhǔn)CMOS工藝不兼容，大大增加了工藝制造成本。隨著工藝特征尺寸的逐漸減小，柵氧化層的厚度也逐漸降低，這就使得采用標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)非揮發(fā)性存儲器單元電路成為可能。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種采用標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)的非揮發(fā)性存儲器單元電路，使非揮發(fā)性存儲器與一般的邏輯電路可以共同集成到標(biāo)準(zhǔn)CMOS工藝上，從而降低芯片的制造成本。
這里，P+代表高摻雜濃度的P型半導(dǎo)體材料，這種材料一般具有約為1021±2/cm3的摻雜濃度；P-代表低摻雜濃度的用作襯底的P型半導(dǎo)體材料，其摻雜濃度約為1015±2/cm3；N+代表高摻雜濃度的N型半導(dǎo)體材料，作為有源區(qū)，摻雜濃度約為1021±2/cm3；N well為低摻雜濃度的N型半導(dǎo)體材料，摻雜濃度約為1017±2/cm3。本發(fā)明中使用的晶體管可以在標(biāo)準(zhǔn)CMOS工藝中實(shí)現(xiàn)，同時也可以其他任何工藝中實(shí)現(xiàn)，如silicon on an insulator(SOI)，silicon on a glass(SOG)，silicon on an sapphire(SOS)等等。
本發(fā)明通過如下結(jié)構(gòu)來實(shí)現(xiàn)標(biāo)準(zhǔn)CMOS工藝的非揮發(fā)性存儲器單元電路。本發(fā)明提出的存儲器單元電路結(jié)構(gòu)，如圖1所示，由隧穿晶體管Mt、控制晶體管Mc和讀出晶體管M1構(gòu)成，其中，隧穿晶體管Mt、控制晶體管Mc均連接成MOS電容的形式，兩管的柵極相連形成浮柵FC。該單元中，晶體管Mc用作控制電容，因此Mc也可以用poly-poly電容或poly-metal電容來實(shí)現(xiàn)。存儲器單元電路中，Mt和Mc他們的電容值分別記做Ct和Cc，Ct＜Cc，通過在Vt和Vc兩端加足夠的高壓，根據(jù)電容分壓原理，使得降落在Mt兩端的電壓值足夠大，隧穿晶體管Mt電容兩端產(chǎn)生高壓發(fā)生雙向Fowler-Nordheim隧穿效應(yīng)，用于存儲“0”和“1”的數(shù)字信息，然后電流敏感放大器1通過檢測讀出晶體管M1的電流大小來判斷存儲單元的存儲信息。其中，隧穿晶體管Mt、控制晶體管Mc既可以采用高壓晶體管實(shí)現(xiàn)，也可以采用低壓晶體管實(shí)現(xiàn)。
標(biāo)準(zhǔn)CMOS工藝的存儲器單元電路可以有單端和差分兩種實(shí)現(xiàn)方式，其中，讀出晶體管M1既可以采用NMOS晶體管，也可以采用PMOS晶體管。由此，可以實(shí)現(xiàn)四種不同的標(biāo)準(zhǔn)CMOS工藝存儲器單元電路。其中，PMOS讀出晶體管非揮發(fā)性存儲器單元電路的單端實(shí)現(xiàn)如圖5所示，NMOS讀出晶體管非揮發(fā)性存儲器單元電路的單端實(shí)現(xiàn)如圖6所示；PMOS讀出晶體管非揮發(fā)性存儲器單元電路的差分實(shí)現(xiàn)如圖7所示，NMOS讀出晶體管非揮發(fā)性存儲器單元電路的差分實(shí)現(xiàn)如圖8所示。差分存儲器單元電路以單端存儲器單元電路為基礎(chǔ)，電路結(jié)構(gòu)的左右兩部分完全對稱，相應(yīng)的，差分存儲器單元電路也需要與差分敏感放大器相連。
根據(jù)存儲器電路整體設(shè)計(jì)的需要，還需要在標(biāo)準(zhǔn)CMOS工藝存儲器單元電路中增加行選擇開關(guān)，這里的行選擇開關(guān)也可以采用PMOS或NMOS晶體管實(shí)現(xiàn)，在單端與差分單元電路里增加PMOS或NMOS選擇晶體管的電路圖如圖9～圖12所示。最終，將一定數(shù)量的標(biāo)準(zhǔn)CMOS工藝存儲器單元電路構(gòu)成陣列，可廣泛應(yīng)用于存儲器設(shè)計(jì)。


圖1為應(yīng)用標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)的非揮發(fā)性存儲器單元電路圖。
圖2為圖1中隧穿晶體管Mt與控制晶體管Mc的剖面圖。
圖3為標(biāo)準(zhǔn)CMOS工藝的非揮發(fā)性存儲器單元電路的等效圖。
圖4是以圖1為例，在存儲器單元浮柵上注入與擦除電荷的部分工作流程圖。
圖5為PMOS讀出晶體管標(biāo)準(zhǔn)CMOS工藝非揮發(fā)性存儲器單元電路的單端實(shí)現(xiàn)。
圖6為NMOS讀出晶體管標(biāo)準(zhǔn)CMOS工藝非揮發(fā)性存儲器單元電路的單端實(shí)現(xiàn)。
圖7為PMOS讀出晶體管標(biāo)準(zhǔn)CMOS工藝非揮發(fā)性存儲器單元電路的差分實(shí)現(xiàn)。
圖8為NMOS讀出晶體管標(biāo)準(zhǔn)CMOS工藝非揮發(fā)性存儲器單元電路的差分實(shí)現(xiàn)。
圖9為增加PMOS行選擇開關(guān)后的單端存儲器單元電路結(jié)構(gòu)圖。
圖10為增加NMOS行選擇開關(guān)后的單端存儲器單元電路結(jié)構(gòu)圖。
圖11為增加PMOS行選擇開關(guān)后的差分存儲器單元電路結(jié)構(gòu)圖。
圖12為增加NMOS行選擇開關(guān)后的差分存儲器單元電路結(jié)構(gòu)圖。
圖13為標(biāo)準(zhǔn)CMOS工藝的非揮發(fā)性存儲器單端單元陣列圖。
圖中標(biāo)號1為電流敏感放大器，2為非揮發(fā)性存儲單元電路。
具體實(shí)施例方式
圖1給出了應(yīng)用標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)的非揮發(fā)性存儲器單元電路結(jié)構(gòu)，該單元采用標(biāo)準(zhǔn)CMOS工藝的PMOS晶體管即可實(shí)現(xiàn)。PMOS晶體管比NMOS晶體管具有更好的數(shù)據(jù)持久力。該單元主要由隧穿晶體管Mt、控制晶體管Mc和讀出晶體管M1構(gòu)成。其中，隧穿晶體管Mt和控制晶體管Mc均接成MOS晶體管電容的形式，即晶體管各自的漏端、源端和襯底端連接在一起，并分別與隧穿電壓Vt和控制電壓Vc相連，且Mt和Mc的柵極相連，形成存儲器單元的浮柵FC，即相當(dāng)于存儲器工藝中的真正的浮柵；同時，F(xiàn)C端用于控制讀出晶體管M1的柵極，這樣FC端與地端沒有直流通路，通過隧穿效應(yīng)產(chǎn)生的電荷可以存儲在浮柵上，不至于泄漏。讀出晶體管M1的源端連接在固定電平V上，襯底與源端相連，其漏端與電流敏感放大器1的輸入端相連，通過敏感放大器監(jiān)測M1晶體管的電流，從而讀出存儲單元中存儲的數(shù)據(jù)信息。
圖2是圖1中隧穿晶體管Mt和控制晶體管Mc的工藝剖面圖。從圖中可以看到，Mc的面積明顯大于Mt，從而Cc＞Ct。另外，由于隧穿晶體管Mt和控制晶體管Mc的襯底均接各自的源漏端，所以Mt和Mc都應(yīng)被設(shè)計(jì)成分別在單獨(dú)的N well里面實(shí)現(xiàn)。不同的N well之間有厚場氧化層隔離。
圖3為標(biāo)準(zhǔn)CMOS工藝的非揮發(fā)性存儲器單元電路的等效圖。本發(fā)明的存儲器單元中，隧穿晶體管和控制晶體管實(shí)際上都實(shí)現(xiàn)了電容的功能。所以我們可以得到它的電容等效電路圖，用Cc代替控制晶體管Mc，Ct代替隧穿晶體管Mt，Cc和Ct各有一端相連，為浮柵FC端，另外一端分別接Vc和Vt。讀出晶體管及行選擇晶體管等連接關(guān)系與原圖相同。
圖4是以圖1為例，在浮柵FC上注入與擦除電荷的部分工作原理圖。這里以隧穿晶體管Mt面積St與控制晶體管Mc面積Sc之比等于1∶9為例，描述浮柵FC上注入與擦除電荷的工作過程。隧穿晶體管Mt面積St與控制晶體管Mc面積Sc之比根據(jù)不同的工藝和不同的存儲器設(shè)計(jì)要求可變。操作3為t＝0時，即存儲器單元處于初態(tài)時的情況，此時Vt和Vc端均接0V電壓。圖4的4、5、6操作為在浮柵上注入電子的工作過程。當(dāng)t＝t1時，Vt接0V，Vc接10V電壓，由于隧穿晶體管與控制晶體管電容之間的耦合作用，初時浮柵FC上的電壓為9V，此時降落在隧穿晶體管電容上的電壓差為9V，這個電壓足以使隧穿晶體管電容發(fā)生Fowler-Nordheim隧穿效應(yīng)，即電子從Vt端隧穿到浮柵FC上，也就是操作5所表示的，隨著電子逐漸隧穿到浮柵上，浮柵上的電子逐漸累積，則浮柵上的電壓也逐漸下降，當(dāng)T＝t2時，假設(shè)浮柵上的電壓達(dá)到7V時，隧穿晶體管兩端的電壓差已經(jīng)不足以使隧穿晶體管Mt發(fā)生隧穿了，則隧穿結(jié)束。T＝t3時，Vt和Vc兩端電壓重新接地，這時由于隧穿到浮柵FC上電子的存在，操作6中浮柵FC上的電壓不再為0V，而是-2V。圖4的7、8、9操作為從浮柵上擦除電子的工作過程。當(dāng)t＝t1時，Vt接10V，Vc接0V電壓，由于隧穿晶體管與控制晶體管電容之間的耦合作用，初時浮柵FC上的電壓為1V，此時降落在隧穿晶體管電容上的電壓差為9V，則隧穿晶體管電容發(fā)生Fowler-Nordheim隧穿效應(yīng)，即電子從浮柵FC隧穿到Vt端，如操作8所示，隨著電子逐漸從浮柵隧穿到Vt端，浮柵上的電子逐漸減少，正電荷逐漸增加，則浮柵上的電壓也逐漸升高，當(dāng)T＝t2時，假設(shè)浮柵上的電壓達(dá)到3V時，隧穿晶體管兩端的電壓差已經(jīng)不足以使隧穿晶體管Mt發(fā)生隧穿時，隧穿結(jié)束。T＝t3時，Vt和Vc兩端電壓重新接地，這時由于隧穿到浮柵FC上正電荷的存在，操作9中浮柵FC上的電壓不再為0V，而是2V，從而完成了從浮柵擦除電子的過程。
下述表格列出了存儲器單元各結(jié)點(diǎn)在不同的操作時所需要加的電壓。

圖5是讀出晶體管采用PMOS晶體管的標(biāo)準(zhǔn)CMOS工藝非揮發(fā)性存儲器單元電路的單端電路結(jié)構(gòu)圖。隧穿晶體管Mt和控制晶體管Mc均接成MOS晶體管電容的形式，即晶體管各自的漏端、源端和襯底端連接在一起，并分別與隧穿電壓Vt和控制電壓Vc相連，且Mt和Mc的柵極相連，形成存儲器單元的浮柵FC，即相當(dāng)于存儲器工藝中的真正的浮柵；同時，F(xiàn)C端用于控制PMOS讀出晶體管M1的柵極。
圖6為讀出晶體管采用NMOS晶體管的標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)的非揮發(fā)性存儲器單元電路結(jié)構(gòu)圖。其中，隧穿晶體管Mt和控制晶體管Mc的連接關(guān)系保持不變，浮柵FC控制NMOS讀出晶體管M1的柵極，M1的源端連接在固定電平V上，襯底接地，其漏端降與外圍電路的電流敏感放大器相連，通過敏感放大器監(jiān)測M1晶體管的電流，從而讀出存儲單元中存儲的數(shù)據(jù)信息。
圖7為采用PMOS讀出晶體管的標(biāo)準(zhǔn)CMOS工藝非揮發(fā)性存儲器單元電路的差分實(shí)現(xiàn)。它由如圖5所示的兩個單元電路對稱連接組成。該單元有兩個對稱的浮柵FC1和FC2，左端的隧穿晶體管M1t、控制晶體管M1c和讀出晶體管M1共用同一個柵極FC1，右端的隧穿晶體管M0t、控制晶體管M0c和讀出晶體管M0共用同一個柵極FC2。M1t、M1c、M0t和M0c晶體管各自的漏端、源端和襯底端連接在一起，分別與V1t、V1c、V0t和V0c不同的控制電壓端相連。讀出晶體管M1和M0的源端相連，并接在固定的電源電壓V端，它們的襯底分別與各自晶體管的源端連接在一起，兩晶體管的漏端分別接差分敏感放大器的兩個輸入端。
通過在浮柵FC1和FC2上存儲不同的電荷，兩浮柵端產(chǎn)生一定的電壓差，當(dāng)非揮發(fā)性存儲器上電時，在M1和M0的源端施加電壓V，從而M1和M0產(chǎn)生不同的讀出電流I1和I0，差分敏感放大器被用于分辨兩電流的相對大小關(guān)系，如I1＞I0代表存儲單元的存儲值為“1”，則差分敏感放大器輸出“1”，I1＜I0代表存儲單元的存儲值為“0”，則差分敏感放大器輸出“0”；也可能相反。
圖8是采用NMOS讀出晶體管的標(biāo)準(zhǔn)CMOS工藝的非揮發(fā)性存儲器單元電路的差分實(shí)現(xiàn)。其中，M1t、M1c、M0t和M0c晶體管的連接關(guān)系與圖7相同，只除了浮柵端FC1和FC2分別控制的是兩個NMOS讀出晶體管M1和M0的柵極；M1和M0的襯底均接地，源端相連，并連接到固定電平V端，M1和M0的漏端分別與差分敏感放大器的兩個輸入端相接；工作原理保持與圖7相同。
圖9是增加PMOS行選擇開關(guān)后的單端存儲器單元電路結(jié)構(gòu)圖。行選擇PMOS晶體管M2與讀出晶體管M1級聯(lián)，即M2的源端與M1的漏端相連，M2的柵由外圍電路地址譯碼器輸出的行選擇信號row控制，用于搭建存儲器陣列。行選擇晶體管也可以用NMOS晶體管實(shí)現(xiàn)，如圖10所示。同樣，差分存儲器單元電路也可以增加相同的行選擇晶體管，增加了PMOS行選擇開關(guān)后的差分存儲器單元電路結(jié)構(gòu)圖如圖11所示，其中，1由兩個行PMOS晶體管(M2、M3)分別與圖7中的兩個讀出晶體管(M1、M0)級聯(lián)。增加了NMOS行選擇開關(guān)后的差分存儲器單元電路結(jié)構(gòu)圖如圖12所示，其中，由兩個行選擇NMOS晶體管(M2、M3)分別與圖8中的兩個讀出晶體管(M1、M0)級聯(lián)。
圖13是以標(biāo)準(zhǔn)CMOS工藝的單端非揮發(fā)性存儲器單元為基礎(chǔ)，構(gòu)成的部分陣列圖，圖中共包括8個單元，單元數(shù)目可根據(jù)存儲器所需要的容量而變化。每個單元的V結(jié)點(diǎn)相連，構(gòu)成陳列的V；每一行的隧穿電壓Vt，Row分別連接在一起，分別接行隧穿電壓Vtn和行選擇信號Rown，n指存儲器陣列的第n行；每一列的控制電壓Vc連接在一起，接位控制端Di，i指存儲器陣列的第i位；每一列的單元內(nèi)部的行選擇開關(guān)M2的漏端連接在一起，接敏感放大器的輸入端，從而讀出存儲單元中存儲的數(shù)據(jù)。
權(quán)利要求
1.一種非揮發(fā)存儲器單元電路，其特征在于由隧穿晶體管Mt、控制晶體管Mc和讀出晶體管M1構(gòu)成，其中，隧穿晶體管Mt、控制晶體管Mc均連接成MOS電容的形式，兩管的柵極相連形成浮柵FC。
2.根據(jù)權(quán)利要求1所述存儲器單元電路，其特征在于所述讀出晶體管M1采用PMOS晶體管。
3.根據(jù)權(quán)利要求1所述存儲器單元電路，其特征在于所述讀出晶體管M1采用NMOS晶體管。
4.一種非揮發(fā)存儲器單元電路，其特征在于由兩個如權(quán)利要求2所述的存儲器單元電路對稱連接組成，構(gòu)成差分形式。
5.一種非揮發(fā)存儲器單元電路，其特征在于由兩個如權(quán)利要求3所述的存儲器單元電路對稱連接組成，構(gòu)成差分形式。
6.根據(jù)權(quán)利要求2所述存儲器單元電路，其特征在于還有行PMOS晶體管M2與讀出晶體管M1級聯(lián)。
7.根據(jù)權(quán)利要求3所述存儲器單元電路，其特征在于還有行NMOS晶體管M2與讀出晶體管M1級聯(lián)。
8.根據(jù)權(quán)利要求4所述存儲器單元電路，其特征在于還有兩個行選擇PMOS晶體管分別與兩個讀出晶體管級聯(lián)。
9.根據(jù)權(quán)利要求5所述存儲器單元電路，其特征在地還有兩個行選擇NMOS晶體管分別與兩個讀出晶體管級聯(lián)。
全文摘要
本發(fā)明屬集成電路設(shè)計(jì)技術(shù)領(lǐng)域，具體為一種標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)的非揮發(fā)性存儲器單元電路。存儲器單元電路由隧穿晶體管、控制晶體管和讀出晶體管構(gòu)成，其中，隧穿晶體管、控制晶體管均連接成MOS電容的形式，兩管的柵極相連形成浮柵，電路通過在隧穿晶體管電容兩端產(chǎn)生高壓發(fā)生雙向Fowler－Nordheim隧穿效應(yīng)，從而實(shí)現(xiàn)電荷的注入和擦除，然后通過讀出浮柵控制的讀出晶體管的電流得到存儲器單元存儲的數(shù)據(jù)。
文檔編號G11C16/26GK1825487SQ200610024110
公開日2006年8月30日 申請日期2006年2月23日 優(yōu)先權(quán)日2006年2月23日
發(fā)明者閆娜, 王俊宇, 閔昊 申請人:復(fù)旦大學(xué)