專利名稱：一種嵌入式非揮發(fā)性存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于超大規(guī)模集成電路中的半導(dǎo)體存儲(chǔ)器技術(shù)領(lǐng)域，涉及一種嵌入式非揮發(fā)性存儲(chǔ)器。
背景技術(shù)：
非揮發(fā)性存儲(chǔ)器是一種斷電非易失性的存儲(chǔ)器件。隨著手機(jī)、筆記本電腦、掌上電 腦和U盤(pán)等便攜式，移動(dòng)式設(shè)備和個(gè)人電腦的快速發(fā)展，非揮發(fā)性存儲(chǔ)器得到廣泛運(yùn)用，其 市場(chǎng)份額飛速增長(zhǎng)，現(xiàn)在已經(jīng)成為市場(chǎng)份額最大的存儲(chǔ)器之一。在這之中，除了標(biāo)準(zhǔn)的獨(dú) 立式存儲(chǔ)系統(tǒng)外，非揮發(fā)性存儲(chǔ)器，如EEPROM單元也廣泛運(yùn)用于嵌入式系統(tǒng)。雖然標(biāo)準(zhǔn)的 EEPROM單元是基于MOS晶體管的結(jié)構(gòu)，但在結(jié)構(gòu)上還是具有特殊性的，在工藝實(shí)現(xiàn)方面也 需要特殊的考慮。與針對(duì)邏輯或混合應(yīng)用的MOS管不同，標(biāo)準(zhǔn)的閃存單元具有浮柵多晶硅 和控制柵多晶硅兩層多晶硅結(jié)構(gòu)，而且浮柵多晶硅柵需要與外界絕緣，以實(shí)現(xiàn)信息存儲(chǔ)的 功能，所以浮柵和控制柵中間的阻擋氧化層也需要特殊的設(shè)計(jì)。此外，EEPROM結(jié)構(gòu)的源/漏 結(jié)工藝、襯底摻雜等都和MOS管的要求有所不同。相比CMOS工藝，EEPROM單元需要多層多 晶硅工藝以及多層氧化層工藝，而且光刻次數(shù)也會(huì)增加，這樣增加了集成非揮發(fā)存儲(chǔ)模塊 的工藝難度和成本。對(duì)于大部分嵌入式電子系統(tǒng)來(lái)說(shuō)，大部分模塊還是由邏輯器件組成，但還需要具 有少量具有非揮發(fā)性存儲(chǔ)功能的模塊，比如功耗控制單元、產(chǎn)品信息存儲(chǔ)單元、射頻標(biāo)簽、 加密密碼更新等。對(duì)于這種運(yùn)用，若采用標(biāo)準(zhǔn)的EEPROM工藝去實(shí)現(xiàn)非揮發(fā)性存儲(chǔ)模塊，帶 來(lái)的工藝成本太高，并影響系統(tǒng)其他單元性能。針對(duì)這部分運(yùn)用，采用標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn) 的單層?xùn)臙EPROM存儲(chǔ)單元正成為嵌入式EEPROM研究的一個(gè)重要分支。目前提出的許多單 層?xùn)臙EPROM存儲(chǔ)單元基本通過(guò)MOS電容將控制柵的電壓耦合到將浮柵晶體管上，如圖1所 示，其中，MOS電容所能偏置的電壓受到源/漏和襯底PN結(jié)所能承受的耐壓限制。隨著技 術(shù)節(jié)點(diǎn)的發(fā)展，系統(tǒng)電源電壓不斷縮小，在芯片中產(chǎn)生高壓也越來(lái)越困難，所以降低存儲(chǔ)單 元的工作電壓顯得非常必要。此外，電壓通過(guò)MOS電容的耦合時(shí)，存在襯底泄漏，將會(huì)影響 芯片其他單元的工作性能，而且MOS電容和晶體管之間需要有效隔離，使得單元面積增大， 存儲(chǔ)密度降低。

發(fā)明內(nèi)容
針對(duì)現(xiàn)有EEPROM存儲(chǔ)單元存在的問(wèn)題，本發(fā)明的目的在于提供一種嵌入式非揮 發(fā)性存儲(chǔ)器，通過(guò)將MOS電容耦合轉(zhuǎn)為互聯(lián)金屬層耦合，使得控制柵到浮柵的耦合系數(shù)增 大，提高EEPROM存儲(chǔ)單元的編程/擦除速度，降低EEPROM存儲(chǔ)單元工作偏壓。此外，本發(fā) 明的EEPROM存儲(chǔ)單元不存在MOS電容和晶體管需要隔離的問(wèn)題，單元面積減小，并且可以 減小襯底耦合噪聲。具體而言，本發(fā)明提出金屬插指耦合電容型存儲(chǔ)單元結(jié)構(gòu)，提高控制柵 到浮柵的耦合系數(shù)，從而提高器件的編程/擦除速度，降低工作的偏壓，由于單元面積的減 小從而增大了器件存儲(chǔ)密度。
本發(fā)明的技術(shù)方案為一種嵌入式非揮發(fā)性存儲(chǔ)器，其特征在于包括一 MOS晶體管和一插指型金屬互聯(lián)電容單元；所述插指型金屬互聯(lián)電容單元的內(nèi)側(cè)插指結(jié)構(gòu)與所述MOS晶體管的柵極連接， 構(gòu)成嵌入式非揮發(fā)性存儲(chǔ)器的浮柵；所述MOS晶體管的源漏極分別對(duì)應(yīng)為嵌入式非揮發(fā)性 存儲(chǔ)器的源漏極；所述插指型金屬互聯(lián)電容單元的外側(cè)插指結(jié)構(gòu)為嵌入式非揮發(fā)性存儲(chǔ)器 的控制柵。進(jìn)一步的，所述插指型金屬互聯(lián)電容單元疊置在所述MOS晶體管的上層。進(jìn)一步的，所述插指型金屬互聯(lián)電容單元的內(nèi)側(cè)插指結(jié)構(gòu)通過(guò)接觸孔與所述MOS 晶體管的柵極連接。進(jìn)一步的，所述插指型金屬互聯(lián)電容單元為一疊層插指型金屬互聯(lián)電容單元，其 中每一層插指型金屬互聯(lián)電容單元的內(nèi)側(cè)插指結(jié)構(gòu)分別通過(guò)接觸孔與所述MOS晶體管的 柵極連接，且每一層插指型金屬互聯(lián)電容單元的外側(cè)插指結(jié)構(gòu)連接到一公共端，作為非揮 發(fā)性存儲(chǔ)器的控制柵。進(jìn)一步的，所述插指型金屬互聯(lián)電容單元的內(nèi)側(cè)插指結(jié)構(gòu)與外側(cè)插指結(jié)構(gòu)之間的 介質(zhì)層為Si02。進(jìn)一步的，所述MOS晶體管為PMOS晶體管、或NMOS晶體管、或CMOS晶體管。進(jìn)一步的，所述MOS晶體管和所述插指型金屬互聯(lián)電容單元位于同一層上。與現(xiàn)有技術(shù)相比，本發(fā)明的積極效果為本發(fā)明通過(guò)提高控制柵到浮柵的耦合系數(shù)，提高了編程、擦除速度，降低了操作電 壓，并提高單元的存儲(chǔ)密度和等比例縮小能力，對(duì)實(shí)現(xiàn)更高速、高存儲(chǔ)密度的存儲(chǔ)應(yīng)用中， 有著明顯優(yōu)勢(shì)和廣泛的應(yīng)用前景。


圖1為現(xiàn)有單層?xùn)臙EPROM存儲(chǔ)單元結(jié)構(gòu)示意圖；圖2為本發(fā)明的EEPROM存儲(chǔ)單元結(jié)構(gòu)頂視展開(kāi)圖，圖3為本發(fā)明的EEPROM存儲(chǔ)單元結(jié)構(gòu)剖面示意圖，圖4為疊層金屬插指耦合存儲(chǔ)單元結(jié)構(gòu)示意圖，圖5為四層金屬插指耦合存儲(chǔ)單元的編程曲線，其中100-體硅襯底101-源/漏極102-多晶硅浮體柵 103-耦合電容內(nèi)側(cè)金屬極104-多晶硅柵控制柵(耦合電容外側(cè)金屬極)105-厚柵氧化層106-隔離介質(zhì)
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明進(jìn)行進(jìn)一步的詳細(xì)描述本發(fā)明的EEPROM存儲(chǔ)單元由一個(gè)MOS晶體管和插指型金屬互聯(lián)電容單元連接組 成，用金屬互聯(lián)層形成插指耦合電容結(jié)構(gòu)，外側(cè)插指結(jié)構(gòu)作為控制柵，內(nèi)側(cè)插指結(jié)構(gòu)通過(guò)接 觸孔和晶體管的多晶硅柵相連，構(gòu)成浮柵，晶體管的源漏構(gòu)成EEPROM單元的源漏極。由于EEPROM單元都是通過(guò)把控制柵的電壓耦合到浮柵上，浮柵電壓開(kāi)啟溝道才能進(jìn)行編程，擦 除和讀取，所以提高控制柵到浮柵的耦合系數(shù)有利于降低工作電壓和提高器件速度?？刂?柵電壓到浮柵的耦合系數(shù)α。。_可由式⑴得到，其中，C。。uple，CtTOl，Cp依次為控制柵和浮 柵之間的等效電容，浮柵和襯底間的等效電容，耦合電容內(nèi)側(cè)金屬與襯底間的寄生電容Cp。<formula>formula see original document page 5</formula>由于在標(biāo)準(zhǔn)CMOS工藝中，金屬互聯(lián)層的厚度一般較高，這樣可以提高相鄰插指間 的耦合電容C。。uple，從而提高控制柵到浮柵的耦合電壓和器件的寫(xiě)速度。另外，這種結(jié)構(gòu)中 相對(duì)襯底有更小的寄生效應(yīng)，即Cp較小，也有利于提高耦合系數(shù)和編程速度。耦合系數(shù)的 提高，也使得器件的短溝性能較好，有利于EEPROM單元向先進(jìn)技術(shù)節(jié)點(diǎn)發(fā)展。此外，金屬互 聯(lián)電容單元的編程，擦除時(shí)的高控制柵壓不會(huì)直接作用在襯底上，減小了襯底干擾，金屬互 聯(lián)電容單元可以疊置在晶體管上方，縮小單元面積。本發(fā)明的結(jié)構(gòu)如圖2和圖3所示，圖2為本發(fā)明的EEPROM存儲(chǔ)單元結(jié)構(gòu)頂視展開(kāi) 圖，其包括一個(gè)MOS晶體管和一插指型金屬互聯(lián)電容單元(實(shí)際插指型金屬互聯(lián)電容單元 可以疊置在MOS管的上方)，其中，MOS管采用標(biāo)準(zhǔn)工藝的厚柵氧晶體管制造，柵極102與耦 合電容內(nèi)側(cè)金屬103(即插指型金屬互聯(lián)電容單元的內(nèi)側(cè)金屬)相連。耦合電容的金屬電 極由金屬互聯(lián)層相連，插指型金屬互聯(lián)電容單元的內(nèi)側(cè)金屬103構(gòu)成耦合電容下電極，與 浮柵102相連，插指型金屬互聯(lián)電容單元的外側(cè)金屬104構(gòu)成耦合電容上電極，亦即EEPROM 單元多晶硅柵控制柵，耦合電容的介質(zhì)層，為標(biāo)準(zhǔn)工藝的金屬層間介質(zhì)，一般為SiO2，晶體 管的源漏極101構(gòu)成EEPROM單元的源漏極。圖3為本發(fā)明的EEPROM存儲(chǔ)單元結(jié)構(gòu)剖面 (沿AA’)示意圖。為了進(jìn)一步提高存儲(chǔ)單元的耦合系數(shù)，本發(fā)明提出一種疊層金屬插指耦合單元。 如圖4所示，其中EEPROM存儲(chǔ)單元中設(shè)有多層插指型金屬互聯(lián)電容單元，即金屬插指耦合 電容由多層互聯(lián)的金屬構(gòu)成，三層金屬或更多層金屬用做耦合電容的電極，金屬層間介質(zhì) 構(gòu)成耦合電容的介質(zhì)層。采用多層互聯(lián)的金屬來(lái)形成耦合電容，耦合電容C。 ple增大，耦合 系數(shù)增大，同樣的耦合系數(shù)下單元面積縮小。與多晶硅工藝不同，標(biāo)準(zhǔn)CMOS工藝一般都能 提供多層金屬互聯(lián)層的工藝，以標(biāo)準(zhǔn)的0. 13μπι工藝為例，可提供6-8層金屬的工藝。一般 而言，存儲(chǔ)模塊，單元的陣列排布相對(duì)規(guī)整，所需要的金屬互聯(lián)層數(shù)比其他集成模塊要少。 因此，采用疊層金屬插指耦合單元，在預(yù)留出作為陣列連接的足夠多的金屬層后，剩余的金 屬層均可用來(lái)形成金屬插指結(jié)構(gòu)，這樣既能使耦合系數(shù)增高，又使單元面積縮小，單元密度 提高，工藝成本得到最有效的利用。圖5為四層金屬插指耦合存儲(chǔ)單元的編程曲線，該結(jié)構(gòu)在標(biāo)準(zhǔn)的0. 13um代工工藝 線上實(shí)現(xiàn)，由金屬一到四層的四層金屬構(gòu)成插指耦合電容，在IOV的控制柵壓下，采用FN隧 穿Ims的編程時(shí)間內(nèi)器件的閾值飄移達(dá)到3V以上，論證了本發(fā)明結(jié)構(gòu)其高速低操作電壓的 優(yōu)勢(shì)。因此，本發(fā)明所提出的金屬插指耦合電容型存儲(chǔ)單元結(jié)構(gòu)，可以提高控制柵到浮 柵的耦合系數(shù)，提高編程，擦除速度，降低操作電壓，并提高單元等比例縮小能力，減小單元 面積，減小襯底噪聲，對(duì)實(shí)現(xiàn)更高速，高存儲(chǔ)密度的存儲(chǔ)應(yīng)用中，有著明顯優(yōu)勢(shì)和廣泛的應(yīng) 用前景。
以上詳細(xì)描述了本發(fā)明所提供的嵌入式EEPROM單元的結(jié)構(gòu)，本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，在不脫離本發(fā)明構(gòu)思實(shí)質(zhì)范圍內(nèi)的改動(dòng)，均落在本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
一種嵌入式非揮發(fā)性存儲(chǔ)器，其特征在于包括一MOS晶體管和一插指型金屬互聯(lián)電容單元；所述插指型金屬互聯(lián)電容單元的內(nèi)側(cè)插指結(jié)構(gòu)與所述MOS晶體管的柵極連接，構(gòu)成嵌入式非揮發(fā)性存儲(chǔ)器的浮柵；所述MOS晶體管的源漏極分別對(duì)應(yīng)為嵌入式非揮發(fā)性存儲(chǔ)器的源漏極；所述插指型金屬互聯(lián)電容單元的外側(cè)插指結(jié)構(gòu)為嵌入式非揮發(fā)性存儲(chǔ)器的控制柵。
2.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于所述插指型金屬互聯(lián)電容單元疊置在所述 M0S晶體管的上層。
3.如權(quán)利要求1或2所述的存儲(chǔ)器，其特征在于所述插指型金屬互聯(lián)電容單元的內(nèi)側(cè) 插指結(jié)構(gòu)通過(guò)接觸孔與所述M0S晶體管的柵極連接。
4.如權(quán)利要求3所述的存儲(chǔ)器，其特征在于所述插指型金屬互聯(lián)電容單元為一疊層插 指型金屬互聯(lián)電容單元，其中每一層插指型金屬互聯(lián)電容單元的內(nèi)側(cè)插指結(jié)構(gòu)分別通過(guò)接 觸孔與所述M0S晶體管的柵極連接，且每一層插指型金屬互聯(lián)電容單元的外側(cè)插指結(jié)構(gòu)連 接到一公共端，作為非揮發(fā)性存儲(chǔ)器的控制柵。
5.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于所述插指型金屬互聯(lián)電容單元的內(nèi)側(cè)插指 結(jié)構(gòu)與外側(cè)插指結(jié)構(gòu)之間的介質(zhì)層為Si02。
6.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于所述M0S晶體管為PM0S晶體管、或NM0S晶 體管、或CMOS晶體管。
7.如權(quán)利要求1所述的存儲(chǔ)器，其特征在于所述M0S晶體管和所述插指型金屬互聯(lián)電 容單元位于同一層上。
全文摘要
本發(fā)明公開(kāi)了一種嵌入式非揮發(fā)性存儲(chǔ)器，屬于超大規(guī)模集成電路中的半導(dǎo)體存儲(chǔ)器技術(shù)領(lǐng)域。本發(fā)明的存儲(chǔ)器包括一MOS晶體管和一插指型金屬互聯(lián)電容單元；所述插指型金屬互聯(lián)電容單元的內(nèi)側(cè)插指結(jié)構(gòu)與所述MOS晶體管的柵極連接，構(gòu)成嵌入式非揮發(fā)性存儲(chǔ)器的浮柵；所述MOS晶體管的源漏極分別對(duì)應(yīng)為嵌入式非揮發(fā)性存儲(chǔ)器的源漏極；所述插指型金屬互聯(lián)電容單元的外側(cè)插指結(jié)構(gòu)為嵌入式非揮發(fā)性存儲(chǔ)器的控制柵。與現(xiàn)有技術(shù)相比，本發(fā)明提高了編程、擦除速度，降低了操作電壓，并提高單元的存儲(chǔ)密度和等比例縮小能力，對(duì)實(shí)現(xiàn)更高速、高存儲(chǔ)密度的存儲(chǔ)應(yīng)用中，有著明顯優(yōu)勢(shì)和廣泛的應(yīng)用前景。
文檔編號(hào)H01L29/10GK101834187SQ201010147519
公開(kāi)日2010年9月15日 申請(qǐng)日期2010年4月13日 優(yōu)先權(quán)日2010年4月13日
發(fā)明者吳大可, 唐粕人, 許曉燕, 黃如 申請(qǐng)人:北京大學(xué)