專利名稱：用于待機(jī)操作的低功率管理器的制作方法
背景技術(shù)：
人們始終在積極降低半導(dǎo)體芯片和宏命令(macro)的有效功率和/或者待機(jī)(standby)功率。半導(dǎo)體在移動(dòng)式應(yīng)用和便攜式應(yīng)用中的不斷增加指明了這個(gè)當(dāng)前焦點(diǎn)。因此，需要對(duì)存儲(chǔ)器芯片和宏命令進(jìn)行智能功率管理。
過(guò)去，在Varadi的題為“Quasi-Static MOS Memory Array WithStandby Operation”的第4,120,047號(hào)美國(guó)專利中，描述了存儲(chǔ)器更新操作的功率管理。Varadi的專利描述了MOSFET存儲(chǔ)器陣列，它使用一個(gè)電壓源(即，5伏)，而且主要作為靜態(tài)存儲(chǔ)器陣列工作，而不作為要求存儲(chǔ)器陣列的MOS器件的柵極周期性地更新，以恢復(fù)或者更新包含在其內(nèi)的存儲(chǔ)器狀態(tài)的動(dòng)態(tài)存儲(chǔ)器陣列工作。該存儲(chǔ)器陣列的每個(gè)存儲(chǔ)元件分別包含四個(gè)交叉耦接為觸發(fā)型存儲(chǔ)單元的MOS器件。還將連接到公共字線的所有存儲(chǔ)元件連接到與一個(gè)電阻器和一個(gè)大MOS或者FET器件連接的公共返回線。在存儲(chǔ)器陣列有效操作期間(在寫和讀操作期間)，接通該大MOS器件，而在存儲(chǔ)器陣列待機(jī)操作期間，斷開該大MOS器件。電阻器的作用是確保在待機(jī)操作期間，連接到公共返回線的所有存儲(chǔ)元件出現(xiàn)一些電流流動(dòng)，以分別維持每個(gè)存儲(chǔ)單元中的數(shù)據(jù)狀態(tài)(“1”或者“0”)。在公布了Varadi的專利之后的幾年中，我們發(fā)現(xiàn)，需要一種用于提供占用較少硅面積，而且還可以應(yīng)用于字線驅(qū)動(dòng)器體系結(jié)構(gòu)的低功率待機(jī)操作的方法和裝置。
Hsu等人的題為“High Performance CMOS Word-line Driver”的第6,236,617號(hào)美國(guó)專利描述了具有n組m條字線的字線DRAM陣列，其中一組字線由一組解碼器電路(在地與電路高壓之間具有電壓波動(dòng))驅(qū)動(dòng)，而且每組中的一個(gè)驅(qū)動(dòng)器電路受到比電路高壓高的升高字線高壓的作用，其中字線驅(qū)動(dòng)電路的輸出級(jí)包括與高門限電壓PFET串聯(lián)的標(biāo)準(zhǔn)NFET。在所示的例子中，具有1024個(gè)字線驅(qū)動(dòng)器和用于驅(qū)動(dòng)四個(gè)這種字線驅(qū)動(dòng)器中選擇的組的柵極的行(組)解碼器“100”。字線選擇器“200”將輸入送到與一對(duì)并聯(lián)NFET晶體管串聯(lián)的PFET晶體管的源極，NFET晶體管之一的柵極連接到該行(組)解碼器，而NFET晶體管之另一的柵極連接到恢復(fù)電路。由于連接到該驅(qū)動(dòng)器的WLDV是Vpp，所以該驅(qū)動(dòng)器將電壓Vpp傳遞給字線。然而，對(duì)于該組中剩下的(m-1)個(gè)驅(qū)動(dòng)器，將WLDV信號(hào)保持在Vm(例如0.7V)電平，而且即使將這些驅(qū)動(dòng)器的柵極拉低，PFET器件的高Vt(大約-1.2V)也不能不阻止這些驅(qū)動(dòng)器的輸出被恢復(fù)電路保持在負(fù)電平(或者-0.5V)。恢復(fù)電路打開了終端與字線之間的通道，以在字線塊上恢復(fù)靜態(tài)。
Dennard等人的題為“Floating Wordline Using A Dynamic RowDecoder And Bitline VDDPreeharge”的第6,426,914號(hào)美國(guó)專利描述了“一種上拉(pull-up)pMOS PU、下拉(pull-down)MOS PD以及稱為抑制(killer)器件的第二nMOS下拉器件K的字線驅(qū)動(dòng)器D。該抑制器件用于取消選擇半選字線，所以它們并不被浮置”。Dennard等人進(jìn)一步說(shuō)明了“電平移相器(shifter)分別輸出的每個(gè)解碼輸出取決于一組四個(gè)字線驅(qū)動(dòng)器。通過(guò)對(duì)上拉pMOS器件的源極以及抑制器件的柵極進(jìn)行解碼，選擇四個(gè)字線驅(qū)動(dòng)器之一”。
關(guān)于第二讀出放大器(SSA)11，Hanson等人的題為“SenseAmplifier and Method of Using the Same with Pipelined Read，Restore and Write Operations”的第6,115,308號(hào)美國(guó)專利描述了可以具有一個(gè)讀出放大器電路和連接到該讀出放大器電路的兩個(gè)驅(qū)動(dòng)器的第二讀出放大器存儲(chǔ)器件。可以將兩條數(shù)據(jù)總線連接到讀出放大器電路，以接收數(shù)據(jù)信號(hào)。將第一均衡信號(hào)和第二均衡信號(hào)施加到讀出放大器電路，以使讀出放大器電路接收通過(guò)數(shù)據(jù)總線線路的數(shù)據(jù)信號(hào)。將開關(guān)信號(hào)施加到讀出放大器電路，以使該數(shù)據(jù)總線線路連接到讀數(shù)據(jù)總線。改變第一均衡信號(hào)的狀態(tài)，以便當(dāng)數(shù)據(jù)位于讀數(shù)據(jù)總線上，而且可以被讀時(shí)，數(shù)據(jù)總線線路接收新數(shù)據(jù)或者使數(shù)據(jù)總線線路均衡為預(yù)定電壓。
作為本發(fā)明的另外的背景技術(shù)，下面說(shuō)明圖1B中非常詳細(xì)示出的DRAM 10的組12X之一的行體系結(jié)構(gòu)。該行通道由三個(gè)關(guān)鍵塊組成RDEC(行地址解碼器)塊14；RSEL(如Dennard等人的專利中的行選擇器電平移相器)塊16；以及行或者WLDRV(字線驅(qū)動(dòng)器)塊18，其中具有128，即，(x+1)，個(gè)字線塊WLDRV，例如，控制碼WLDRV<0>、WLDRV<1>、WLDRV<2>、WLDRV<3>、...WLDRV<X>的字線塊DR1至DR512，其中X＝511。響應(yīng)數(shù)據(jù)處理系統(tǒng)(未示出)輸出的控制碼，RDEC塊14和RSEL塊16執(zhí)行分級(jí)解碼的過(guò)程。首先，RDEC塊14可以從總數(shù)為512個(gè)字線WLDRV<0>、WLDRV<1>、WLDRV<2>、WLDRV<3>、...WLDRV<127>中選出四(4)個(gè)字線。對(duì)于一組中512行的例子，RDEC執(zhí)行1/128解碼。然后，RSEL塊16利用兩位預(yù)解碼器(未示出)執(zhí)行最后的1/4解碼，以利用WLDV線20A至20D之一上的信號(hào)激活RDEC塊14激活的四個(gè)WLDRV塊之一(1)。例如，參考圖2，圖1B中的RSEL可以利用兩位預(yù)解碼器(未示出)激活四個(gè)字線驅(qū)動(dòng)器20A至20D之一的線20A。因此，行選擇器RSEL塊16具有選擇器線20A至20D，該選擇器線連接到所述n個(gè)字線驅(qū)動(dòng)器的組中的n/2x個(gè)字線驅(qū)動(dòng)器，其中x＝是比1大的整數(shù)，例如，將選擇器線連接到n/4或者n/8個(gè)字線驅(qū)動(dòng)器。WLDECN總線線路上的信號(hào)執(zhí)行1/128解碼，選通具有水平總線的四個(gè)WZDRV。總之，通過(guò)線路WLDEC-1至WLDEC-128，RDEC塊14發(fā)送信號(hào)，以選擇四個(gè)WLDRV單元。例如，如線WLDEC-1所示，利用WLDECN(字線解碼器信號(hào)@低)線上的信號(hào)，線15-1同時(shí)啟動(dòng)512個(gè)字線組中的四個(gè)字線驅(qū)動(dòng)器WLDRV<0:3>，即，WLDRV<0>、WLDRV<1>、WLDRV<2>、WLDRV<3>，以執(zhí)行1/32解碼。WLDECN-128線15至128最后四個(gè)字線驅(qū)動(dòng)器WLDRV<508>驅(qū)動(dòng)器(未示出)、WLDRV<509>驅(qū)動(dòng)器(未示出)、WLDRV<510>驅(qū)動(dòng)器(未示出)啟動(dòng)，而且，為了便于說(shuō)明，圖1B中僅示出四個(gè)之一。
然后，RSEL塊16對(duì)數(shù)據(jù)處理系統(tǒng)(未示出)輸出的四(4)個(gè)信號(hào)中之一(1)進(jìn)行解碼，以選擇RDEC塊14啟動(dòng)的四個(gè)字線之一。然后，RSEL塊16對(duì)垂直字線驅(qū)動(dòng)(WLDV)線路20A至20D上的信號(hào)進(jìn)行編碼，以利用(WLDV)線路20A至20D上的信號(hào)選通1/4個(gè)字線驅(qū)動(dòng)(WLDRV)塊。在激活字線復(fù)位(WLRST)總線線路22A至22D中的3/4，以確保剩余的3/4個(gè)字線塊WLDRV不激活的同時(shí)，1/4WLDV總線20A至20D的RSEL塊的輸出有效。在多組DRAM和嵌入DRAM技術(shù)的當(dāng)前狀態(tài)，分級(jí)執(zhí)行字線解碼過(guò)程。
字線總線線路22A至22D上的四(4)個(gè)字線復(fù)位信號(hào)(WLRST<0:3>中的3個(gè)使未激活的字線保持低。例如，如果要選擇WLDRV<0>，則碼WLDV<0>在線路20A上的值是高的。除了三個(gè)碼WLRST<1:3>在總線線路22A至22D上的值是高的之外，三個(gè)碼WLDV<1:3>是低的，而對(duì)于一個(gè)碼WLRST<0>，線22A是高的。
圖2示出圖1B的WLDRV塊18’的一部分18’，它包括兩個(gè)現(xiàn)有技術(shù)字線驅(qū)動(dòng)電路DR1和DR2和BL<0>位線28以及具有相關(guān)陣列電容器C1/C2的陣列晶體管A0/A1。
塊DR1包括上拉PFET晶體管P1、下拉NFET晶體管N1以及抑制NFET晶體管N2。對(duì)于上拉PFET晶體管P1，將源極連接到WLDV<0>線20A，而將漏極連接到節(jié)點(diǎn)B2，該節(jié)點(diǎn)B2是下拉NFETN1和抑制NFET N2的漏極。通過(guò)節(jié)點(diǎn)B1，晶體管P1和N1的柵極連接到WLDECN線15-1。NFET N2的柵極連接到WWLRST<0>線22A。晶體管N1和N2的源極連接到地(基準(zhǔn)電位)。通過(guò)節(jié)點(diǎn)B2，晶體管P1、N1和N2的漏極連接到字線輸出WL<0>線26-1，將該線26-1連接到NFET陣列晶體管A0的柵極，該NFET陣列晶體管A0的源極連接到電容器C1(連接到地)，而其漏極連接到節(jié)點(diǎn)B5，該節(jié)點(diǎn)B5是BL<0>線28。
塊DR2包括上拉PFET晶體管P2、下拉式NFET晶體管N3以及抑制NFET晶體管N4。對(duì)于PFET晶體管P2，源極連接到WLDV<1>線20B，而漏極連接到節(jié)點(diǎn)B4，該節(jié)點(diǎn)B4是晶體管N3和N4的漏極。與在塊DR1中相同，通過(guò)節(jié)點(diǎn)B3，晶體管P2和N3的柵極連接到WLZDECN線15-1。晶體管N4的柵極連接到WLRST<1>線22B。晶體管N3和N4的源極連接到地(基準(zhǔn)電位)。通過(guò)節(jié)點(diǎn)B4，晶體管P2、N3和N4的漏極連接到字線輸出WL<1>線26-2，該字線輸出WL<1>線26-2連接到NFET陣列晶體管A1的柵極，該晶體管A1的源極連接到電容器C2(連接到地)，而與NFET陣列晶體管A0的源極相同，其漏極也連接到節(jié)點(diǎn)B5，該節(jié)點(diǎn)B5是BL<0>線28。施加到該電路的電壓的例子是VDD，大約1.2V；VPP，在0V與大約1.5V至2.5V之間變化；以及WLRST，在大約0V與VDD，即1.2V之間變化。在從0V升高后，所示的WLDV<0>的值是VPP(例如，2.5V)。在從VPP(例如，2.5V)降低后，所示的WLDV<1>的值是0V。
如上參考圖1B所述，在RSEL 16中，兩位預(yù)解碼器(未示出)用于激活線20A，該線20A是四個(gè)字線驅(qū)動(dòng)器20A至20D之一。然后，參考圖2，為了激活WL<0>線26-1，pMOS上拉器件P1的源極連到VPP，而抑制器件的柵極連到線22A上的地。此時(shí)，驅(qū)動(dòng)器DR1、DR2、DR3和DR4中的另外三個(gè)pMOS上拉器件的源極保持在地，而另外三個(gè)抑制器件的柵極保持在VDD。對(duì)四個(gè)組成的第一電平解碼組中的所有字線驅(qū)動(dòng)器應(yīng)用第二電平解碼。
參考圖2和上述例子，圖1B中RDEC塊14輸出的、共享WLDECN線15-1上的信號(hào)是低的，以防止驅(qū)動(dòng)器DR1中WLDRV<0>的NFET晶體管N1和驅(qū)動(dòng)器DR2中WLDRV<1>的N3導(dǎo)通。輸入到驅(qū)動(dòng)器DR2中的PFET P2的源極電路的線20B上的碼WLDV<1>的輸入是低的，而對(duì)于驅(qū)動(dòng)器DR2中的NFET N4單碼WLRST<1>的柵極端，該值是高的，以防止PFET P2導(dǎo)通，而使驅(qū)動(dòng)器DR2中的NFET N4導(dǎo)通。PFET P1的源極端上的輸入WLDV<0>是高的，以使PFET P1導(dǎo)通，然后，對(duì)WL<0>字線26-1充電，達(dá)到VPP，該VPP為其升高的邏輯電平“1”?？偩€22B上碼WLRST<1>的復(fù)位值在NFET N4的柵極是高的，從而使NFET N4導(dǎo)通，然后，使字線26-2，WLRST<1>放電，達(dá)到地，該地為其邏輯電平“0”。激活的WL<0>字線26-1驅(qū)動(dòng)陣列晶體管PFET A1的柵極，以從存儲(chǔ)元件讀取數(shù)據(jù)或者將數(shù)據(jù)寫入存儲(chǔ)元件。
當(dāng)存儲(chǔ)器陣列處于待機(jī)狀態(tài)時(shí)，字線未被激活。因此，在這種情況下，所有陣列晶體管的柵極都處于邏輯電平“0”或者地。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了一種存儲(chǔ)器系統(tǒng)，該存儲(chǔ)器系統(tǒng)包括具有多個(gè)字線驅(qū)動(dòng)器存儲(chǔ)器陣列，該多個(gè)字線驅(qū)動(dòng)器包括在一組字線驅(qū)動(dòng)器中，該組字線驅(qū)動(dòng)器具有n個(gè)字線驅(qū)動(dòng)器。行地址解碼器塊的輸出端連接到字線驅(qū)動(dòng)器組中的每個(gè)所述字線驅(qū)動(dòng)器。行選擇器塊的選擇器線連接到n個(gè)字線驅(qū)動(dòng)器組中的n/2x個(gè)所述字線驅(qū)動(dòng)器，其中x＝是大于1的整數(shù)。具有用于功率降低輸入信號(hào)(WLPWRDN)的功率降低輸入端和字線功率降低輸出端(WLPDN)的功率管理電路連接到字線驅(qū)動(dòng)器，以根據(jù)功率降低輸入信號(hào)，降低其功率消耗。
功率管理電路優(yōu)選包括多個(gè)FET器件、反相器以及負(fù)偏置電壓，如果沒(méi)有WLPWRDN信號(hào)，則FET器件之一將基準(zhǔn)電位連接到WLPDN輸出端，而如果存在WLPWRDN信號(hào)，則另一個(gè)FET將負(fù)電壓WLNEG連接到WLPDN輸出端。
待機(jī)功率管理電路優(yōu)選包括輸入端和輸出端，而且連接輸出端，以改變對(duì)字線驅(qū)動(dòng)器內(nèi)的所述驅(qū)動(dòng)電路施加的偏壓，從而在滿功率電流操作與減小待機(jī)電流操作之間改變其操作。
待機(jī)功率管理電路優(yōu)選包括多個(gè)FET器件、反相器以及負(fù)偏置電壓。如果沒(méi)有WLPWRDN信號(hào)，則FET器件之一將基準(zhǔn)電位連接到WLPDN輸出端，而如果存在WLPWRDN信號(hào)，則另一個(gè)FET將負(fù)電壓WLNEG連接到WLPDN輸出端。
根據(jù)本發(fā)明的另一個(gè)方面，待機(jī)功率管理電路包括輸入端和輸出端。設(shè)置切換裝置，該切換裝置包括MOSFET器件，用于根據(jù)所述輸入端的輸入，使所述輸出端在正輸出信號(hào)與負(fù)輸出信號(hào)之間切換。該切換裝置至少包括一個(gè)反相器以及NMOS器件和PMOS器件。
輸入端優(yōu)選通過(guò)反相器連接到上拉晶體管的柵極。輸出端與傳輸晶體管串聯(lián)。下拉FET晶體管的源極/漏極電路與耦接到所述輸出端的負(fù)電位的源極串聯(lián)，以及連接控制FET晶體管，以根據(jù)對(duì)該輸入端施加的功率降低信號(hào)，接通或者斷開下拉FET晶體管的柵極。
為了提高陣列的性能，本發(fā)明將邏輯器件用于陣列晶體管。使用這種器件產(chǎn)生的問(wèn)題是，增加性能的代價(jià)是該器件的待機(jī)功率是基于DRAM的陣列晶體管(FA)的待機(jī)功率的1000倍(pA)。因此，需要一種用于管理陣列邏輯器件和由該器件構(gòu)成的存儲(chǔ)器陣列的待機(jī)功率的裝置。


圖1A和1B示出了在待機(jī)操作期間存在問(wèn)題，或者具有額外功率消耗的現(xiàn)有技術(shù)DRAM存儲(chǔ)器結(jié)構(gòu)。
圖2示出包括兩個(gè)現(xiàn)有技術(shù)字線驅(qū)動(dòng)器電路和一個(gè)BL<0>位線以及具有有關(guān)陣列電容器的陣列晶體管的圖1B所示部分現(xiàn)有技術(shù)WLDRV塊。
圖3示出根據(jù)本發(fā)明的修改的行體系結(jié)構(gòu)，它提供了用于提供包括高性能模式或者低功率模式的兩種工作模式的裝置。
圖4示出根據(jù)本發(fā)明的圖2所示電路圖的修改，它示出了包括與圖3所示待機(jī)功率管理器(SPM)塊的實(shí)施例。
圖5示出根據(jù)本發(fā)明的SPM功率管理塊的實(shí)施例，它包括包含了MOSFET器件的電路，該MOSFET器件包括上拉PFET晶體管、下拉NFET晶體管、傳輸NFET晶體管以及反相器。
圖6示出圖5的修改，其中SPM′功率管理塊包括插入了MOSFET器件的電路，該MOSFET器件包括PFET晶體管、NFET晶體管以及兩個(gè)反相器。
具體實(shí)施例方式
參考圖3至6，本發(fā)明提供了一種用于管理圖2所示這種邏輯陣列器件的待機(jī)功率的裝置。根據(jù)存儲(chǔ)器陣列是否需要以包括高性能模式或者低功率模式的兩種工作模式工作，所提供的待機(jī)功率管理器調(diào)制陣列器件的偏壓。
圖3示出根據(jù)本發(fā)明的修改的行體系結(jié)構(gòu)，它提供了一種用于提供包括高性能模式或者低功率模式的兩種工作模式的裝置。對(duì)于存儲(chǔ)器陣列30，該體系結(jié)構(gòu)有四個(gè)其他塊組成行地址解碼器塊14；行選擇器塊16；字線驅(qū)動(dòng)器塊DR；以及待機(jī)功率管理塊40。待機(jī)功率管理(SPM)塊40在線32上產(chǎn)生WLPDN輸出，用于調(diào)制陣列晶體管的偏壓點(diǎn)和行解碼器14以及字線驅(qū)動(dòng)器塊DR輸出的邏輯電平“0”。在正常操作(高性能模式)中，行解碼器14的輸出15-1至15-128和字線驅(qū)動(dòng)器塊DR線26-1至26-512的輸出的邏輯電平“0”是地。這樣就對(duì)產(chǎn)生最高性能的陣列晶體管保持偏壓。在待機(jī)操作(低功率模式)中，行解碼器14和字線驅(qū)動(dòng)器塊DR的輸出的邏輯電平“0”是相對(duì)于地的負(fù)電壓。根據(jù)該技術(shù)，該電壓可以在-0.2V和-1.5V之間。這種偏壓情況使陣列待機(jī)電流降低3個(gè)數(shù)量級(jí)(從皮安培到飛安培)。如上所述，行選擇器(RSEL)塊16具有選擇器線20A至20D，該選擇器線20A至20D連接到一組n個(gè)字線驅(qū)動(dòng)器中的n/2x個(gè)所述字線驅(qū)動(dòng)器，其中x＝是比1大的整數(shù)，例如，行選擇器線連接到n/4或者n/8個(gè)字線驅(qū)動(dòng)器。
圖4示出對(duì)圖2所示電路圖的修改，它示出了包含圖3所示待機(jī)功率管理器(SPM)塊40的實(shí)施例。為了說(shuō)明包括如圖1B所示比如512個(gè)驅(qū)動(dòng)器電路DR1至DR512的整個(gè)陣列的配置，在圖4中，SPM塊40與兩(2)個(gè)字線驅(qū)動(dòng)器電路DR1和DR2接口。在圖4中，驅(qū)動(dòng)器DR1和DR2與圖2的區(qū)別在于，通過(guò)節(jié)點(diǎn)B6，驅(qū)動(dòng)器DR1中的下拉NFET晶體管N1和抑制NFET晶體管N2的源極以及驅(qū)動(dòng)器DR2中的下拉NFET晶體管N3和抑制NFET晶體管N4的源極連接到字線功率降低(WLPDN)線32，而不連接到地(基準(zhǔn)電位)。
圖5示出SPM功率管理塊40的實(shí)施例，它包括包含了MOSFET器件的電路，該MOSFET器件包括上拉(pull-up)PFET晶體管P3和P4、下拉(pull-down)NFET晶體管N5、N6以及N8、傳輸(pass-through)NFET晶體管N7以及反相器I1。WLPDN線36連接到上拉PFET P3的柵極和反相器I1的輸入端。通過(guò)節(jié)點(diǎn)B10，上拉PFET晶體管P3和P4的源極連接到例如約1.2V的正電壓VDD。通過(guò)節(jié)點(diǎn)B8，上拉PFET P3的漏極連接到下拉NFET N5的柵極和下拉NFET N6的漏極。通過(guò)節(jié)點(diǎn)B7，上拉NFET P4和下拉NFET N5的漏極以及傳輸NFET N7的源極和NFET N6的柵極連接到下拉NFET N8的柵極。通過(guò)節(jié)點(diǎn)B9，下拉NFET晶體管N5和N6的源極連接到例如在約-0.2V至約-1.0V之間的字線負(fù)電壓WLNEG。通過(guò)節(jié)點(diǎn)B6，傳輸NFET N7的漏極和下拉NFET N8的源極連接到字線功率降低總線(WLPDN)導(dǎo)線32。
下面說(shuō)明SPM塊40的工作過(guò)程。在高性能模式期間，該電路的輸入，即，線36上的WLPWRDN是高的或者是邏輯電平“1”。上拉PFET晶體管P3截止，其輸入連接到WLPWRDN線36，而其輸出連接到節(jié)點(diǎn)B12的反相器I1的輸出是邏輯電平“0”。上拉PFET晶體管P4和傳輸NFET晶體管N7的柵極連接到節(jié)點(diǎn)B12。處于邏輯電平“0”的反相器I1在節(jié)點(diǎn)B12產(chǎn)生低電位，這樣防止傳輸NFET晶體管N7導(dǎo)通。在上拉PFET P4的柵極，與節(jié)點(diǎn)B12同樣低的電位可以使其導(dǎo)通，而連接到節(jié)點(diǎn)B7的上拉PFET P4的漏極端被充電到邏輯電平“1”。下拉NFET N8的柵極也連接到節(jié)點(diǎn)B7，因此NFET N8的柵極的電位(邏輯電平“1”)使晶體管N8導(dǎo)通，從而使SPM塊40的WLPDN輸出線32放電到地，這就是圖2所示電路的情況。同樣的電位也可以使下拉NFET N6導(dǎo)通。導(dǎo)通將下拉NFET N6的漏極拉到WLNEG電壓，這樣，還將下拉NFET N5的柵極拉到WLNEG電壓。這樣，確保下拉NFET晶體管N5不導(dǎo)通。
在待機(jī)模式期間，該電路，即，WLPWRDN的輸入是低的或者是邏輯電平“0”。上拉PFET晶體管P3導(dǎo)通，并將其漏極充電到邏輯電平“1”，反相器I1的輸出也是邏輯電平“1”。傳輸NFET N7的柵極上的該電位使其導(dǎo)通，并將其漏極電壓拉到與其連接到節(jié)點(diǎn)B7的源極端相同的電位。以下面的模式設(shè)置傳輸NFET N7的源極電位。在上拉PFET晶體管P4的柵極上，節(jié)點(diǎn)B12的邏輯電平“1”不能使其導(dǎo)通到節(jié)點(diǎn)B7。由于P3的漏極處于邏輯電平“1”，所以節(jié)點(diǎn)B8的電位是節(jié)點(diǎn)B10的電位，因此，下拉NFET N5導(dǎo)通，然后，使其連接到節(jié)點(diǎn)B7的漏極端放電到節(jié)點(diǎn)B9的WLNEG電位。節(jié)點(diǎn)B7還是傳輸NFETN7的源極端。因此，連接到節(jié)點(diǎn)B6的WLPDN總線32放電到WLNEG電壓。與圖2所示的地電位不同，節(jié)點(diǎn)B6的該較低電壓將行驅(qū)動(dòng)器電路DR1、DR2(直到DR512)和陣列晶體管電路A0/A1等偏壓到降低的待機(jī)電流狀態(tài)。當(dāng)將WLNEG電壓連接到節(jié)點(diǎn)B6時(shí)，驅(qū)動(dòng)器電路DR1至DR512中的所有NFET的源極降低到接近WLNEG電壓，這樣，當(dāng)各NFET正在導(dǎo)通時(shí)，該WLNEG電壓使圖4中的節(jié)點(diǎn)B2和B4的電壓降低到接近WLNEG，從而斷開字線26-1和26-2等，而對(duì)陣列晶體管電路A0/A1等的柵極施加負(fù)偏壓，這樣導(dǎo)致存儲(chǔ)器通路(pass)晶體管的柵極-漏極端的偏壓變成反向偏壓。這樣顯著降低了存儲(chǔ)大數(shù)據(jù)或者邏輯電平“1”的電容性存儲(chǔ)元件中的漏電流。由于將所有的字線并由此將存儲(chǔ)器通路晶體管的所有柵極-漏極端偏壓到待機(jī)電位，所以將存儲(chǔ)器芯片的總待機(jī)電流降低幾個(gè)數(shù)量級(jí)。
圖6示出對(duì)圖5所做的修改，其中SPM′功率管理塊40′包括包含了MOSFET器件的電路，該MOSFET器件包括PFET晶體管P5和P6、NFET晶體管N15、N16、N17以及兩個(gè)反相器I2/I3。WLPDN線32連接到反相器I2的輸入端，通過(guò)節(jié)點(diǎn)B21，反相器I2的輸出端連接到PFET P5的柵極和反相器I3的輸入端，通過(guò)節(jié)點(diǎn)B22，反相器I3的輸出端連接到NFET 17和PFET P6的柵極。PFET P5的漏極連接到NFET 15的柵極。通過(guò)節(jié)點(diǎn)B20，PFET晶體管P5和P6的源極連接到例如約為1.2V的正電壓VDD。通過(guò)節(jié)點(diǎn)B17，PFET P6的漏極連接到NFET N16的柵極和NFET N15的漏極。通過(guò)節(jié)點(diǎn)B19，NFET晶體管N15和N16的源極連接到例如在約-0.2V至約-1.0V的字線負(fù)電壓WLNEG。通過(guò)節(jié)點(diǎn)B6，NFET N17的漏極和NFET N16的漏極連接到字線功率降低總線(WLPDN)線32。
SPM′40’的系統(tǒng)基本上與圖5中的SPM40的操作相同。當(dāng)節(jié)點(diǎn)B17是高時(shí)導(dǎo)通NFET N16導(dǎo)致節(jié)點(diǎn)B6降低到WLNEG電位。
下面說(shuō)明SPM塊40’的操作。在高性能模式期間，該電路的輸入，即，線36上的WLPWRDN是高的，或者是邏輯電平“1”。其輸入端連接到WLPWRDN線36，而其輸出端連接到節(jié)點(diǎn)B21的反相器I2的輸出端處于邏輯電平“0”。其輸入連接到反相器I2的輸出端B21，而其輸出端連接到節(jié)點(diǎn)B22的反相器I3的輸出端處于邏輯電平“1”。上拉PFET晶體管P5的柵極連接到節(jié)點(diǎn)B21。節(jié)點(diǎn)B21的邏輯電平“0”或者低電位使上拉PFET晶體管P5導(dǎo)通，然后，將其漏極端充電到VDD。PFET P5的漏極端連接到下拉晶體管N15的柵極端。其柵極端的高電位導(dǎo)致下拉晶體管N15導(dǎo)通，然后，使節(jié)點(diǎn)B17放電到WLNEG電位。節(jié)點(diǎn)B17還分別連接到下拉NFET晶體管N16的柵極端和上拉PFET晶體管P6的漏極。節(jié)點(diǎn)B17的WLNEG電位使下拉NFET晶體管N16截止。處于邏輯電平“1”的節(jié)點(diǎn)B22分別連接到下拉NFET晶體管N17的柵極和上拉PFET晶體管P6的柵極。節(jié)點(diǎn)B22的高電位分別使上拉PFET晶體管P6截止，而使下拉NFET晶體管N17導(dǎo)通。下拉NFET晶體管N17的導(dǎo)通使WLDPN總線32放電到地，即，高性能模式的邏輯電平“0”。
在待機(jī)模式期間，電路的輸入，即，線36上的WLPWRDN是低的，或者是邏輯電平“0”。在這種情況下，其輸入連接到WLPWRDN線36，而其輸出連接到節(jié)點(diǎn)B21的反相器I2的輸出端處于邏輯電平“1”。通過(guò)節(jié)點(diǎn)B21其輸入連接到反相器I2的輸出端，而其輸出端連接到節(jié)點(diǎn)B22的反相器I3的輸出端處于邏輯電平“0”。上拉PFET晶體管P5的柵極連接到節(jié)點(diǎn)B21。節(jié)點(diǎn)B21的高電位防止上拉PFET晶體管P5導(dǎo)通。節(jié)點(diǎn)B17還分別連接到下拉NFET晶體管N16的柵極端和上拉PFET晶體管P6的漏極。處于邏輯電平“0“的節(jié)點(diǎn)B22分別連接到下拉NFET晶體管N17的柵極和上拉PFET晶體管P6的柵極。節(jié)點(diǎn)B22的低電位分別使上拉PFET晶體管P6導(dǎo)通，而使下拉NFET晶體管N17截止。上拉PFET晶體管P6的導(dǎo)通使下拉NFET晶體管N16的柵極端充電到VDD。這樣使下拉NFET晶體管N16導(dǎo)通，而使WLDPN總線32放電到WLNEG，即，待機(jī)模式的邏輯電平“0”。
與圖2所示的地電位不同，節(jié)點(diǎn)B6的該較低電壓將行驅(qū)動(dòng)器電路DR1、DR2(直到DR512)和陣列晶體管電路A0/A1等偏壓到降低的待機(jī)電流狀態(tài)。當(dāng)將WLNEG電壓連接到節(jié)點(diǎn)B6時(shí)，驅(qū)動(dòng)器電路DR1至DR512中的NFET的所有源極降低到接近WLNEG電壓，當(dāng)各NFET正在導(dǎo)通時(shí)，該WLNEG電壓使在圖4中的節(jié)點(diǎn)B2和B4的電壓降低到接近WLNEG，從而斷開字線26-1和26-2等，而對(duì)陣列晶體管電路A0/A1等的柵極施加負(fù)偏壓，這樣導(dǎo)致存儲(chǔ)器通路晶體管的柵極-漏極端的偏壓變成反向偏壓。這樣顯著降低了在其內(nèi)存儲(chǔ)大數(shù)據(jù)或者邏輯電平“1”的電容性存儲(chǔ)元件中的漏電流。由于所有的字線，并由此而使存儲(chǔ)器通路晶體管的所有柵極-漏極端偏壓到待機(jī)電位，所以存儲(chǔ)器芯片的總待機(jī)電流降低幾個(gè)數(shù)量級(jí)。
盡管根據(jù)上面的(各)特定實(shí)施例對(duì)本發(fā)明進(jìn)行了說(shuō)明，但本本技術(shù)領(lǐng)域內(nèi)的專業(yè)技術(shù)人員明白，在所附權(quán)利要求的實(shí)質(zhì)范圍內(nèi)，可以通過(guò)修改實(shí)施對(duì)本發(fā)明，也就是說(shuō)，在不脫離本發(fā)明實(shí)質(zhì)范圍的情況下，可以在形式和細(xì)節(jié)上對(duì)本發(fā)明進(jìn)行變更。因此，所有這種變更落入本發(fā)明范圍，而且本發(fā)明包含下面的權(quán)利要求所述的主題。
權(quán)利要求
1.一種存儲(chǔ)器系統(tǒng)，包括存儲(chǔ)器陣列，字線驅(qū)動(dòng)器，用于所述存儲(chǔ)器陣列，待機(jī)功率管理電路，連接到所述字線驅(qū)動(dòng)器內(nèi)的驅(qū)動(dòng)電路。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其中所述待機(jī)功率管理電路包括輸入端和輸出端，并且連接所述輸出端，以改變對(duì)所述字線驅(qū)動(dòng)器內(nèi)的所述驅(qū)動(dòng)電路的偏壓，從而在滿功率電流操作與減小待機(jī)電流操作之間改變其操作。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其中待機(jī)功率管理電路包括輸入端和輸出端，通過(guò)反相器，所述輸入端連接到上拉晶體管的柵極，所述輸出端與傳輸晶體管串聯(lián)，其源極/漏極電路與負(fù)電位的源極串聯(lián)的下拉FET晶體管耦接到所述輸出端，并且控制所連接的FET晶體管，以根據(jù)對(duì)該輸入端施加的功率降低信號(hào)，接通或者斷開下拉FET晶體管的柵極。
4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其中所述待機(jī)功率管理電路包括輸入端和輸出端，連接所述輸出端，以改變對(duì)所述字線驅(qū)動(dòng)器內(nèi)的所述驅(qū)動(dòng)電路的偏壓，從而在滿功率電流操作與減小待機(jī)電流操作之間改變其操作，所述輸出端與傳輸晶體管串聯(lián)，其源極/漏極電路與負(fù)電位的源極串聯(lián)的下拉FET晶體管耦接到所述輸出端，并且控制所連接的FET晶體管，以根據(jù)對(duì)所述輸入端施加的功率降低信號(hào)，接通或者斷開下拉FET晶體管的柵極。
5.根據(jù)權(quán)利要求3所述的存儲(chǔ)器系統(tǒng)，包括反相器，具有輸入端和連接到第一節(jié)點(diǎn)(B12)的輸出端，第一上拉FET晶體管(P3)，具有柵極和通過(guò)第二節(jié)點(diǎn)(8B)與位于正電源電壓與負(fù)電源電壓之間的第一下拉FET晶體管(N6)的源極/漏極電路串聯(lián)的源極/漏極電路，所述第一下拉FET晶體管的柵極連接到第三節(jié)點(diǎn)(B7)，第二上拉FET晶體管(P4)，其源極/漏極電路通過(guò)所述第三節(jié)點(diǎn)(B7)與位于正電源電壓與負(fù)電源電壓之間的第二下拉FET晶體管(N5)的源極/漏極電路串聯(lián)，第三下拉FET晶體管(N8)，其源極/漏極電路連接在所述輸出端與地之間，傳輸晶體管(N7)，其源極連接到所述輸出端，其漏極連接到所述第三節(jié)點(diǎn)(B7)，所述反相器的輸入端和所述第一上拉晶體管的所述柵極與所述待機(jī)功率管理電路的輸入端并聯(lián)，所述反相器的輸出端通過(guò)所述第一節(jié)點(diǎn)(B12)連接到所述第二上拉晶體管(P4)和所述傳輸晶體管(N7)的所述柵極，所述第一上拉晶體管(P4)的所述漏極通過(guò)第四節(jié)點(diǎn)(B8)連接到所述第二下拉晶體管(N5)的所述柵極，以及所述第二上拉晶體管(P4)的所述漏極通過(guò)所述第三節(jié)點(diǎn)(B7)連接到所述下拉晶體管(N7)的所述漏極和所述第三下拉晶體管(N8)和所述第一下拉晶體管(N6)的所述柵極。
6.根據(jù)權(quán)利要求3所述的存儲(chǔ)器系統(tǒng)，包括第一上拉FET晶體管(P5)，具有連接到第一節(jié)點(diǎn)(B21)的柵極和源極/漏極電路，第一下拉FET(N15)，具有連接到第二節(jié)點(diǎn)(B17)的漏極和連接到負(fù)電源電壓的源極，第二上拉FET晶體管(P6)，其柵極連接到第三節(jié)點(diǎn)(B22)，其源極電路連接到正電源電壓，而其漏極連接到所述第二節(jié)點(diǎn)(B17)，第二下拉FET(N16)，其柵極連接到所述第二節(jié)點(diǎn)，其漏極連接到所述輸出端，而其源極連接到負(fù)電源電壓，傳輸晶體管(N17)，其柵極連接到所述第三節(jié)點(diǎn)(B22)，其漏極連接到所述輸出端，而其源極連接到地，第一反相器，其輸入端連接到所述待機(jī)功率管理電路的輸入端，而其輸出端連接到所述第一節(jié)點(diǎn)(B21)，以及第二反相器，其輸入端連接到所述第一節(jié)點(diǎn)(B21)，而其輸出端連接到所述第三節(jié)點(diǎn)(B22)。
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其中待機(jī)功率管理電路包括輸入端和輸出端，通過(guò)反相器，所述輸入端連接到上拉晶體管的柵極，所述輸出端與傳輸晶體管串聯(lián)，其源極/漏極電路與負(fù)電位的源極串聯(lián)的下拉FET晶體管耦接到所述輸出端，控制所連接的FET晶體管，以根據(jù)對(duì)該輸入端施加的功率降低信號(hào)，接通或者斷開下拉FET晶體管的柵極，并且連接該輸出端，以控制偏壓，使行驅(qū)動(dòng)器電路具有減小待機(jī)電流。
8.一種存儲(chǔ)器系統(tǒng)，包括存儲(chǔ)器陣列，多個(gè)字線驅(qū)動(dòng)器，包括在一組字線驅(qū)動(dòng)器中，該組字線驅(qū)動(dòng)器具有n個(gè)字線驅(qū)動(dòng)器，行地址解碼器塊，其輸出端分別連接到所述字線驅(qū)動(dòng)器組中的每個(gè)所述字線驅(qū)動(dòng)器，行選擇器塊，其選擇器線連接到n個(gè)字線驅(qū)動(dòng)器的所述組中的n/2x個(gè)所述字線驅(qū)動(dòng)器，其中x是大于1的整數(shù)，功率管理電路，其功率降低輸入信號(hào)(WLPWRDN)的功率降低輸入端和字線功率降低輸出端(WLPDN)，所述字線功率降低輸出端(WLPDN)連接到所述字線驅(qū)動(dòng)器，以根據(jù)所述功率降低輸入信號(hào)，降低其功率消耗。
9.根據(jù)權(quán)利要求8所述的存儲(chǔ)器系統(tǒng)，其中功率管理電路包括多個(gè)FET器件、反相器以及負(fù)偏置電壓，如果沒(méi)有WLPWRDN信號(hào)，則FET器件之一將基準(zhǔn)電位連接到WLPDN輸出端，而如果存在WLPWRDN信號(hào)，則另一個(gè)FET將負(fù)電壓WLNEG連接到WLPDN輸出端。
10.根據(jù)權(quán)利要求8所述的存儲(chǔ)器系統(tǒng)，其中所述待機(jī)功率管理電路包括輸入端和輸出端，并且連接所述輸出端，以改變對(duì)所述字線驅(qū)動(dòng)器內(nèi)的所述驅(qū)動(dòng)電路施加的偏壓，從而在滿功率電流操作與減小待機(jī)電流操作之間改變其操作。
11.根據(jù)權(quán)利要求9所述的存儲(chǔ)器系統(tǒng)，其中功率管理電路包括多個(gè)FET器件、反相器以及負(fù)偏置電壓，如果沒(méi)有WLPWRDN信號(hào)，則FET器件之一將基準(zhǔn)電位連接到WLPDN輸出端，而如果存在WLPWRDN信號(hào)，則另一個(gè)FET將負(fù)電壓WLNEG連接到WLPDN輸出端。
12.一種待機(jī)功率管理電路，包括輸入端和輸出端，切換裝置，包括MOSFET器件，用于根據(jù)所述輸入端的輸入，使所述輸出端在正輸出信號(hào)與負(fù)輸出信號(hào)之間切換，所述切換裝置至少包括一個(gè)反相器以及NMOS器件和PMOS器件。
13.根據(jù)權(quán)利要求12所述的待機(jī)功率管理電路，包括所述輸入端通過(guò)反相器連接到上拉晶體管的柵極，所述輸出端與傳輸晶體管串聯(lián)，其源極/漏極電路與負(fù)電位的源極串聯(lián)的下拉FET晶體管耦接到所述輸出端，以及控制所連接的FET晶體管，以根據(jù)對(duì)該輸入端施加的功率降低信號(hào)，接通或者斷開下拉FET晶體管的柵極。
14.根據(jù)權(quán)利要求13所述的待機(jī)功率管理電路，包括反相器，具有輸入端和連接到第一節(jié)點(diǎn)(B12)的輸出端，第一上拉FET晶體管(P3)，具有柵極和通過(guò)第二節(jié)點(diǎn)(8B)與位于正電源電壓與負(fù)電源電壓之間的第一下拉FET晶體管(N6)的源極/漏極電路串聯(lián)的源極/漏極電路，所述第一下拉FET晶體管的柵極連接到第三節(jié)點(diǎn)(B7)，第二上拉FET晶體管(P4)，其源極/漏極電路通過(guò)所述第三節(jié)點(diǎn)(B7)與位于正電源電壓與負(fù)電源電壓之間的第二下拉FET晶體管(N5)的源極/漏極電路串聯(lián)，第三下拉FET晶體管(N8)，其源極/漏極電路連接在所述待機(jī)功率管理電路的輸出端與地之間，傳輸晶體管(N7)，其源極連接到所述待機(jī)功率管理電路的輸出端，其漏極連接到所述第三節(jié)點(diǎn)(B7)，所述反相器的輸入端和所述第一上拉晶體管的所述柵極與所述待機(jī)功率管理電路的輸入端并聯(lián)，所述反相器的輸出端通過(guò)所述第一節(jié)點(diǎn)(B12)連接到所述第二上拉晶體管(P4)和所述傳輸晶體管(N7)的所述柵極，所述第一上拉晶體管(P4)的所述漏極通過(guò)第四節(jié)點(diǎn)(B8)連接到所述第二下拉晶體管(N5)的所述柵極，以及所述第二上拉晶體管(P4)的所述漏極通過(guò)所述第三節(jié)點(diǎn)(B7)連接到所述下拉晶體管(N7)的所述漏極以及所述第三下拉晶體管(N8)和所述第一下拉晶體管(N6)的所述柵極。
15.根據(jù)權(quán)利要求13所述的待機(jī)功率管理電路，包括第一上拉FET晶體管(P5)，具有連接到第一節(jié)點(diǎn)(B21)的柵極和源極/漏極電路，第一下拉FET(N15)，具有連接到第二節(jié)點(diǎn)(B17)的漏極和連接到負(fù)電源電壓的源極，第二上拉FET晶體管(P6)，其柵極連接到第三節(jié)點(diǎn)(B22)，其源極電路連接到正電源電壓，而其漏極連接到所述第二節(jié)點(diǎn)(B17)，第二下拉FET(N16)，其柵極連接到所述第二節(jié)點(diǎn)，其漏極連接到所述待機(jī)功率管理電路的輸出端，而其源極連接到負(fù)電源電壓，傳輸晶體管(N17)，其柵極連接到所述第三節(jié)點(diǎn)(B22)，其漏極連接到所述輸出端，而其源極連接到地，第一反相器，其輸入端連接到所述待機(jī)功率管理電路的輸入端，而其輸出端連接到所述第一節(jié)點(diǎn)(B21)，以及第二反相器，其輸入端連接到所述第一節(jié)點(diǎn)(B21)，而其輸出端連接到所述第三節(jié)點(diǎn)(B22)。
16.根據(jù)權(quán)利要求12所述的待機(jī)功率管理電路，其中所述切換裝置包括輸入電路和輸出電路，所述輸入電路包括連接到PMOS器件的柵極的反相器的輸入端，以及所述輸出電路包括第一NMOS器件，其柵極連接到反相器的輸出端，其漏極連接到所述待機(jī)功率管理電路的輸出端；以及第二NMOS器件，其漏極連接到所述待機(jī)功率管理電路的輸出端。
17.根據(jù)權(quán)利要求12所述的待機(jī)功率管理電路，其中所述切換裝置包括輸入電路和輸出電路，所述輸入電路包括連接到PMOS器件的柵極的反相器的輸入端，所述反相器的輸出端連接到第二PMOS器件的柵極，以及所述輸出電路包括第一NMOS器件，其柵極連接到反相器的輸出端，其漏極連接到所述待機(jī)功率管理電路的輸出端；以及第二NMOS器件，其漏極連接到所述待機(jī)功率管理電路的輸出端。
18.根據(jù)權(quán)利要求12所述的待機(jī)功率管理電路，其中所述切換裝置包括輸入電路和輸出電路，所述輸入電路包括連接到PMOS器件的柵極的反相器的輸入端，所述反相器的輸出端連接到第二PMOS器件的柵極，所述輸出電路包括第一NMOS器件，具有源極、漏極和柵極，其柵極連接到反相器的輸出端，其漏極連接到所述待機(jī)功率管理電路的輸出端；以及第二NMOS器件，其源極連接到所述待機(jī)功率管理電路的輸出端，以及一對(duì)NMOS器件，其源極連接到負(fù)電位，而所述一對(duì)NMOS器件之一的漏極連接到第一NMOS器件的源極和第二NMOS器件的柵極。
19.根據(jù)權(quán)利要求12所述的待機(jī)功率管理電路，其中所述切換裝置包括輸入電路和輸出電路，所述輸入電路包括連接到所述待機(jī)功率管理電路的輸入端的第一反相器的輸入端，以及到第二反相器的輸入端，所述第一反相器的輸出端連接到PMOS器件的柵極，所述第二反相器的輸出連接到第二PMOS器件的柵極，以及所述輸出電路包括第一NMOS器件，其柵極連接到所述第二反相器的輸出端，其漏極連接到所述待機(jī)功率管理電路的輸出端；以及第二NMOS器件，其漏極連接到所述待機(jī)功率管理電路的輸出端。
20.根據(jù)權(quán)利要求12所述的待機(jī)功率管理電路，其中所述切換裝置包括輸入電路和輸出電路，所述輸入電路包括連接到所述待機(jī)功率管理電路的輸入端的第一反相器的輸入端，以及到第二反相器的輸入端，所述第一反相器的輸出端連接到PMOS器件的柵極，所述第二反相器的輸出連接到第二PMOS器件的柵極，以及所述輸出電路包括第一NMOS器件，其柵極連接到所述第二反相器的輸出端，其漏極連接到所述待機(jī)功率管理電路的輸出端；第二NMOS器件，其漏極連接到所述待機(jī)功率管理電路的輸出端，其源極連接到負(fù)電位；第三NMOS器件，其漏極連接到第二NMOS的柵極，其源極連接到所述負(fù)電位，其柵極連接到所述第一PMOS器件的漏極。
全文摘要
存儲(chǔ)器系統(tǒng)包括存儲(chǔ)器陣列；多個(gè)字線驅(qū)動(dòng)器；行地址解碼器塊，具有多個(gè)連接到字線驅(qū)動(dòng)器中選擇的字線驅(qū)動(dòng)器的輸出；行選擇器塊，具有連接到字線驅(qū)動(dòng)器中的各字線驅(qū)動(dòng)器的選擇器線。具有功率降低輸入信號(hào)(WLPWRDN)的功率降低輸入端和字線功率降低輸出端(WLPDN)的功率管理電路連接到字線驅(qū)動(dòng)器，以通過(guò)功率降低輸入信號(hào)，降低其功率消耗。
文檔編號(hào)G11C5/14GK1799103SQ200480014955
公開日2006年7月5日 申請(qǐng)日期2004年5月19日 優(yōu)先權(quán)日2003年6月16日
發(fā)明者戴維·漢森, 格里高利·弗雷德曼, 約翰·格爾茲, 霍克·金, 保羅·帕里斯 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司