專利名稱：在半導(dǎo)體器件中用于待機功率降低的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體器件，更具體地涉及用于降低半導(dǎo)體器件的功率消耗的方法和設(shè)備。
背景技術(shù)：
通常半導(dǎo)體存儲器器件特別是互補金屬氧化物半導(dǎo)體(CMOS)器件的領(lǐng)域非?；钴S并且在迅速發(fā)展。各種類型的半導(dǎo)體器件和子類型的半導(dǎo)體器件是已知的并且在商業(yè)上是可獲得的。由于計算機和基于計算機的器件在消費者和工業(yè)領(lǐng)域中的不斷普及和普遍存在，使得對于各種不同類型的半導(dǎo)體存儲器器件的需求在可預(yù)見的將來將不斷增長。
在半導(dǎo)體制作領(lǐng)域中，一直存在的問題是通過薄膜電介質(zhì)層的電流漏泄。本領(lǐng)域的普通技術(shù)人員將會理解的是通過場效應(yīng)晶體管(FET)的柵極電介質(zhì)的漏泄通常被稱為Fowler-Nordheim隧道效應(yīng)，而由于柵極感應(yīng)二極管漏泄(GIDL)發(fā)生在柵電極的邊緣處。(這種現(xiàn)象還可被互換地稱作柵極感應(yīng)的漏極漏泄)。應(yīng)當(dāng)相信，具有覆蓋在源或者漏擴散區(qū)上的柵極的任何晶體管至少在某種程度上對GIDL很敏感。由于追求更快和更有效的工作使得半導(dǎo)體結(jié)構(gòu)成比例的降低時，使得柵極電介質(zhì)(典型地是由二氧化硅形成的)在不斷的變薄，這樣與GIDL相關(guān)的問題對于電路設(shè)計者來講是一種前進(jìn)中的挑戰(zhàn)。
當(dāng)器件被施加偏壓使得漏極電勢大于柵極電勢(對于NMOS器件)或者小于柵極電勢(對于PMOS器件)時，沿著柵極導(dǎo)體覆蓋漏擴散區(qū)(被電介質(zhì)層分開)的區(qū)域在FET的耗盡區(qū)的表面中由于電子空穴對的產(chǎn)生造成GIDL。圖1是說明在硅襯底16上形成的包括柵極導(dǎo)體12和漏擴散區(qū)14的FET10的一部分的側(cè)面截面圖。如在圖1中所示，通常情況是FET的漏擴散區(qū)14的一部分位于柵極導(dǎo)體12下面。最終，對于NMOS器件來講，如果柵極導(dǎo)體12是處于0伏并且漏擴散區(qū)14是處于正電壓，則由于漏柵電壓的差值ΔVGIDL感應(yīng)的電場而產(chǎn)生載流子的體積18。這種載流子的產(chǎn)生容易損害器件的性能。除了增加待機功率之外，在動態(tài)隨機存取存儲器的情況下，GIDL可能降低數(shù)據(jù)的保存時間，使得存儲器陣列的更新之間的最大時間被不期望地降低了。
為了克服在半導(dǎo)體器件中的GIDL現(xiàn)象，現(xiàn)有技術(shù)中已經(jīng)提出了各種解決方法。在這些解決方法中占主導(dǎo)地位的方法是增加FET中柵氧化物的厚度，或者另外使得該柵氧化物更有效地阻止漏電流的策略；還提出了用于最小化GIDL效應(yīng)的各種摻雜的策略。已經(jīng)在下列專利中提出各種方法，例如，授予Gonzalez等人的美國專利號為No.6294421、題目為“制作雙柵電介質(zhì)的方法(Method of FabricatingDual-Gate Dielectric)”的專利；和授予Mandelman等人的美國專利號為No.6097070、題目為“用于低柵極感應(yīng)的漏極泄露的MOSFET結(jié)構(gòu)和工藝”(“MOSFET Structure and Process for Low Gate InducedDrain Leakage(GILD)[sic]”)的專利；和授予Balasubramanyam等人的美國專利號為No.6090671、題目為“降低半導(dǎo)體器件中柵極感應(yīng)的漏極泄露”(″Reduction of Gate-Induced Drain Leakage inSemiconductor Devices″) 的美國專利；以及授予Guo等人的美國專利號No.6,297,105、題目為“對于DRAM單元形成非對稱的源/漏的方法”(″Method of Forming Asymmetric Source/Drainfora DRAMCell″)的專利。上述的每個專利整體引入作為參考。
盡管半導(dǎo)體設(shè)計人員持續(xù)地努力來穩(wěn)定并且最小化半導(dǎo)體中的功率消耗，并且特別是將不期望的GIDL現(xiàn)象最小化，然而在本領(lǐng)域中仍然存在改進(jìn)的需要。在其它的考慮方案中，提出的各種用于消除半導(dǎo)體器件中GIDL現(xiàn)象的方法在或多或少程度上常常存在不適當(dāng)?shù)卦龃笃骷叽纾黾又谱鞴に噺?fù)雜性或者降低器件性能的缺陷。

發(fā)明內(nèi)容
鑒于上面的考慮，本發(fā)明是針對用于降低半導(dǎo)體器件中的GIDL效應(yīng)的方法和設(shè)備。
在本發(fā)明的一個實施例中，本發(fā)明被應(yīng)用在半導(dǎo)體存儲器器件的字線驅(qū)動器電路上，并且在所選擇的器件工作期間提供用于局部降低字線驅(qū)動器電路的元件上的電源電壓的電路。
根據(jù)本發(fā)明的一個方面，在半導(dǎo)體器件中的局部電源結(jié)點通過一個或者多個去耦合晶體管被選擇性地耦合到電源電勢。該去耦合的晶體管是受到一個或者多個控制信號的控制使得僅僅在所選擇的工作期間來中斷局部電源結(jié)點到電源電勢的直接耦合，從而局部地降低了施加到對GIDL敏感的元件上的電壓。
根據(jù)本發(fā)明的另一方面，“全局”電源信號(即在集成電路中提供給各種功能元件的信號)借助于一個或者多個去耦合晶體管以及通過vt連接的晶體管被耦合到局部電源結(jié)點。當(dāng)一個或者多個去耦合晶體管截止時，防止局部電源結(jié)點上的電壓超出大約一個晶體管的閾值電壓(vt；大約0.6-0.7伏)，該晶體管的閾值電壓小于全局電源信號電平。局部電源結(jié)點上的降低的電壓減少了與該局部電源結(jié)點耦合的對GIDL敏感的元件中的GIDL電流，這些元件包括P溝道晶體管。
根據(jù)本發(fā)明的另一方面，一個或者多個去耦合的晶體管是在字線驅(qū)動操作之前被導(dǎo)通的，使得在字線驅(qū)動期間局部電源結(jié)點上的電壓被升高到全局電源信號的電平。


結(jié)合附圖，參考下面詳細(xì)說明的本發(fā)明的具體實施例，將能更好地理解本發(fā)明的上述和其他的特點以及方面，其中圖1是在半導(dǎo)體襯底上實施的場效應(yīng)晶體管(FET)的一部分的側(cè)面截面視圖；圖2是根據(jù)本發(fā)明一個實施例的半導(dǎo)體存儲器器件的原理圖/方框圖；圖3是圖2的半導(dǎo)體器件中行譯碼器電路的方框圖；圖4是在圖3的行譯碼器電路中使用的現(xiàn)有技術(shù)的字線驅(qū)動器電路原理圖；圖5是根據(jù)本發(fā)明一個實施例的字線驅(qū)動器電路的原理圖；以及圖6是圖5的字線驅(qū)動器電路工作期間說明各種信號電平的時序圖。
具體實施例方式
在下面的公開中，為了清晰起見并沒有描述實際實施的全部特征。當(dāng)然應(yīng)當(dāng)理解的是在開發(fā)任意這種實際實施的研發(fā)下，如在任意的這種項目中，將需要進(jìn)行大量工程和計劃上的決策以便實現(xiàn)開發(fā)人員的具體目標(biāo)和子目標(biāo)(例如符合系統(tǒng)和技術(shù)限制)，而這些開發(fā)人員的具體目標(biāo)和子目標(biāo)從一種實施情況到另一種實施情況是不同的。此外，對于環(huán)境存在問題的情況下，必須對適當(dāng)?shù)墓こ虒嶋H予以關(guān)注。應(yīng)當(dāng)理解的是這種開發(fā)上的努力可能復(fù)雜而且耗時，但是對于相關(guān)領(lǐng)域的那些普通技術(shù)人員來講則是例行的程序。
參考圖2，說明了根據(jù)本發(fā)明一個實施例的半導(dǎo)體存儲器器件10的高度簡化的原理圖/方框圖。在公開的實施例中，存儲器器件10是動態(tài)隨機存取存儲器(DRAM)，盡管從本公開受益的本領(lǐng)域的普通技術(shù)人員將會理解的是本發(fā)明可能并不局限于僅僅應(yīng)用DRAM的范圍。還應(yīng)當(dāng)理解的是DRAM10除了包括在圖1中具體描述的那些功能部件之外，還包括相當(dāng)數(shù)量的電路。然而，為了簡短和清晰起見省略了那些其他的電路，這是因為那些電路對于本領(lǐng)域的技術(shù)人員來講是已知的并且對于本發(fā)明的實施來講并不是特別相關(guān)。
存儲器器件10包括控制電路12、尋址電路40、輸入/輸出電路30、存儲體20、讀出放大器電路16、列譯碼器18和行譯碼器14。在優(yōu)選的實施例中，使用了四個存儲體20、讀出放大器電路16、列譯碼器18和行譯碼器14，但是僅僅為了方便的目的，圖2中示出了一個存儲體20、讀出放大器電路16、列譯碼器18和行譯碼器14。在優(yōu)選的實施例中使用了四個存儲體20，但是必須注意的是本發(fā)明可以使用例如一個、兩個、四個、八個或者更多的存儲體20。行和列譯碼器14、18，尋址電路30和輸入/輸出邏輯電路30包括提供用于從外部器件(通過輸入/輸出引腳DQ0-DQ7)向體20讀取和寫入數(shù)據(jù)的數(shù)據(jù)路徑的讀取/寫入路徑電路32。應(yīng)當(dāng)注意的是，所示的讀取/寫入路徑電路32的結(jié)構(gòu)只是許多可能結(jié)構(gòu)中的一種，本發(fā)明并不因此就局限于在圖2所示的具體電路。
在一個實施例中，存儲器器件10包括八個輸入/輸出引腳DQ0-DQ7。它們被稱為是“經(jīng)8”(by 8)器件，這是因為一次輸入或者輸出八位。必須注意的是，還可以配置SDRAM10使其具有少于八個輸入/輸出引腳(例如是“經(jīng)4”器件)或者是大于八個輸入/輸出引腳(例如是“經(jīng)16”器件)。
控制電路12耦合到尋址電路40并且接收各種外部控制信號作為輸入。作為實例但并不局限于此，控制電路12可以接收芯片選擇(CS*)信號和RESET信號、行和列地址選通(RAS和CAS)信號、寫使能(WE*)信號等。本領(lǐng)域的那些普通技術(shù)人員將熟悉施加在器件10上的各種控制信號。盡管沒有在圖2中示出，但是在常規(guī)的布置中，控制電路12可能耦合到器件10的大多數(shù)其他功能部件，使得控制電路12能夠翻譯施加其上的各種控制信號并且驅(qū)動和控制在器件10中剩余電路的全面運行。
在操作中，將被存取的(寫入或者讀出)存儲位置的地址結(jié)合根據(jù)將被執(zhí)行的操作而施加到控制電路12的控制信號的適當(dāng)順序而被施加到地址輸入A0-An。行地址數(shù)據(jù)通過行地址總線被傳送到行譯碼器14。在傳統(tǒng)的方式中，行譯碼器工作來聲明被施加到存儲體20的適當(dāng)?shù)淖志€36以選擇其中需要的行。被聲明的行線所選擇的數(shù)據(jù)行被施加到I/O電路30。被施加到地址輸入A0-An的列地址信息通過列地址總線38被傳送到列譯碼器18。列譯碼器譯碼該列地址并且聲明適當(dāng)?shù)牧羞x擇線40來選擇所選擇行中的需要的位。所選擇的數(shù)據(jù)是出現(xiàn)在I/O引腳DQ0-DQ7上的數(shù)據(jù)。
應(yīng)當(dāng)理解的是，盡管在圖2中示出的器件10的各種功能部件是作為互相之間以充分限定的空間關(guān)系所布置的分開的、分立電路來示出的，但是在實際的實施中，各種電路可能被布置在部分或者全部的半導(dǎo)體襯底中，并且某些功能部件部分是互相散置的。也就是說，圖2是從功能性的角度而不是從物理布局的角度來描述器件10。
參考圖3，示出了行譯碼器電路14的一部分的簡化的原理圖以及圖2存儲器器件中的相關(guān)電路。如從圖3中所見，譯碼器14包括譯碼器電路42和驅(qū)動器電路44。譯碼器電路從行地址總線34接收行地址并且向驅(qū)動器電路44提供譯碼的地址。然后驅(qū)動器44聲明與所選擇的地址對應(yīng)的字線36。
本領(lǐng)域的那些普通技術(shù)人員將會理解的是，對于每個n行地址比特來講，將存在有2n字線并且因此具有2n字線驅(qū)動器44。在圖4中，示出了現(xiàn)有技術(shù)的單個的字線驅(qū)動器44，應(yīng)當(dāng)理解的是對于存儲體20中的每個字線來講將提供實質(zhì)相同的這種電路。每個驅(qū)動器電路44接收兩個輸入預(yù)充電(PC*)信號和地址信號RADDR。
每個驅(qū)動器電路包括P型預(yù)充電晶體管46、P型上拉晶體管48、N型下拉晶體管50和與上拉晶體管48處于交叉耦合關(guān)系的P型晶體管52。本領(lǐng)域的普通技術(shù)人員將會理解的是，如果RADDR處于低，則驅(qū)動器44工作來聲明(高)字線輸出WL，如果RADDR處于高，則驅(qū)動器44去除聲明WL。
如在圖4中所示，每個P型晶體管46，48和52具有直接與電源電壓結(jié)點Vccp耦合的源極端子，該電源電壓結(jié)點Vccp電壓可能是例如3.3伏。電源電壓結(jié)點Vccp可以被認(rèn)為是“全局”電源電壓結(jié)點，原因在于它是很可能向半導(dǎo)體器件中多于一個功能元件提供的電壓，這與局部地提供電源給器件中的特定功能元件的“局部”電源電壓結(jié)點形成對照。如在此所使用的，術(shù)語“局部電源結(jié)點”將指的是通過插入器件諸如晶體管耦合到全局電源結(jié)點的結(jié)點，以便局部電源結(jié)點上的電壓是獨立于全局電源結(jié)點上的電壓而變化的。本領(lǐng)域的那些普通技術(shù)人員將會認(rèn)識到，可以有許多不同的動機來提供“局部”電源電壓結(jié)點，不只是為了防止一個功能元件的工作被負(fù)面地影響或者防止受到提供給其他元件的電功率特征的干擾、并且使得不同的功率信號能夠被提供給具有不同電需求的元件。
在本發(fā)明中，制作晶體管46、48和52，使得它們?nèi)菀讓IDL敏感。如在上面所討論的，當(dāng)晶體管的柵極覆蓋在該晶體管的擴散區(qū)上，并且在柵極和擴散區(qū)之間的充分的電壓差產(chǎn)生電場和最終的漏電流時，出現(xiàn)這種對GIDL的敏感性。特別是，如在圖4中所見的，因為晶體管46、48和52的源極端子是直接與全局Vccp結(jié)點連接，這樣當(dāng)利用晶體管48截止使得驅(qū)動器電路44處于待機狀態(tài)時，存在柵極感應(yīng)二極管漏泄(GIDL)的顯著風(fēng)險，產(chǎn)生跨越晶體管48的Vccp到地的電壓。考慮到存在于每個存儲塊中的大量字線驅(qū)動器電路，這些問題是特別關(guān)鍵的。
參考圖5，說明了根據(jù)本發(fā)明的一個實施例的字線驅(qū)動器電路60。應(yīng)當(dāng)理解的是，與圖4中所示的元件基本上相同的圖5的電路中的元件具有相同的參考標(biāo)記。在圖5中的字線驅(qū)動器電路60具有相同布置的晶體管46、48、50和52。然而，在晶體管46、48和52的情況下，根據(jù)本發(fā)明的一個方面，省略了到全局電源結(jié)點Vccp的直接連接。代替的是，如在圖5中所示，一對P溝道開關(guān)62和64以及在一個實施例中包括vt連接的N溝道器件66(即其柵極端子和漏極端子耦合在一起的晶體管)的降壓元件被放置在全局電源電勢Vccp和晶體管46、48和52的各個源極端子之間。這樣就建立了被稱作是VccpGIDL的“局部”Vccp電源結(jié)點，并且被標(biāo)記為在圖5中所示的參考標(biāo)記68。通過控制晶體管62和64的導(dǎo)通和截止?fàn)顟B(tài)，可以有選擇地中斷來自全局電源結(jié)點Vccp的局部電源結(jié)點68之間的連接，降壓元件66提供Vccp電源結(jié)點和局部電源結(jié)點68之間的降壓連接。
在工作中，在驅(qū)動器60的無效期間，開關(guān)52和64截止并且由于流過晶體管48的漏電流，局部電源結(jié)點VccpGIDL68被允許有小于Vccp的漂移。降壓元件66保持VccpGIDL在小于Vccp的一個閾值電壓(vt)的最大值。(應(yīng)當(dāng)預(yù)計的是，可以使用其他的降壓連接，包括，但是并不限制于，多于一個的vt連接的晶體管)。當(dāng)流過晶體管48的漏電流和流過器件66的電流相等時，VccpGIDL電壓將穩(wěn)定下來。該降低的電壓VccpGIDL將使得晶體管48的漏極區(qū)中的電場下降并且由此降低任意的GIDL漏電流。
另一方面，當(dāng)行被激活時，開關(guān)62和64被導(dǎo)通并且行譯碼器P溝道源結(jié)點(晶體管46、48和52的源極端子)將被驅(qū)動到全局Vccp結(jié)點電壓電平，以便可以激活字線。
在公開的實施例中，使用第一信號RGAP*來控制開關(guān)62，而使用第二信號GIDL*來控制開關(guān)64。優(yōu)選的是，如在公開的實施中，控制信號RGAP*和GIDL*是為其它目的而存在的信號或者是從為其它目的而存在的信號中直接導(dǎo)出的信號，使得它們在控制開關(guān)62和64中的使用僅僅是與它們的主要目的相同。以這種方式，對于本發(fā)明的實施來講所需要的額外電路的數(shù)量被最小化了。在公開的實施例中，RGAP*和GIDL是基本重疊的時鐘信號。特別是，RGAP*(比GIDL的導(dǎo)通稍微早一些)是在讀/寫周期期間為了響應(yīng)所施加的存儲器地址的一部分而被用來選擇存儲體20中的一組字線的譯碼信號，GIDL*(其截止比RGAP*稍微晚一點)是用于激活和去激活讀出放大器隔離晶體管的控制信號，該讀出放大器隔離晶體管是在存儲體20中的存儲單元的鄰近的子陣列之間被共享。因為使用RGAP*和GIDL*兩者來控制全局Vccp結(jié)點電壓電平和VccpGIDL結(jié)點之間的耦合，所以RGAP*的較早的導(dǎo)通和GIDL*的較遲的截止確保了在字線WL被激活之前盡可能快地將全局Vccp結(jié)點電壓電平傳送到VccpGIDL，并且處于VccpGIDL直到行譯碼器被復(fù)位之后。另一方面，應(yīng)當(dāng)預(yù)計的是，僅僅使用單個開關(guān)來代替開關(guān)62和64可以有效地實施本發(fā)明，這取決于被用來控制這種單個開關(guān)的信號的時序。
圖6是說明圖5的驅(qū)動器60中存在的各種信號的時序的時序圖。在圖6的實例中，假設(shè)全局電源電勢Vccp為4.0伏。最初，在時刻t0，用于驅(qū)動器60的局部電源結(jié)點電壓VccpGIDL(在圖6中標(biāo)記為參考標(biāo)記70的波形)是處于平衡狀態(tài)的電平，在該平衡狀態(tài)的電平處，流過晶體管66的電流等于流過晶體管48的漏電流。在時刻t1，第一控制信號RGAP*被聲明，如在圖6中所示(參考標(biāo)記為72)，這樣就使得開關(guān)62導(dǎo)通，從而將全局電源結(jié)點Vccp耦合到局部VccpGIDL結(jié)點。在時刻t3之前，VccpGIDL上升到全Vccp電平。在時刻t2，控制信號GIDL*(參考標(biāo)記為74)被聲明，從而使得晶體管64導(dǎo)通并且甚至使得VccpGIDL連接至全Vccp電平。
在GIDL*74被聲明之后，字線WL(參考標(biāo)記76)被驅(qū)動為高。在存取周期的結(jié)束，RGAP*72被去除聲明，從而在時刻t4的開始處復(fù)位該字線，并且在時刻t5的開始處去除對于GIDL*74的聲明。因此在時刻t5的開始，開關(guān)62和64都將被打開，使得局部VccpGIDL結(jié)點電壓將開始漂移到其較低的平衡值，小于Vccp的大約一個晶體管的閾值電壓(vt)。在圖6中的時刻t6之前，這種向下的電壓漂移是清楚明顯的。
根據(jù)對于本發(fā)明的具體實施例的上述詳細(xì)說明，很明顯用于降低半導(dǎo)體器件中的電流漏泄的方法和設(shè)備已經(jīng)被公開了。盡管在某些細(xì)節(jié)上在此已經(jīng)公開了本發(fā)明的具體實施例，但是僅僅是出于描述本發(fā)明的各種特征和方面，其目的并不在于限制本發(fā)明的范圍。應(yīng)當(dāng)預(yù)見的是可以對所公開的實施例進(jìn)行各種替換、變化和/或變型，包括但是并不局限于在此所啟示的那些實施情況的變型，可以在沒有背離附屬權(quán)利要求書所限定的本發(fā)明的范圍和精神的情況下對于所公開的實施例進(jìn)行各種替換、變化和/或變型。
權(quán)利要求
1.一種用于半導(dǎo)體存儲器器件的驅(qū)動器電路，包括至少一個對電流漏泄敏感的電路元件；局部電源結(jié)點，耦合到所述至少一個電路元件以便向其提供功率；全局電源結(jié)點；第一晶體管，具有耦合到所述全局電源結(jié)點的源極端子和耦合到所述局部電源結(jié)點的漏極端子，并且具有柵極端子用于接收施加在其上的控制信號；降壓元件，耦合在所述全局電源結(jié)點和所述局部電源結(jié)點之間。
2.根據(jù)權(quán)利要求1的驅(qū)動器電路，其中，所述驅(qū)動器電路驅(qū)動所述存儲器器件的字線。
3.根據(jù)權(quán)利要求1的驅(qū)動器電路，其中，所述降壓元件包括第二晶體管，所述第二晶體管具有漏極端子和柵極端子，所述漏極端子和柵極端子中的每一個都耦合到所述全局電源結(jié)點，并且所述第二晶體管還具有耦合到所述局部電源結(jié)點的源極端子。
4.根據(jù)權(quán)利要求1的驅(qū)動器電路，其中，所述至少一個電路元件包括第三晶體管。
5.根據(jù)權(quán)利要求4的驅(qū)動器電路，其中，所述電流漏泄包括柵極感應(yīng)的二極管漏泄。
6.根據(jù)權(quán)利要求5的驅(qū)動器電路，其中，所述第三晶體管是P溝道晶體管。
7.根據(jù)權(quán)利要求6的驅(qū)動器電路，其中，所述第三晶體管是用于所述存儲器器件中字線的上拉晶體管。
8.根據(jù)權(quán)利要求1的驅(qū)動器電路，其中，所述半導(dǎo)體存儲器器件是動態(tài)隨機存取存儲器器件。
9.根據(jù)權(quán)利要求1的驅(qū)動器電路，其中，當(dāng)所述控制信號控制所述第一晶體管處于截止?fàn)顟B(tài)時，所述全局電源結(jié)點上的電壓超出所述局部電源結(jié)點上的電壓一個預(yù)定量。
10.根據(jù)權(quán)利要求9的驅(qū)動器電路，其中，所述預(yù)定量大約為一個晶體管的閾值電壓。
11.根據(jù)權(quán)利要求9的驅(qū)動器電路，其中，當(dāng)所述控制信號控制所述第一晶體管處于導(dǎo)通狀態(tài)時，局部電源結(jié)點上的電壓基本上等于所述全局電源結(jié)點上的電壓。
12.一種半導(dǎo)體存儲器器件，包括存儲器單元的行和列的陣列；行譯碼器電路，耦合到存儲器單元的行和列的所述陣列，響應(yīng)行地址來驅(qū)動施加到所述陣列的行線為高狀態(tài)；其中，所述行譯碼器電路包括至少一個對電流漏泄敏感的電路元件；局部電源結(jié)點，耦合到所述至少一個電路元件以便向其提供功率；全局電源結(jié)點；第一晶體管，具有耦合到所述全局電源結(jié)點的源極端子和耦合到所述局部電源結(jié)點的漏極端子，并且具有柵極端子用于接收施加在其上的控制信號；降壓元件，耦合在所述全局電源結(jié)點和所述局部電源結(jié)點之間。
13.根據(jù)權(quán)利要求12的半導(dǎo)體存儲器器件，其中，所述降壓元件包括第二晶體管，所述第二晶體管具有漏極端子和柵極端子，所述漏極端子和柵極端子中的每一個都耦合到所述全局電源結(jié)點，并且所述第二晶體管還具有耦合到所述局部電源結(jié)點的源極端子。
14.根據(jù)權(quán)利要求12的半導(dǎo)體存儲器器件，其中，所述至少一個電路元件包括第三晶體管。
15.根據(jù)權(quán)利要求14的半導(dǎo)體存儲器器件，其中，所述電流漏泄包括柵極感應(yīng)的二極管漏泄。
16.根據(jù)權(quán)利要求15的半導(dǎo)體存儲器器件，其中，所述第三晶體管是P溝道晶體管。
17.根據(jù)權(quán)利要求16的半導(dǎo)體存儲器器件，其中，所述第三晶體管是用于所述存儲器器件中的字線的上拉晶體管。
18.根據(jù)權(quán)利要求12的半導(dǎo)體存儲器器件，其中，所述半導(dǎo)體存儲器器件是動態(tài)隨機存取存儲器器件。
19.根據(jù)權(quán)利要求12的半導(dǎo)體存儲器器件，其中，當(dāng)所述控制信號控制所述第一晶體管處于截止?fàn)顟B(tài)時，所述全局電源結(jié)點上的電壓超出所述局部電源結(jié)點上的電壓一個預(yù)定量。
20.根據(jù)權(quán)利要求19的半導(dǎo)體存儲器器件，其中，所述預(yù)定量大約為一個晶體管的閾值電壓。
21.根據(jù)權(quán)利要求19的半導(dǎo)體存儲器器件，其中，當(dāng)所述控制信號控制所述第一晶體管處于導(dǎo)通狀態(tài)時，局部電源結(jié)點上的電壓基本上等于所述全局電源結(jié)點上的電壓。
22.一種操作包括至少一個對電流漏泄敏感的元件的半導(dǎo)體存儲器器件的方法，包括(a)通過至少一個可在導(dǎo)通和截止?fàn)顟B(tài)之間操作的開關(guān)來將所述至少一個元件耦合到電源結(jié)點；(b)通過降壓元件將所述至少一個元件耦合到電源結(jié)點；(c)響應(yīng)于控制信號在所述導(dǎo)通和截止?fàn)顟B(tài)之間選擇性地操作所述至少一個開關(guān)，從而使得相對于當(dāng)所述開關(guān)處于所述導(dǎo)通狀態(tài)的時候，當(dāng)所述開關(guān)處于所述截止?fàn)顟B(tài)時，通過所述至少一個元件的電流漏泄被降低。
23.根據(jù)權(quán)利要求22的方法，其中，所述至少一個元件包括晶體管。
24.根據(jù)權(quán)利要求23的方法，其中，所述至少一個元件包括P溝道晶體管。
25.根據(jù)權(quán)利要求22的方法，其中，所述降壓元件包括vt連接的晶體管，所述vt連接的晶體管具有耦合到所述電源結(jié)點的柵極端子和漏極端子以及耦合到所述晶體管的源極端子。
26.根據(jù)權(quán)利要求22的方法，其中，所述電流漏泄包括柵極感應(yīng)的二極管漏泄。
27.一種驅(qū)動半導(dǎo)體存儲器器件中字線的方法，包括(a)將所述字線耦合到上拉晶體管的漏極端子，所述上拉晶體管具有耦合到局部電源結(jié)點的源極端子；(b)通過至少一個可在導(dǎo)通和截止?fàn)顟B(tài)之間操作的開關(guān)，將所述局部電源結(jié)點耦合到全局電源結(jié)點；(c)通過降壓元件將所述局部電源結(jié)點耦合到所述全局電源結(jié)點；(d)在所述導(dǎo)通和截止?fàn)顟B(tài)之間選擇性地操作所述至少一個開關(guān)。
28.根據(jù)權(quán)利要求27的方法，其中，在所述導(dǎo)通和截止?fàn)顟B(tài)之間選擇性地操作所述至少一個開關(guān)的所述步驟(d)包括在所述上拉晶體管將被導(dǎo)通的字線驅(qū)動操作之前操作所述至少一個開關(guān)到所述導(dǎo)通狀態(tài)。
29.根據(jù)權(quán)利要求28的方法，其中，在所述導(dǎo)通和截止?fàn)顟B(tài)之間選擇性地操作所述至少一個開關(guān)的所述步驟(d)包括在完成字線驅(qū)動操作之后操作所述至少一個開關(guān)到所述截止?fàn)顟B(tài)，在所述字線驅(qū)動操作中所述上拉晶體管被導(dǎo)通和截止。
30.根據(jù)權(quán)利要求27的方法，其中，通過降壓元件將所述局部電源結(jié)點耦合到所述全局電源結(jié)點的所述步驟(c)包括將vt連接的晶體管的漏極端子和柵極端子耦合到所述全局電源結(jié)點并且將所述vt連接的晶體管的源極端子耦合到所述局部電源結(jié)點。
31.一種在具有需要施加電源電壓給其端子的至少一個晶體管的半導(dǎo)體存儲器器件中降低柵極感應(yīng)的二極管漏泄的方法，包括(a)通過可在導(dǎo)通和截止?fàn)顟B(tài)之間操作的開關(guān)將所述端子耦合到所述電源電壓；(b)通過降壓元件將所述端子耦合到所述電源電壓；(c)在所述導(dǎo)通和截止?fàn)顟B(tài)之間選擇性地操作所述開關(guān)。
32.根據(jù)權(quán)利要求31的方法，其中，所述至少一個晶體管包括多個字線上拉晶體管。
33.根據(jù)權(quán)利要求32的方法，其中，在所述導(dǎo)通和截止?fàn)顟B(tài)之間選擇性地操作所述至少一個開關(guān)的所述步驟(c)包括在所述多個上拉晶體管之一被導(dǎo)通的字線驅(qū)動操作之前操作所述至少一個開關(guān)到所述導(dǎo)通狀態(tài)。
34.根據(jù)權(quán)利要求32的方法，其中，在所述導(dǎo)通和截止?fàn)顟B(tài)之間選擇性地操作所述至少一個開關(guān)的所述步驟(c)包括在完成字線驅(qū)動操作之后操作所述至少一個開關(guān)到所述截止?fàn)顟B(tài)，在所述字線驅(qū)動操作中至少一個所述多個上拉晶體管被導(dǎo)通和截止。
35.根據(jù)權(quán)利要求32的方法，其中，通過降壓元件將所述局部電源結(jié)點耦合到所述全局電源結(jié)點的所述步驟(b)包括將vt連接的晶體管的漏極端子和柵極端子耦合到所述全局電源結(jié)點并且將所述vt連接的晶體管的源極端子耦合到所述局部電源結(jié)點。
全文摘要
一種用于半導(dǎo)體存儲器器件的字線驅(qū)動器電路。制作該驅(qū)動電路中的一個或者多個晶體管，以便在一定的條件下它們對柵感應(yīng)的二極管漏泄(GIDL)敏感。晶體管的一個端子被耦合到局部電源結(jié)點，在待機狀態(tài)期間當(dāng)字線驅(qū)動器電路沒有驅(qū)動字線時，所述晶體管的一個端子被保持在比全局電源結(jié)點上的電壓小的電壓。在一個實施例中，局部電源結(jié)點通過在其柵極處接收控制信號的至少一個去耦合晶體管并且通過vt連接的晶體管而被耦合到全局電源結(jié)點，以便當(dāng)該去耦合晶體管被截止時，在局部電源結(jié)點上的電壓被保持在不超出一個小于全局電源結(jié)點電壓的晶體管閾值電壓的電平。當(dāng)在字線驅(qū)動操作之前該去耦合晶體管被導(dǎo)通時，局部電源結(jié)點上的電壓上升到全局電源結(jié)點的電壓。優(yōu)選的是，控制去耦合晶體管的控制信號是目的在于產(chǎn)生控制信號而不是控制去耦合晶體管而所產(chǎn)生的控制信號或者是從該控制信號中導(dǎo)出的。
文檔編號G11C11/408GK1615524SQ02827389
公開日2005年5月11日 申請日期2002年11月20日 優(yōu)先權(quán)日2001年11月21日
發(fā)明者J·克林, J·施雷克, J·莫里斯, R·奧默 申請人:微米技術(shù)有限公司