專利名稱：具有改進(jìn)的讀/寫穩(wěn)定性的靜態(tài)隨機(jī)存取存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及集成電路設(shè)計(jì)，且，更特別地，涉及具有改進(jìn)的讀/寫穩(wěn)
定性的靜態(tài)隨機(jī)存取存儲器(SRAM )。
背景技術(shù)：
SRAM是一種以單元陣列存儲數(shù)據(jù)的存儲器，且其只要保持供電，無需不斷地刷新。圖1示例性地示出了傳統(tǒng)6管(6T) SRAM單元100，其包括上拉器件102和104,下拉器件106和108，和傳輸門器件110和112。該上拉器件102為PMOS晶體管，其源極與電壓源VDD相耦合，其漏極與下拉器件106的漏極相耦合，該下拉器件106為NMOS器件，其源極與電源地或VSS相耦合，電源地或VSS可為小于電壓源VDD的任一電壓值。上拉器件104也為PMOS晶體管，其源極與電壓源VDD相耦合，其漏極與下拉器件108的漏極相耦合，該下拉器件108為NMOS器件，其源極與下拉器件106的源極，以及電源地或VSS相耦合。上拉器件102和下拉器件106的柵極耦合在一起，并與上拉器件104和108的漏極在節(jié)點(diǎn)114處耦合。同樣地，上拉器件104和下拉器件108的柵極也耦合在一起，并與上拉器件102和106的漏極在節(jié)點(diǎn)116處耦合。傳輸門器件110將節(jié)點(diǎn)116連接至位線BL，而傳輸門器件112將節(jié)點(diǎn)114連接至互補(bǔ)位線BLB。
上拉器件102和下拉器件106構(gòu)成了與由上拉器件104和下拉器件108組成的另一反相器交叉耦合的反相器。當(dāng)傳輸門器件IIO和112被關(guān)斷時，節(jié)點(diǎn)114和116鎖定一個值及其互補(bǔ)值。在讀或?qū)懖僮髦?，在字線WL上施加信號以導(dǎo)通傳輸門110和112以^使節(jié)點(diǎn)114和116能夠通過位線BL和互補(bǔ)位線BLB被存取。
傳統(tǒng)的SRAM單元100的一個缺點(diǎn)是在讀或?qū)懖僮髦写鎯υ趩卧械臄?shù)據(jù)可能被干擾。在物理SRAM芯片中，多個單元^C按陣列排列，其中每一行單元被一個單獨(dú)的字線連接。在讀/寫操作時，字線上的信號會被施加以導(dǎo)通單元行中的傳輸門器件。雖然僅希望在被選擇的行中對一個單元進(jìn)行讀/寫操作，但是該被選擇的行上的其他單元的傳輸門也要被導(dǎo)通，因此引起存儲在那些單元內(nèi)的數(shù)據(jù)與他們對應(yīng)的位線和互補(bǔ)位線直接連接。結(jié)果，通過位線和互補(bǔ)位線上的電壓能夠干擾存儲在那些單元內(nèi)的數(shù)據(jù)。
為了解決讀/寫干擾的問題，提出了圖2中所示的8管(8T)SRAM單元200。傳統(tǒng)的8管SRAM單元包括上拉器件202和204，下拉器件206和208,傳輸門器件210和212,讀選擇器件218,讀控制器件220。該上拉器件202為PMOS晶體管，其源極與電壓源VDD相耦合，且其漏極與下拉器件206的漏極相耦合，下拉器件206為NMOS器件，其源極與電源地或VSS相耦合。上拉器件204也為PMOS晶體管，其源極與電壓源VDD相耦合，且其漏極與下拉器件208的漏極相耦合，下拉器件208為NMOS器件，其源極與下拉器件206的源極，以及與電源地或VSS相耦合。上拉器件202和下拉器件206的柵極與上拉器件204和下拉器件208的漏極在節(jié)點(diǎn)214上耦合在一起。同樣地，上拉器件204和下拉器件208的柵極與上拉器件202和下拉器件206的漏極在節(jié)點(diǎn)216上耦合在一起。傳輸門器件210將節(jié)點(diǎn)216與位線BL相連，而傳輸門器件212將節(jié)點(diǎn)214與互補(bǔ)位線BLB相連。
讀選擇器件218和讀控制器件220沿著讀位線RBL串行連接。通過讀子線RWL控制讀選擇器件218的柵極，而讀控制器件220的柵極在上拉器件204和下拉器件208的漏極處與節(jié)點(diǎn)214相連。
在讀操作時，在RWL上施加信號以導(dǎo)通讀選擇器件218。在節(jié)點(diǎn)214處的值決定了讀控制器件220是否被導(dǎo)通。例如，如果節(jié)點(diǎn)214處的值為邏輯"l",則讀控制器件220被導(dǎo)通，這樣可通過讀位線RBL讀取信號，反之如果節(jié)點(diǎn)214處的值為邏輯"0"，則讀控制器件220被關(guān)斷，這樣不能通過讀位線RBL讀取信號。因?yàn)樽x位線RBL不與節(jié)點(diǎn)214直接連接，因此在讀操作期間節(jié)點(diǎn)214處存儲的電荷不會被干擾。
雖然提出了 SRAM單元200以解決傳統(tǒng)6T單元讀干擾的問題，但是對于整個單元陣列來說并未完全地消除讀干擾。在物理的SRAM芯片中，將多個單元按照陣列排列，其中一行單元分別通過單個讀字線和寫字線相連。在讀操
作時，在讀字線RWL上施加信號以導(dǎo)通讀選擇晶體管218，且在無任何讀干擾的情況下可將存儲在SRAM單元中的數(shù)據(jù)讀出。在寫操作時，寫選擇晶體管210和212的柵極均與寫字線WWL相連。雖然僅希望對所選擇的行上的一個單元進(jìn)行寫操作，但是在被選擇的行上的其他不被寫的單元的傳輸門器件也被導(dǎo)通，且進(jìn)入假讀模式，因此存儲在這些單元中的數(shù)據(jù)與他們對應(yīng)的位線和互補(bǔ)位線直接連接。結(jié)果，存儲在那些未被選擇單元內(nèi)的數(shù)據(jù)仍受到他們相應(yīng)位線和互補(bǔ)位線上電壓的干護(hù)L。顯然地，可將上述的RWL和WWL合并至同一字線中以得到具有折衷性能的緊湊版圖。
因此，需要在讀/寫操作期間消除數(shù)據(jù)干擾的SRAM的設(shè)計(jì)。

發(fā)明內(nèi)容
本發(fā)明提出SRAM單元。在本發(fā)明的一個實(shí)施例中，該SRAM單元包括交叉耦合的反相鎖存器，其耦合在正電壓源和電源地之間，且具有至少第一存儲節(jié)點(diǎn)，和串行連接在所述第一存儲節(jié)點(diǎn)和預(yù)定電壓源之間的第一和第二切換器件，其中所述第一切換器件由字選擇信號控制，且第二切換器件由第一位選擇信號控制，其中所述字選擇信號或位選擇信號在寫操作期間僅有一個被激活。
當(dāng)結(jié)合附圖閱讀時，從以下具體實(shí)施例的描述中，將對本發(fā)明操作的方法和解釋，連同其附加的目的和優(yōu)點(diǎn)有更好的了解。


圖1示例性地示出了傳統(tǒng)6管SRAM單元。圖2示例性地示出了傳統(tǒng)8管SRAM單元。
圖3示例性地示出了根據(jù)本發(fā)明的第一實(shí)施例的10管SRAM單元。圖4示例性地示出了根據(jù)本發(fā)明的第二實(shí)施例的9管SRAM單元。圖5示例性地示出了根據(jù)本發(fā)明的第三實(shí)施例的一對8.5管SRAM單元。圖6示例性地示出了#4居本發(fā)明的第四實(shí)施例的一對8管SRAM單元。圖7示例性地示出了根據(jù)本發(fā)明的第五實(shí)施例的12管SRAM單元。
7圖8示例性地示出了根據(jù)本發(fā)明的第六實(shí)施例的11管SRAM單元。圖9示例性地示出了根據(jù)本發(fā)明的第七實(shí)施例的10.5管SRAM單元。本發(fā)明通過例子的方式進(jìn)行說明，但并不是以限制的方式進(jìn)行說明，在各個附圖中相同的標(biāo)號涉及相類似的元件。
具體實(shí)施例方式
本發(fā)明描述了具有改進(jìn)讀/寫穩(wěn)定性的SRAM。以下僅示出了本發(fā)明的各種實(shí)施例以解釋其中的思想?？梢岳斫?，雖然在此為清楚的描述，但是本領(lǐng)域普通技術(shù)人員將能夠設(shè)計(jì)出與本發(fā)明的思想具體體現(xiàn)等同的各種變化。
圖3示例性地示出了根據(jù)本發(fā)明的第一實(shí)施例的10管SRAM單元300。該10管SRAM單元300包括上拉器件302和304，下拉器件306和308，行選擇器件314和316，寫控制器件318和320,讀選擇器件322,和讀控制器件324。上拉器件302為PMOS晶體管，且其源極與電壓源VDD相耦合。下拉器件306為NMOS晶體管，其漏極與上拉器件302的漏極相耦合，其源極與電源地或VSS相耦合。同樣地，上拉器件304為PMOS晶體管，且其源極與電壓源VDD相耦合。下拉器件308為NMOS晶體管，其漏極與上拉器件304的漏極相耦合，其源極與電源地或VSS相耦合。上拉器件302和下拉器件306的柵極與上拉器件304和下拉器件308的漏極在節(jié)點(diǎn)310處連接在一起。上拉器件304和下拉器件308的柵極與上拉器件302和下拉器件306的漏極在節(jié)點(diǎn)312處連接在一起。
讀選擇器件322和讀控制器件324串行連接，其中通過讀字線RWL控制讀選擇器件322的柵極，且讀控制器件324的柵極與節(jié)點(diǎn)310相連。寫控制器件318和行選擇器件314串行連接在節(jié)點(diǎn)312和電源地或VSS之間。寫控制器件320和行選擇器件316串行連接在節(jié)點(diǎn)310和電源地或VSS之間。通過寫字線WWL控制行選擇器件314和316的柵極。分別通過寫位線WBL和互補(bǔ)寫位線WBLB控制寫控制器件318和320的柵極。明顯地，RWL和WWL可被合并至單個字線。另一個選擇是運(yùn)行單個全局字線并用控制信號生成分離的局部讀字線和寫字線。寫控制器件318和行選擇器件314的位置可以互換。類似地，寫控制器件320和行選擇器件316的位置也可互換。在讀操作中，在讀字線RWL上施加信號以導(dǎo)通讀選擇器件322。寫位線WBL和互補(bǔ)寫位線WBLB上的電壓被設(shè)置為低電壓，這樣寫控制器件318和320被關(guān)斷以將在節(jié)點(diǎn)310和312存儲的電荷鎖存。依靠節(jié)點(diǎn)310上存儲的值，導(dǎo)通或關(guān)斷讀控制器件324，這樣就可以影響讀位線RBL上的信號。在讀操作中，由于數(shù)據(jù)存儲節(jié)點(diǎn)310和312并不直接連接到讀位線RBL，且寫控制器件318和320被關(guān)斷，因此存儲在那里的數(shù)據(jù)并不會受到干擾。這顯著地改進(jìn)了讀操作的穩(wěn)定性。
在寫操作中，在寫字線WWL上施加信號以導(dǎo)通行選擇器件314和316。也在寫位線WBL或互補(bǔ)寫位線WBLB上施加信號以導(dǎo)通寫控制器件318和320，這樣依據(jù)想要寫入單元300的值有選擇地將節(jié)點(diǎn)310或312拉至電源地。
具有相同字線WWL的相鄰單元的寫位線WBL被獨(dú)立地控制。對于相鄰單元的互補(bǔ)寫位線WBLB也一樣。因此，當(dāng)在單元300的寫位線WBL或互補(bǔ)寫位線WBLB上施加信號時以導(dǎo)通寫控制器件318或320時，相鄰單元中的那些器件將保持關(guān)斷狀態(tài)，這樣存儲在相鄰單元中的數(shù)據(jù)不會受到干擾。這顯著地改進(jìn)了寫操作的穩(wěn)定性。
圖4示例性地示出了根據(jù)本發(fā)明的第二實(shí)施例的9管SRAM單元400。該9管SRAM單元400包括上拉器件402和404，下拉器件406和408，行選擇器件415，寫控制器件418和420，讀選擇器件422，和讀控制器件424。事實(shí)上，將圖3的器件314和316共享并簡化至圖4的器件415。上拉器件402為PMOS晶體管，且其源極與電壓源VDD相耦合。下拉器件406為NMOS晶體管，其漏極與上拉器件402的漏極相耦合，其源極與電源地或VSS相耦合。同樣地，上拉器件404為PMOS晶體管，且其源極與電壓源VDD相耦合。下拉器件408為NMOS晶體管，其漏極與上拉器件404的漏極相耦合，其源極與電源地或VSS相耦合。上拉器件402和下拉器件406的柵極與上拉器件404和下拉器件408的漏極在節(jié)點(diǎn)410處連接在一起。上拉器件404和下拉器件408的柵極與上拉器件402和下拉器件406的漏極在節(jié)點(diǎn)412處連接在一起。
寫控制器件418的漏極與節(jié)點(diǎn)412相耦合，且其源極與行選擇器件415的漏極耦合。寫控制器件420的漏極與節(jié)點(diǎn)410相耦合，且其源極與行選擇器件415的漏極耦合。分別通過寫位線WBL和互補(bǔ)寫位線WBLB控制寫控制器件418和420的柵極。行選擇器件415的源極與電源地或VSS耦合，其柵極被寫字線WWL控制。
在讀操作中，在讀字線RWL上施加信號以導(dǎo)通讀選擇器件422。寫位線WBL和互補(bǔ)寫位線WBLB，以及寫字線WWL上的電壓被設(shè)置為低電壓，這樣寫控制器件418和420，以及行選擇器件415被關(guān)斷以將在節(jié)點(diǎn)410和412存儲的電荷鎖存。依靠節(jié)點(diǎn)410上存儲的值，導(dǎo)通或關(guān)斷讀控制器件424，這樣就可以影響讀位線RBL上的信號。在讀操作中，由于數(shù)據(jù)存儲節(jié)點(diǎn)410和412并不直接連接到讀位線RBL，且寫控制器件418和420被關(guān)斷，因此存儲在那里的數(shù)據(jù)并不會受到干擾。這顯著地改進(jìn)了讀操作的穩(wěn)定性。
在寫操作中，在寫字線WWL上施加信號以導(dǎo)通行選擇器件415。通過讀字線RWL控制讀選擇器件422的柵極，且讀字線RWL上未施加信號。也在寫位線WBL或互補(bǔ)寫位線WBLB上施加信號以導(dǎo)通寫控制器件418和420，這樣依據(jù)想要寫入單元400的值有選4奪地將節(jié)點(diǎn)410或412拉至電源地。
相鄰單元的寫位線WBL被獨(dú)立控制。對于相鄰單元的互補(bǔ)寫位線WBLB也一樣。因此，當(dāng)在單元400的寫位線WBL或互補(bǔ)寫位線WBLB上施加信號時以導(dǎo)通寫控制器件418或420時，相鄰單元中的那些器件將保持關(guān)斷狀態(tài)，這樣存儲在相鄰單元中的數(shù)據(jù)不會受到干擾。這顯著地改進(jìn)了寫操作的穩(wěn)定性。
圖5示例性地示出了根據(jù)本發(fā)明的第三實(shí)施例的一對8.5管SRAM單元。事實(shí)上，通過具有相同WWL的相鄰SRAM單元共享圖4的器件415,并變?yōu)闉閳D5的兩個SRAM單元500和550的器件530。具體地，該SRAM單元500包括交叉耦合在電壓源VDD和電源地或VSS之間的上拉器件502和504,和下拉器件506和508。在上拉器件502和下拉器件506的漏極處的節(jié)點(diǎn)510與寫控制器件512的漏極相耦合，寫控制器件512的柵極由寫位線WBL1控制。在上拉器件504和下拉器件508的漏極處的節(jié)點(diǎn)514與寫控制器件516的漏極相耦合，寫控制器件516的柵極由互補(bǔ)寫位線WBLB1控制。節(jié)點(diǎn)514也與讀控制器件518的柵極相耦合，讀控制器件518在位線RBL1的行上耦合在讀選擇器件520和電源地或VSS之間。讀選擇器件520的柵極由讀字線RWL控制。
SRAM單元550包括交叉耦合在電壓源VDD和電源地或VSS之間的上拉器件552和554，和下拉器件556和558。在上拉器件552和下拉器件556的 漏極處的節(jié)點(diǎn)560與寫控制器件562的漏極相耦合，寫控制器件562的柵極由 寫位線WBL2控制。在上拉器件554和下拉器件558的漏極處的節(jié)點(diǎn)564與 寫控制器件566的漏極相耦合，寫控制器件566的柵極由互補(bǔ)寫位線WBLB2 控制。節(jié)點(diǎn)564也與讀控制器件568的柵極相耦合，讀控制器件568在位線 RBL2的行上耦合在讀選擇器件570和電源地或VSS之間。讀選擇器件570 的柵極由讀字線RWL控制。寫控制器件512、 516、 562和566的源極與行選 擇器件530相耦合，行選擇器件530的柵極由寫字線WWL控制，其源極與電 源地或VSS相耦合。
在寫操作時分別控制寫位線WBL1/ WBLB1和WBL2/ WBLB2，這樣 SRAM單元500和550能夠被獨(dú)立地存取而不干擾其中存儲的數(shù)據(jù)。例如， 如果選擇SRAM單元500進(jìn)行寫操作，在寫字線WWL施加信號以導(dǎo)通行選 擇器件530。在SRAM單元500的寫位線WBL1或互補(bǔ)寫位線WBLB1施加 信號，而在SRAM單元550的寫位線WBL2或互補(bǔ)寫位線WBLB2均未施加 信號，或WWL未施加信號。結(jié)果，在不干擾它相鄰單元550中存儲的數(shù)據(jù)的 情況下，SRAM單元500能夠被存取進(jìn)行寫操作。
在讀操作時，在讀字線RWL上施加信號以導(dǎo)通讀選^^器件520和570， 而在寫位線WBL1、 WBLB1和互補(bǔ)寫位線WBL2、 WBLB2上的信號未被 施加以保持寫控制器件512、 516、 562和566處于關(guān)斷狀態(tài)，或WWL未施加 信號。分別通過讀位線RBL1和RBL2能夠讀取SRAM單元500和550中存 儲的數(shù)據(jù)。
圖6示例性地示出了根據(jù)本發(fā)明的第四實(shí)施例的一對8管SRAM單元600 和650。該SRAM單元600包括交叉耦合在電壓源VDD和電源地或VSS之間 的上拉器件602和604，和下拉器件606和608。在上拉器件602和下拉器件 606的漏極處的節(jié)點(diǎn)610與寫控制器件612的漏極相耦合，寫控制器件612的 柵極由寫位線WBL1控制。在上拉器件604和下拉器件608的漏極處的節(jié)點(diǎn) 614與寫控制器件616的漏極相耦合，寫控制器件616的柵極由互補(bǔ)寫位線 WBLB1控制。節(jié)點(diǎn)614也與讀控制器件618的柵極相耦合，讀控制器件618 在位線RBL1的行上耦合在讀選4奪器件620和電源地或VSS之間。讀選擇器件620的柵極由讀字線RWL控制。
SRAM單元650包括交叉耦合在電壓源VDD和電源地或VSS之間的上拉 器件652和654，和下拉器件656和658。在上拉器件652和下拉器件656的 漏極處的節(jié)點(diǎn)660與寫控制器件662的漏極相耦合，寫控制器件662的柵極由 寫位線WBL2控制。在上拉器件654和下拉器件658的漏極處的節(jié)點(diǎn)664與 寫控制器件666的漏極相耦合，寫控制器件666的柵極由互補(bǔ)寫位線WBLB2 控制。節(jié)點(diǎn)664也與讀控制器件668的柵極相耦合，讀控制器件668在位線 RBL2的行上耦合在讀選擇器件670和電源地或VSS之間。讀選擇器件670 的柵極由讀字線RWL控制。寫控制器件612、 616、 662和666的源極與寫字 線禁止(bar)信號(WWLB)相耦合，該寫字線禁止(bar)信號在寫操作期 間會凈皮施力口j氐電壓。
該寫位線WBL1/ WBLB1和WBL2/ WBLB2被分別的控制，這樣在不干 擾存儲在相鄰單元中數(shù)據(jù)的情況下，能夠分別地對SRAM單元600和650存 取以進(jìn)行寫操作。
圖7示例性地示出了根據(jù)本發(fā)明的第五實(shí)施例的12管SRAM單元。圖3 的SRAM單元300僅釆用RBL進(jìn)行單個端子讀出，而沒有RBLB。但一些應(yīng) 用場合需要差分輸出。因此，對基本的SRAM單元300進(jìn)行修改得到圖7中 所示的SRAM單元700。該SRAM700的配置與圖3中所示的10管SRAM單 元300的配置相類似，除了單元700包括兩個更多的晶體管之外，即串行連接 在互補(bǔ)讀位線RBLB上的讀選^l奪器件702和讀控制器件704，以及串行連接在 讀位線RBL上的讀選擇器件706和讀控制器件708。讀選擇器件702和706 的柵極由讀字線RWL控制，讀字線RWL既可與寫字線WWL合并，也可與 WWL保持分離。讀控制器件704的柵極與單元700的數(shù)據(jù)存儲節(jié)點(diǎn)710相連。 類似地，讀控制器件708的柵極與單元700的另一個數(shù)據(jù)存儲節(jié)點(diǎn)相連。
類似地，圖4的SRAM單元400僅采用RBL進(jìn)行單個端子讀出，且沒有 RBLB，但一些應(yīng)用場合需要差分輸出。因此，具有兩個額外晶體管以生成 RBLB作為差分讀出的優(yōu)選的新實(shí)施例如圖8所示。
圖8示例性地示出了根據(jù)本發(fā)明的第六實(shí)施例的11管SRAM單元800。 該SRAM單元800的配置與圖4中9管SRAM單元400的配置相類似，除了單元800包括兩個更多的晶體管之外，即串行連接在互補(bǔ)讀位線RBLB上的 讀選擇器件802和讀控制器件804，以及串行連接在讀位線RBL上的讀選擇 器件806和讀控制器件808。讀選擇器件802和806的柵極由讀字線RWL控 制。讀控制器件804的柵極與單元800的數(shù)據(jù)存儲節(jié)點(diǎn)810相連。顯然地，可 將讀字線RWL和寫字線WWL合并為單個字線。
圖9示例性地示出了根據(jù)本發(fā)明的第七實(shí)施例的10.5管SRAM單元900。 該SRAM單元900 (或950 )的配置與圖5中8.5管SRAM單元500 (或550 ) 的配置相類似，除了單元900包括兩個更多的晶體管之外，即串行連接在互補(bǔ) 讀位線RBLB上的讀選擇器件901和讀控制器件904，以及串行連接在讀位線 RBL上的讀選擇器件906和讀控制器件908。讀選擇器件901的柵極由讀字線 RWL控制，而讀控制器件904的柵極與單元900的數(shù)據(jù)存儲節(jié)點(diǎn)910相連。 SRAM單元950具有與SRAM單元卯O相同的結(jié)構(gòu)，在此不再贅述。
需要注意的是，作為可選擇的方式，行選擇器件912能夠被簡化使得寫控 制器件914、 916、 918和920和在相同寫字線上的所有寫控制器件的源極能夠 連接至在節(jié)點(diǎn)930處的行選擇器件的漏極。在該例中，SRAM單元900和950 變?yōu)镮O管配置。更進(jìn)一步地，通過將節(jié)點(diǎn)930直接與寫字線禁止(bar)信號 連接可去除該行選擇器件912,該寫字線禁止(bar)信號在寫操作期間會被施 加低電壓。
在本發(fā)明以上描述的實(shí)施例中，設(shè)計(jì)由讀字線RWL控制讀選擇器件。需 要注意的是，該讀選擇器件還可由除寫字線WWL外的其他線控制，使得讀選 擇器件901、 906、 951和956以及行選擇器件912能夠被分別控制。
雖然對于圖3至9描述的SRAM單元的寫路徑是通過寫選擇和寫控制 NMOS晶體管從存儲節(jié)點(diǎn)至VSS，但是本領(lǐng)域技術(shù)人員應(yīng)該明白上述寫路徑 也可形成為通過串行連接的寫選擇和寫控制PMOS晶體管從存儲節(jié)點(diǎn)至
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上述說明提供了許多不同的實(shí)施例或?qū)崿F(xiàn)本發(fā)明不同特征的實(shí)施例。描述 的元件和工藝的具體實(shí)施例有助于闡明本發(fā)明。當(dāng)然，這些實(shí)施例僅是為了闡 明本發(fā)明，并不是為了將本發(fā)明限制在權(quán)利要求所描述的內(nèi)容中。
雖然在此以一個或多個具體例子的方式闡明和描述本發(fā)明，但并不是為了將本發(fā)明限制在所示的細(xì)節(jié)中，在不脫離本發(fā)明思想和在權(quán)利要求等同的范圍 內(nèi)可做出各種修改和結(jié)構(gòu)的變化。因此，應(yīng)當(dāng)明白在與本發(fā)明范圍相一致的前 提下可對從屬權(quán)利要求及后續(xù)權(quán)利要求做出更寬泛的解釋。
1權(quán)利要求
1、一種靜態(tài)隨機(jī)存取存儲器(SRAM)單元包括耦合在正電源電壓和電源地之間的鎖存器，具有至少第一存儲節(jié)點(diǎn)；和串行連接在所述第一存儲節(jié)點(diǎn)和預(yù)設(shè)的電壓源之間的第一和第二切換器件，其中所述第一切換器件由字選擇信號控制，和所述第二切換器件由第一位選擇信號控制，其中所述字選擇信號和所述第一位選擇信號在寫操作時均被激活。
2、 如權(quán)利要求1所述的SRAM單元，其中，所述鎖存器包括兩個交叉耦 合的反相器，所述第一存儲節(jié)點(diǎn)與所述交叉耦合的反相器中一個反相器的輸出 端和與所述交叉耦合的反相器中另 一個反相器的輸入端均相連。
3、 如權(quán)利要求1所述的SRAM單元，其中，所述預(yù)設(shè)的電壓源為電源地， 且所述第一和第二切換器件均為NMOS晶體管；或者所述預(yù)設(shè)的電壓源為正 電壓源，且所述第一和第二切換器件均為PMOS晶體管。
4、 如權(quán)利要求1所述的SRAM單元，其中，所述第一切換器件由兩個或 更多SRAM單元共用。
5、 如權(quán)利要求1所述的SRAM單元，還包括在所述鎖存器上的第二存儲節(jié)點(diǎn)，其具有在靜態(tài)時與所述第一存儲節(jié)點(diǎn)互 #卜的電壓；串行連接在所述第二存儲節(jié)點(diǎn)和所述預(yù)設(shè)的電壓源之間的第三和第四切 換器件，其中所述第三切換器件由所述字選擇信號控制，且所述第四切換器件由所 述第二位選擇信號控制，其中在激活期間所述第一和第二位選擇信號具有相互 互才卜的電壓。
6、 如權(quán)利要求1所述的SRAM單元，還包括在所述鎖存器上的第三存儲節(jié)點(diǎn)，其在靜態(tài)時始終具有與所述第一存儲節(jié) 點(diǎn)互補(bǔ)的電壓；連接在所述第三存儲節(jié)點(diǎn)和所述第一切換器件之間的第五切換器件，其中所述第五切換器件由第三位選擇信號控制，其中在激活期間所述第一 和第三位選擇信號具有相互互補(bǔ)的電壓。
7、 如權(quán)利要求1所述的SRAM單元，還包括串行連接在所述電源地和位 線之間的第一和第二NMOS晶體管，其中所述第一NMOS晶體管的柵極與所 述第一存儲節(jié)點(diǎn)相連且所述第二 NMOS晶體管的柵極與所述讀字線相連，其 中所述讀字線僅在讀操作期間被激活。
8、 如權(quán)利要求7所述的SRAM單元，其中，所述字選擇信號和所述讀字線是同一個且所述第一位選擇信號僅在寫操作期間被激活；或者，所述字選擇 信號和所述讀字線為分開的信號線且分別由寫字線和讀字線控制。
9、 一種靜態(tài)隨機(jī)存取存儲器(SRAM)單元，包括耦合在正電源電壓和電源地之間且具有第 一存儲節(jié)點(diǎn)的兩個交叉耦合的 反相器，所述第一存儲節(jié)點(diǎn)與所述交叉耦合的反相器中一個反相器的輸出端和 與所述交叉耦合的反相器中另 一個反相器的輸入端均相連；和串行連接在所述第一存儲節(jié)點(diǎn)和預(yù)設(shè)的電壓源之間的第 一和第二切換器件，其中所述第一切換器件由字選擇信號控制，和所述第二切換器件由第 一位 選擇信號控制，其中所述字選擇信號和所述第一位選擇信號在寫操作時均被激 活。
10、 如權(quán)利要求9所述的SRAM單元，其中，所述預(yù)設(shè)的電壓源為電源 地，且所述第一和第二切換器件均為NMOS晶體管或者，所述預(yù)設(shè)的電壓源 為正電壓源，且所述第一和第二切換器件均為PMOS晶體管。
11、 如權(quán)利要求9所述的SRAM單元，其中，所述第一切換器件由兩個 或更多SRAM單元共用。
12、 如權(quán)利要求9所述的SRAM單元，還包括在所述兩個交叉耦合反相器上的第二存儲節(jié)點(diǎn)，其在靜態(tài)時始終具有與所 述第一存儲節(jié)點(diǎn)互補(bǔ)的電壓；串行連接在所述第二存儲節(jié)點(diǎn)和所述預(yù)設(shè)的電壓源之間的第三和第四切 換器件，其中所述第三切換器件由所述字選擇信號控制，且所述第四切換器件由所述第二位選擇信號控制，其中在激活期間所述第 一和第二位選擇信號具有相互 互才卜的電壓。
13、 如權(quán)利要求9所述的SRAM單元，還包括在所述兩個交叉耦合反相器上的第三存儲節(jié)點(diǎn)，其具有在靜態(tài)時始終與所 述第一存儲節(jié)點(diǎn)互補(bǔ)的電壓；連接在所述第三存儲節(jié)點(diǎn)和所述第一切換器件之間的第五切換器件，其中所述第五切換器件由第三位選擇信號控制，其中在激活期間所述第一和第三位選^r信號具有相互互補(bǔ)的電壓。
14、 如權(quán)利要求9所述的SRAM單元，還包括串行連接在所述電源地和 位線之間的第一和第二NMOS晶體管，其中所述第一NMOS晶體管的柵極與 所述第一存儲節(jié)點(diǎn)相連且所述第二 NMOS晶體管的柵極與所述讀字線相連， 其中所述讀字線僅在讀操作期間被激活。
15、 如權(quán)利要求14所述的SRAM單元，其中，所述字選擇信號和所述讀 字線是同一個且所述第一位選擇信號僅在寫操作期間被激活或者，所述字選擇
全文摘要
本發(fā)明提出了靜態(tài)隨機(jī)存取存儲器(SRAM)單元，其包括耦合在正電源電壓和電源地之間且具有至少第一存儲節(jié)點(diǎn)的交叉耦合的反相鎖存器；和串行連接在所述第一存儲節(jié)點(diǎn)和預(yù)設(shè)的電壓源之間的第一和第二切換器件，其中所述第一切換器件由字選擇信號控制，和所述第二切換器件由第一位選擇信號控制，其中所述字選擇信號或所述第一位選擇信號均僅在寫操作時被激活。
文檔編號G11C11/413GK101635169SQ20091012630
公開日2010年1月27日 申請日期2009年2月26日 優(yōu)先權(quán)日2008年7月23日
發(fā)明者莊建祥, 方文寬, 薛福隆 申請人:臺灣積體電路制造股份有限公司