專利名稱：非易失半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，例如可以電重寫的非易失半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
作為可以電重寫的非易失半導(dǎo)體存儲(chǔ)裝置，提出了使用EEPROM的NAND型快速存儲(chǔ)器。該NAND型快速存儲(chǔ)器與相鄰配置的多個(gè)存儲(chǔ)單元的源極、漏極串聯(lián)連接，該串聯(lián)連接的多個(gè)存儲(chǔ)單元作為1單位與位線連接。在該NAND型快速存儲(chǔ)器中，對(duì)于按行方向配置的全部單元或半數(shù)單元，一起進(jìn)行寫入或讀出。近來，又開發(fā)了在NAND型快速存儲(chǔ)器的1個(gè)單元中存儲(chǔ)多個(gè)數(shù)據(jù)的多值存儲(chǔ)器。
然而，該種類的非易失半導(dǎo)體存儲(chǔ)裝置，具有稱為存儲(chǔ)了用于保密的識(shí)別代碼等的ROM塊(ROM BLOCK)的存儲(chǔ)元件區(qū)域。該ROM塊由特別指令進(jìn)行選擇。該ROM塊被分配為救濟(jì)存儲(chǔ)單元陣列的不良單元的冗長(zhǎng)單元的一部分。因此，當(dāng)在該冗長(zhǎng)單元的一部分中存在不良時(shí)，則會(huì)出現(xiàn)不能使用ROM塊的問題。
而且，ROM塊使用冗長(zhǎng)單元的一部分。因而，難于根據(jù)需要將ROM塊設(shè)定在禁止寫入和禁止擦除。
NAND型快速存儲(chǔ)器具有多個(gè)塊(block)，用該塊單位擦除數(shù)據(jù)。具有不良單元的不良?jí)K，替換為冗余塊。但是，在冗余數(shù)以上具有不良?jí)K時(shí)，將作為仍存留不良?jí)K的部分優(yōu)良品(一部分良品)出廠。這時(shí)，為了識(shí)別不良?jí)K，在不良?jí)K的最前面數(shù)位寫入數(shù)據(jù)“0”，當(dāng)選取不良?jí)K時(shí)，即輸出數(shù)據(jù)“0”。然而，在不良?jí)K的單元中不一定寫入或不寫入數(shù)據(jù)“0”。這時(shí)，盡管大部分存儲(chǔ)單元是正常的，也必須廢棄該產(chǎn)品。因此，導(dǎo)致了成品率降低。

發(fā)明內(nèi)容
因此，在能夠可靠存儲(chǔ)用于保密的信息，但在部分存儲(chǔ)器中有不良?jí)K的情況下，希望能有可以準(zhǔn)確識(shí)別該不良?jí)K的半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明的半導(dǎo)體存儲(chǔ)裝置包含具有第1、第2存儲(chǔ)區(qū)域的存儲(chǔ)單元陣列，上述第1存儲(chǔ)區(qū)域具有由地址信號(hào)選擇的多個(gè)存儲(chǔ)元件，上述第2存儲(chǔ)區(qū)域具有由控制信號(hào)選擇的多個(gè)存儲(chǔ)元件；具有第1熔絲元件的控制電路，當(dāng)上述控制電路切斷了上述第1熔絲元件時(shí)，則禁止相對(duì)于上述第2存儲(chǔ)區(qū)域的寫入和擦除的至少其中之一。


圖1是表示本發(fā)明第1實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成圖。
圖2是表示圖1所示存儲(chǔ)單元陣列1和數(shù)據(jù)存儲(chǔ)部2的電路圖。
圖3A、B是表示存儲(chǔ)單元和選擇晶體管的斷面圖。
圖4是表示存儲(chǔ)單元陣列中的1個(gè)NADN單元的斷面圖。
圖5是表示圖2所示數(shù)據(jù)存儲(chǔ)電路的電路構(gòu)成。
圖6A、6B、6C、6D是各方式的寫入地址和I/O端子的關(guān)系圖。
圖7A、7B是圖1所示前置譯碼器和列式RD譯碼器的動(dòng)作圖。
圖8A、B、C是表示圖1所示CG驅(qū)動(dòng)電路的電路圖，圖8D是表示圖8C的動(dòng)作圖。
圖9A表示圖1所示陣列塊電路的動(dòng)作，圖9B表示鎖存電路。
圖10是圖1所示塊RD譯碼電路的動(dòng)作圖。
圖11是圖1所示塊譯碼器的動(dòng)作圖。
圖12是表示塊選擇電路的電路圖。
圖13是表示圖12的動(dòng)作的波形圖。
圖14是存儲(chǔ)單元陣列的物理映象圖。
圖15A是表示圖1所示禁止寫入電路15a的電路圖，圖15B是表示禁止擦除電路15b的電路圖。
圖16是4值數(shù)據(jù)的寫入方法圖。
圖17A是存儲(chǔ)單元數(shù)據(jù)與寫入和讀出數(shù)據(jù)的關(guān)系圖，圖17B、17C是說明寫入次數(shù)圖。
圖18是升壓寫入方法的寫入特性圖。
圖19是表示程序動(dòng)作順序的波形圖。
圖20是表示倍速程序動(dòng)作順序的波形圖。
圖21是表示第1頁的程序動(dòng)作的流程圖。
圖22是表示第1頁的程序動(dòng)作的流程圖。
圖23是表示在第1頁程序時(shí)的順序的波形圖。
圖24是第1頁的程序校驗(yàn)讀出動(dòng)作圖。
圖25是表示程序校驗(yàn)讀出的順序的波形圖。
圖26A、26B、26C是第2頁的程序校驗(yàn)讀出的動(dòng)作圖。
圖27是表示在內(nèi)部數(shù)據(jù)裝入時(shí)的順序的波形圖。
圖28是不第2頁第1校驗(yàn)讀出時(shí)的順序的波形圖。
圖29是表示讀出動(dòng)作順序的波形圖。
圖30是表示倍速讀出動(dòng)作順序的波形圖。
圖31是概略表示讀出動(dòng)作的流程圖。
圖32是第2頁的讀出動(dòng)作圖。
圖33A、圖33B是第1頁的讀出動(dòng)作圖。
圖34是表示第2頁的讀出動(dòng)作順序的波形圖。
圖35是表示第1頁的讀出動(dòng)作順序的波形圖。
圖36是表示擦除動(dòng)作順序的波形圖。
圖37是表示倍速擦除動(dòng)作順序的波形圖。
圖38是概略表示自動(dòng)擦除的流程圖。
圖39是表示擦除動(dòng)作順序的波形圖。
圖40是表示擦除校驗(yàn)動(dòng)作順序的波形圖。
圖41是表示設(shè)置在圖1所示控制電壓發(fā)生電路內(nèi)的電壓設(shè)定電路的構(gòu)成圖。
圖42表示本發(fā)明的第2實(shí)施例，表示數(shù)據(jù)存儲(chǔ)電路一例的電路圖。
圖43是表示第1頁、第2頁同時(shí)程序動(dòng)作順序的波形圖。
圖44是第1頁、第2頁同時(shí)程序動(dòng)作圖。
圖45A、45B、45C、45D是第1頁、第2頁同時(shí)程序動(dòng)作圖。
圖46是表示第1頁、第2頁同時(shí)程序動(dòng)作的流程圖。
圖47是表示以第1頁、第2頁同時(shí)程序并倍速程序動(dòng)作順序的波形圖。
具體實(shí)施例方式
以下，參照

本發(fā)明的實(shí)施例。
(第1實(shí)施例)圖1是本發(fā)明第1實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成圖。首先，用圖1進(jìn)行概略說明。
存儲(chǔ)單元陣列1包含未圖示的多個(gè)位(bit)線和多個(gè)字線以及共同借用線的可以進(jìn)行電的數(shù)據(jù)重寫的存儲(chǔ)單元被配置為矩陣狀。各存儲(chǔ)單元陣列1的內(nèi)部，如后所述，分割為多個(gè)塊和多個(gè)冗長(zhǎng)塊。在各存儲(chǔ)單元陣列1的列方向一端，分別配置數(shù)據(jù)存儲(chǔ)部2。在各存儲(chǔ)單元陣列1的行方向兩側(cè)，分別配置塊選擇部6。
上述數(shù)據(jù)存儲(chǔ)部2，如后所述，包含多個(gè)數(shù)據(jù)存儲(chǔ)電路。各數(shù)據(jù)存儲(chǔ)電路具有以下功能。(1)通過位線從存儲(chǔ)單元陣列1中的存儲(chǔ)單元讀出數(shù)據(jù)。(2)通過位線檢出存儲(chǔ)單元陣列1中的存儲(chǔ)單元的狀態(tài)。(3)通過位線在存儲(chǔ)單元陣列1中的存儲(chǔ)單元外加寫入控制電壓，并在存儲(chǔ)單元進(jìn)行寫入。
在各數(shù)據(jù)存儲(chǔ)部2被連接到列譯碼器3、輸入緩沖器7、輸出緩沖器4。輸入緩沖器7和輸出緩沖器4與I/O端子5連接。
上述各列譯碼器3選擇數(shù)據(jù)存儲(chǔ)部2中的數(shù)據(jù)存儲(chǔ)電路。從由列譯碼器3選擇的數(shù)據(jù)存儲(chǔ)電路讀出的存儲(chǔ)單元的數(shù)據(jù)，通過輸出緩沖器4從I/O端子5向外部輸出。從外部輸入到I/O端子5的寫入數(shù)據(jù)，通過輸入緩沖器7，供給由列譯碼器3選擇的數(shù)據(jù)存儲(chǔ)電路。
控制部15根據(jù)從外部供給的信號(hào)ALE、CLE、CE、WE、RE、WP，控制上述輸出緩沖器4、輸入緩沖器7、ECC代碼發(fā)生電路8、控制電路13、指令寄存器16、列地址寄存器17、行地址寄存器18。控制部15具有禁止后述的ROM塊20寫入的禁止寫入電路15a、以及禁止ROM塊20擦除的禁止擦除電路15b?？刂撇?5，如后所述，還有轉(zhuǎn)換半導(dǎo)體存儲(chǔ)裝置的設(shè)定方式的熔絲。
ECC代碼發(fā)生電路8根據(jù)控制部15的指示發(fā)生ECC(錯(cuò)誤訂正代碼)，供給輸入緩沖器7。
上述指令寄存器16將從上述輸入緩沖器7供給的指令，供給控制電路13。該控制電路13根據(jù)指令控制各部。該控制電路13被連接到控制電壓發(fā)生電路14。該控制電壓發(fā)生電路14由例如充電激勵(lì)電路等構(gòu)成，產(chǎn)生數(shù)據(jù)寫入、讀出、擦除時(shí)的必要電壓。
上述列地址寄存器17將從上述輸入緩沖器7供給的地址，供給列RD(冗余)譯碼器和列前置譯碼器10。該列RD譯碼器和列前置譯碼器10對(duì)列的冗長(zhǎng)地址進(jìn)行譯碼，并對(duì)列地址進(jìn)行前置譯碼。該列RD譯碼器和列前置譯碼器10的輸出信號(hào)，被供給上述各列譯碼器3。
上述行地址寄存器18將從上述輸入緩沖器7供給的地址，供給上述CG(控制柵極)驅(qū)動(dòng)電路9和上述陣列塊鎖存電路19。
CG驅(qū)動(dòng)電路9根據(jù)由行地址寄存器18供給的行地址，選擇由上述控制電壓發(fā)生電路14產(chǎn)生的字線電位，供給塊選擇部6。
上述塊選擇部6連接塊譯碼器12。該塊譯碼器12連接塊RD(冗余)譯碼器11和ROM塊指定電路20。上述塊RD譯碼器11連接陣列塊鎖存電路19。該陣列塊鎖存電路19連接行地址寄存器18。
上述塊選擇部6根據(jù)陣列塊鎖存電路19、塊RD譯碼器11和塊譯碼器12的輸出信號(hào)，選擇存儲(chǔ)單元陣列1內(nèi)的塊。塊選擇部6在數(shù)據(jù)讀出、寫入和擦除時(shí)，根據(jù)行地址，選擇后述的傳送柵極，將從CG驅(qū)動(dòng)電路9供給的電壓供給存儲(chǔ)單元陣列1的字線。
上述ROM塊指定電路20將存儲(chǔ)單元陣列的冗長(zhǎng)塊指定為ROM塊。也就是，本實(shí)施例中，可以將存儲(chǔ)單元陣列內(nèi)的任意冗長(zhǎng)塊指定為ROM塊。在RO塊中寫入用于制造工序中保密的識(shí)別代碼等。因此，ROM塊在匯總寫入、匯總擦除等的測(cè)試時(shí)，不進(jìn)行選擇。
圖2表示圖1所示存儲(chǔ)單元陣列1和數(shù)據(jù)存儲(chǔ)部2的構(gòu)成。數(shù)據(jù)存儲(chǔ)部2具有多個(gè)數(shù)據(jù)存儲(chǔ)電路310、311～31n/2。各數(shù)據(jù)存儲(chǔ)電路310、311～31n/2連接上述輸入緩沖器4、輸出緩沖器7。這些310、311～31n/2由從上述列譯碼器3供給的列選擇信號(hào)CSL0、CSL1～CSLn/2控制。
各數(shù)據(jù)存儲(chǔ)電路310、311～31n/2與一對(duì)位線連接。也就是，數(shù)據(jù)存儲(chǔ)電路310與位線BL0、BL1連接，數(shù)據(jù)存儲(chǔ)電路311與位線BL2、BL3連接，數(shù)據(jù)存儲(chǔ)電路31n/2與位線BLn、BLn+1連接。
在存儲(chǔ)單元陣列1配置多個(gè)NAND單元。1個(gè)NAND單元由串聯(lián)連接的16個(gè)EEPROM組成的存儲(chǔ)單元M0～M15、連接在該存儲(chǔ)單元M15的第1選擇柵極S1、連接在存儲(chǔ)單元M0的第2選擇柵極S2組成。第1選擇柵極S1與位線BL0連接，第2選擇柵極S2與源極線CELSRC連接。配置在各行的存儲(chǔ)單元M0～M15的控制柵極共同連接字線WL0～WL15。并且，第1選擇柵極S1共同連接選擇線SGD1，第2選擇柵極S2共同連接選擇線SGD2。
當(dāng)讀出動(dòng)作、程序校驗(yàn)動(dòng)作和程序動(dòng)作時(shí)在與數(shù)據(jù)存儲(chǔ)電路連接的2條位線(BLi、BLi+1)中，通過由外部指定的地址選擇1條位線。再根據(jù)外部地址，選擇1條字線，選擇2值時(shí)1頁、4值時(shí)用圖2虛線表示的2頁的單元。
擦除動(dòng)作由圖2的虛線表示的塊單位實(shí)行。也就是，以該塊單位擦除數(shù)據(jù)。1塊由多個(gè)NAND單元構(gòu)成。在與數(shù)據(jù)存儲(chǔ)電路連接的2條位線(BLi、BLi+1)同時(shí)進(jìn)行。
擦除校驗(yàn)動(dòng)作，通過1次動(dòng)作，在與數(shù)據(jù)存儲(chǔ)電路連接的2條位線(BLi、BLi+1)中，對(duì)1條位線(BLi)進(jìn)行校驗(yàn)動(dòng)作。然后，對(duì)另一條位線(BLi+1)進(jìn)行校驗(yàn)動(dòng)作。
圖3A、3B表示存儲(chǔ)單元和選擇晶體管的斷面圖。圖3A表示存儲(chǔ)單元。在基片41上形成作為存儲(chǔ)單元的源極、漏極的n型擴(kuò)散層42。在基片41上通過柵極絕緣膜43形成浮置柵極44。在該浮置柵極44上通過絕緣膜45形成控制柵極46。
圖3B表示選擇晶體管。在基片41上形成作為源極、漏極的n型擴(kuò)散層47。在基片41上通過柵極絕緣膜48形成控制柵極49。
圖4表示存儲(chǔ)單元陣列的1個(gè)NAND單元的斷面。該例中，1個(gè)NANA單元由16個(gè)存儲(chǔ)單元M0～M15串聯(lián)連接構(gòu)成。各存儲(chǔ)單元形成圖3A所示的構(gòu)成。在NAND單元的漏極側(cè)和源極側(cè)，設(shè)置第1選擇柵極S1和第2選擇柵極S2。第1選擇柵極S1和第2選擇柵極S2形成圖3B所示的結(jié)構(gòu)。
圖5表示圖2所示數(shù)據(jù)存儲(chǔ)電路310的電路構(gòu)成。數(shù)據(jù)存儲(chǔ)電路全部是同樣構(gòu)成，所以僅對(duì)數(shù)據(jù)存儲(chǔ)電路310予以說明。
位線BLi與N溝道晶體管61a的電流通路的一端連接。將信號(hào)BLTR供給該晶體管61a的柵極。該晶體管61a的電流通路的另一端與晶體管61b的電流通路的一端和晶體管61c的電流通路的一端連接。上述晶體管61b的電流通路的另一端與端子62a連接。將電壓VBLA供給該端子62a。將信號(hào)PREA供給上述晶體管61b的柵極。將信號(hào)BLSA供給上述晶體管61c的柵極。
位線BLi+1與N溝道晶體管61d的電流通路的一端連接。將上述信號(hào)BLTR提供給該晶體管61d的柵極。該晶體管61d的電流通路的另一端與晶體管61e的電流通路的一端和晶體管61f的電流通路的一端連接。上述晶體管61e的電流通路的另一端與端子62b連接。將電壓VBLB供給該端子62b。將信號(hào)PREB供給上述晶體管61e的柵極。將信號(hào)BLSB供給上述晶體管61f的柵極。晶體管61b、61e根據(jù)信號(hào)PREA、PREB將非選擇的位線預(yù)充電至電位VBLA、VBLB。上述晶體管61c、61f根據(jù)信號(hào)BLSA、BLSB選擇位線。
上述晶體管61c、61f的電流通路的另一端通過晶體管61g與端子62c連接，并同時(shí)與結(jié)點(diǎn)NE連接。將信號(hào)BIAS供給上述晶體管61g的柵極，將電壓VCC供給端子62c。該晶體管61g在數(shù)據(jù)讀出時(shí)，根據(jù)信號(hào)BIAS對(duì)位線予充電。
上述結(jié)點(diǎn)NE與晶體管61h的電流通路的一端連接。將信號(hào)BLC1供給該晶體管61h的柵極。該晶體管61h的電流通路的另一端通過P溝道MOS晶體管61m與端子62d連接。將電壓VCC供給該端子62d。將信號(hào)PRSTB1供給上述晶體管61m的柵極。
上述晶體管61h的電流通路的另一端與第1鎖存電路LAT(A)連接。該第1鎖存電路LAT(A)由2個(gè)同步脈沖倒相電路61l、61j構(gòu)成。同步脈沖倒相電路61l由信號(hào)SEN1、SEN1B(B表示倒相信號(hào))控制。同步脈沖倒相電路61j由信號(hào)LAT1、LAT1B控制。該第1鎖存電路LAT(A)鎖存寫入數(shù)據(jù)。
在上述同步脈沖倒相電路61j的輸出結(jié)點(diǎn)NB以及同步脈沖倒相電路61l的輸入端的連接結(jié)點(diǎn)NC，連接N溝道MOS晶體管610的電流通路的一端。該晶體管610的電流通路的另一端IO連接上述輸入緩沖器7、輸出緩沖器4。
在上述同步脈沖倒相電路61l的輸出結(jié)點(diǎn)NA以及同步脈沖倒相電路61j的輸入端的連接結(jié)點(diǎn)，連接N溝道MOS晶體管61n的電流通路的一端。該晶體管61n的電流通路的另一端IOB與上述輸入緩沖器7、輸出緩沖器4連接。將來自列譯碼器3的列選擇信號(hào)CSL供給這些晶體管610、61n的柵極。
在上述結(jié)點(diǎn)NE，晶體管61K、61l串聯(lián)連接。晶體管61K的柵極與上述第1鎖存電路LAT(A)的結(jié)點(diǎn)NC連接，將信號(hào)VRFY1供給晶體管61l的柵極。將信號(hào)VREG供給晶體管61l的電流通路。這些晶體管61K、61l根據(jù)在第1鎖存電路LAT(A)鎖存的數(shù)據(jù)，設(shè)定位線的電位。
另外，在上述結(jié)點(diǎn)NE，連接晶體管61q的電流通路的一端。將信號(hào)BLC2供給該晶體管61q的柵極。在該晶體管61q的電流通路的另一端，通過P溝道MOS晶體管61p與端子62e連接。將電壓VCC供給該端子62e。將信號(hào)PRSTB2供給上述晶體管61p的柵極。
在上述晶體管61q的電流通路的另一端，連接第2鎖存電路LAT(B)。該第2鎖存電路LAT(B)由2個(gè)同步脈沖倒相電路61r、61s構(gòu)成。同步脈沖倒相電路61r由信號(hào)SEN2、SEN2B控制。同步脈沖倒相電路61s由信號(hào)LAT2、LAT2B控制。該第2鎖存電路LAT(B)，鎖存從存儲(chǔ)單元讀出的數(shù)據(jù)。
在上述結(jié)點(diǎn)NE，晶體管61t、61u串聯(lián)連接。晶體管61t的柵極與上述第2鎖存電路LAT(B)的結(jié)點(diǎn)ND連接，將信號(hào)VRFY2供給晶體管61u的柵極。將信號(hào)VREG供給晶體管61u的電流通路。這些晶體管61t、61u根據(jù)在第2鎖存電路LAT(B)鎖存的數(shù)據(jù)，設(shè)定位線的電位。
對(duì)上述構(gòu)成的動(dòng)作予以說明。
(指令輸入)指令使供給圖1所示控制部15的信號(hào)CLE為高電平，在信號(hào)VE的前沿和后沿時(shí)，供給I/O端子5的數(shù)據(jù)作為指令供給指令寄存器16。
(地址輸入)地址使圖1所示控制部15的信號(hào)ALE為高電平，在信號(hào)WE的前沿和后沿時(shí)，供給I/O端子5的數(shù)據(jù)作為地址取入。
圖6A、6B、6C、6D表示在各狀態(tài)寫入的地址與I/O端子的關(guān)系。該實(shí)施例的半導(dǎo)體存儲(chǔ)裝置可將存儲(chǔ)單元陣列轉(zhuǎn)換設(shè)定為4種狀態(tài)。該4種狀態(tài)的轉(zhuǎn)換可以通過切斷設(shè)置在控制部15的未圖示的熔絲來設(shè)定。
圖6A是以1G(千兆)位在1個(gè)單元存儲(chǔ)2位的4值數(shù)據(jù)存儲(chǔ)，塊規(guī)模表示32KB的狀態(tài)。圖6B是以512M(兆)位在1個(gè)單元存儲(chǔ)1位的2值數(shù)據(jù)存儲(chǔ)，塊規(guī)模表示16KB的狀態(tài)。圖6C是以1G位存儲(chǔ)4值數(shù)據(jù)，塊規(guī)模表示128KB的狀態(tài)。圖6D是以512M位存儲(chǔ)2值數(shù)據(jù)，塊規(guī)模表示64KB的狀態(tài)。
在各動(dòng)作狀態(tài)，讀出、程序通過4循環(huán)取出列地址和塊地址等。然而，由于擦除不必要取出列地址，則第1循環(huán)省略，在從第2循環(huán)開始的4循環(huán)的3循環(huán)輸入的地址。
在圖6A、6C所示4值情況下，必須轉(zhuǎn)換1頁和2頁。該轉(zhuǎn)換利用第2循環(huán)的MLAdd進(jìn)行。2值情況下，在1個(gè)單元僅存儲(chǔ)1位。因此，不必要轉(zhuǎn)換頁。
圖6A所示列地址A8、A8E，根據(jù)指令轉(zhuǎn)換輸入。
(數(shù)據(jù)輸入)當(dāng)輸入寫入數(shù)據(jù)時(shí)，使圖1所示控制部15的信號(hào)ALE和信號(hào)CLE都為低電平，在信號(hào)WE的前沿和后沿時(shí)，取入供給I/O端子5的數(shù)據(jù)。該數(shù)據(jù)供給由列譯碼器3選擇的數(shù)據(jù)存儲(chǔ)電路。通過連續(xù)觸發(fā)信號(hào)WE，列地址增加，順序取入下一個(gè)地址數(shù)據(jù)。
(數(shù)據(jù)輸出)當(dāng)將從存儲(chǔ)單元讀出的數(shù)據(jù)輸出到外部時(shí)，使圖1所示控制部15的信號(hào)ALE和信號(hào)CLE都為低電平。在這種狀態(tài)下，在信號(hào)RE的前沿和后沿時(shí)，由列譯碼器3選擇的數(shù)據(jù)存儲(chǔ)電路的數(shù)據(jù)從I/O端子5輸出。通過反復(fù)觸發(fā)信號(hào)RE，地址增加，順序輸出下一個(gè)地址數(shù)據(jù)。
(前置譯碼器和列RD譯碼器)圖7A、7B表示前置譯碼器和列RD譯碼器10的動(dòng)作。
圖1所示列地址寄存器17鎖存由外部指定的地址A0～A8、A8E，同時(shí)與信號(hào)WE和信號(hào)RE同步，增加地址。使用ECC時(shí)，為了存儲(chǔ)ECC代碼，對(duì)于列地址的528列，必須追加21列。也就是，當(dāng)訂正2位時(shí)，每1頁(528位)必須有訂正代碼用的21位單元。但是，21列中的4列是與列冗余共同的。因此，僅增加了17列的列地址。
列前置譯碼器和列RD譯碼器10，如圖7A所示，對(duì)列地址A0～A8、A8E進(jìn)行譯碼，輸出列前置譯碼信號(hào)CA0～7、CB0～7、CC0～8。這樣，選擇528+17列。
如圖7B所示，選擇列冗余時(shí)，停止列前置譯碼信號(hào)，輸出選擇列冗余的信號(hào)CSS0～7。本實(shí)施例中，ECC未使用時(shí)，列冗余對(duì)于1個(gè)陣列為8個(gè)。使用ECC時(shí)，列冗余對(duì)于1個(gè)陣列為4個(gè)，17列由信號(hào)CA0～7、CB0～8選擇，4列由信號(hào)CSS0～3選擇。
從列前置譯碼器和列RD譯碼器10輸出的信號(hào)CA0～7、CB0～7、CC0～8，由列譯碼器3選擇528列中的1個(gè)。信號(hào)CSS0～7直接選擇未被譯碼的1個(gè)列。
圖1所示行地址寄存器18鎖存由外部指定的地址A9～A26。
圖8A、8B、8C表示圖1所示CG驅(qū)動(dòng)電路9。
在讀出和程序時(shí)，首先，由圖8A、8B所示電路分別生成選擇CG電壓Vcgsel和非選擇CG電壓Vcgusel。選擇CG電壓Vcgsel，讀出時(shí)設(shè)定在電壓Vcgrv，程序時(shí)設(shè)定在電壓Vpgmh。非選擇CG電壓Vcgusel，讀出時(shí)設(shè)定在電壓Vread，程序時(shí)設(shè)定在電壓Vpass。
圖8A是產(chǎn)生被選擇的控制柵極線電位的電路，由升壓電路81a、81b、晶體管81c、81d構(gòu)成。在晶體管81c的電流通路的一端，供給來自控制電壓發(fā)生電路14的程序電壓Vpgmh。該晶體管81c的柵極連接升壓電路81a的輸出端。將程序電壓Vpgmh以及信號(hào)VPGMEN供給升壓電路81a，升壓電路81a根據(jù)信號(hào)VPGMEN產(chǎn)生電壓Vpgmh+Vth。因此，晶體管81c可以輸出電壓Vpgmh。
在晶體管81d的電流通路的一端，供給來自控制電壓發(fā)生電路14的電壓Vcgrv。該晶體管81d的柵極連接升壓電路81b的輸出端。將電壓Vcgrv以及信號(hào)VCGREN供給升壓電路81b，升壓電路81b根據(jù)信號(hào)VCGREN產(chǎn)生電壓Vcgrv+Vth。因此，晶體管81d可以輸出電壓Vcgrv。這些晶體管81c、81d的電流通路的另一端共同連接，從該連接結(jié)點(diǎn)輸出由電壓Vpgmh或電壓Vcgrv構(gòu)成的選擇CG電壓Vcgsel。
圖8B是產(chǎn)生非選擇的控制柵極線電位的電路，由升壓電路82a、82b、晶體管82c、82d構(gòu)成。在晶體管82c的電流通路的一端，供給來自控制電壓發(fā)生電路14的電壓Vpass。該晶體管82c的柵極連接升壓電路82a的輸出端。將電壓Vpass以及信號(hào)VPASSENB供給該升壓電路82a，升壓電路82a根據(jù)信號(hào)VPASSENB產(chǎn)生電壓Vpass+Vth。因此，晶體管82c可以輸出電壓Vpass。
在晶體管82d的電流通路的一端，供給來自控制電壓發(fā)生電路14的電壓Vreadh。該晶體管82d的柵極連接升壓電路82b的輸出端。將電壓Vreadh以及信號(hào)VREADEN供給該升壓電路82b，升壓電路82b根據(jù)信號(hào)VREADEN產(chǎn)生電壓Vreadh+Vth。因此，晶體管82d可以輸出電壓Vreadh。這些晶體管82d的電流通路的另一端共同連接，從該連接結(jié)點(diǎn)輸出由電壓Vpass或Veadh構(gòu)成的非選擇CG電壓Vcgusel。
圖8C表示將選擇CG電壓Vcgsel和非選擇CG電壓Vcgusel供給控制柵極的CG供給電路。該CG供給電路與控制柵極對(duì)應(yīng)設(shè)置16個(gè)。根據(jù)地址A11～A14，使其中的1個(gè)為選擇狀態(tài)，剩余的15個(gè)為非選擇狀態(tài)。
也就是，CG供給電路由譯碼電路83a、倒相電路83b、升壓電路83c、83d、晶體管83e、83f、83g構(gòu)成。將地址A11～A14供給譯碼電路83a的輸入端。根據(jù)該地址選擇CG供給電路時(shí)，通過升壓電路83c使晶體管83e導(dǎo)通，作為控制柵極電壓VCGi，輸出上述選擇CG電壓Vcgsel。當(dāng)CG供給電路為非選擇時(shí)，通過升壓電路83d使晶體管83f導(dǎo)通，作為控制柵極電壓VCGi，輸出上述非選擇CG電壓Vcgusel。
擦除情況下，信號(hào)ERASEEN為高電平，晶體管83g導(dǎo)通。因此，全部控制柵極電壓VCG0～VCG15為接地電位。
圖8D表示地址A11～A14與控制柵極電壓VCGi的關(guān)系。該圖8D表示根據(jù)地址A11～A14輸出1個(gè)控制柵極電壓VCGi。
這樣，以圖8A、8B所示電路和圖8C所示電路的2階段轉(zhuǎn)換控制柵極電壓VCGi。因此，可以從各CG供給電路輸出在讀出、程序、以及擦除時(shí)必要的全部電位。并且，采用上述2階段的電路構(gòu)成，可以縮小電路規(guī)模。
圖9A、9B表示圖1所示陣列塊電路19。陣列塊電路19在每個(gè)存儲(chǔ)單元陣列鎖存塊地址(A17～26)。
如圖9A所示，4個(gè)存儲(chǔ)單元陣列由地址A15、A16選擇。被選擇的存儲(chǔ)單元陣列的鎖存信號(hào)PBLATPB0～3為高電平。
圖9B表示設(shè)置在陣列塊鎖存電路19的鎖存電路。該鎖存電路與A17～A26的各塊地址對(duì)應(yīng)配置。該鎖存電路由倒相電路91a、“與非”電路91b、構(gòu)成觸發(fā)電路的“與非”電路91c、91d構(gòu)成。該鎖存電路在鎖存信號(hào)PBLATP0～3為高電平時(shí)，鎖存塊地址A17～A26。
圖10表示圖1所示塊RD譯碼器11的動(dòng)作。該塊RD譯碼器11，當(dāng)從陣列塊鎖存電路19供給的塊地址A17～A26與由熔絲設(shè)定的塊冗余地址APB17～APB26一致時(shí)，輸出地址ATPB17～ATPB26和選擇冗余區(qū)域的信號(hào)ATPBD。該地址ATPB17～ATPB26和信號(hào)ATPBD用于從多個(gè)存在的塊冗余中選擇1個(gè)。
圖10表示塊地址A17～26與塊冗余地址APB17～APB26一致的情況。這時(shí)，塊RD譯碼器11設(shè)塊地址ATPB18和選擇冗余區(qū)域的信號(hào)ATPBRD為高電平，從而選擇位于ATPB18的塊冗余。
圖11表示圖1所示塊譯碼器12的動(dòng)作。塊譯碼器12對(duì)從塊RD譯碼器11供給的塊地址ATPB17～26以及ATPBRD進(jìn)行譯碼，輸出圖11所示的行譯碼信號(hào)AROWA～AROWE和RDECPBLR。行譯碼信號(hào)AROWA～AROWE是用于選擇存儲(chǔ)單元陣列1內(nèi)的塊的信號(hào)。RDECPBLR是選擇配置在存儲(chǔ)單元陣列1兩側(cè)(左右)的塊選擇部6的其中之一的信號(hào)。
當(dāng)選擇ROM塊指定電路20時(shí)，塊譯碼器12與上述同樣對(duì)從ROM塊指定電路20供給的塊地址進(jìn)行譯碼，生成用于選擇ROM塊的行譯碼信號(hào)AROWA～AROWE。
圖12表示設(shè)置在圖1所示塊選擇部6的塊選擇電路6a的電路構(gòu)成。該塊選擇電路6a相對(duì)于各塊設(shè)置1個(gè)。圖12所示熔絲狀態(tài)檢出電路6b，對(duì)于各存儲(chǔ)單元陣列1各配置1個(gè)。
在塊選擇電路6a，將電源電壓VDD供給端子100。在該端子100和供給信號(hào)ROWCOM的結(jié)點(diǎn)相互之間，串聯(lián)連接P溝道MOS晶體管101、N溝道MOS晶體管102、108。將上述信號(hào)RDECPBLR供給上述晶體管101的柵極。該信號(hào)RDECPBLR是選擇存儲(chǔ)單元陣列1的左側(cè)或右側(cè)的塊選擇部6的信號(hào)。將上述行譯碼信號(hào)AROWA～AROWE供給晶體管102～106的柵極。將信號(hào)RDECPBLRD供給晶體管107的柵極。信號(hào)RDECPBL如圖13所示，稍遲于信號(hào)RDECPBLRD地變化。
用于存取ROM塊的指令信號(hào)CD ROMBA被供給晶體管108的柵極。在該晶體管108，熔絲109并聯(lián)連接。當(dāng)與該塊選擇電路6a對(duì)應(yīng)的塊是不良?jí)K時(shí)，切斷該熔絲109。
在上述晶體管101，P溝道MOS晶體管117、118串聯(lián)電路并聯(lián)連接。上述晶體管117的柵極接地(圖中向下的箭頭表示接地)。在上述晶體管101、102、118的連接結(jié)點(diǎn)連接倒相電路119的輸入端。該倒相電路119的輸出端與上述晶體管118的柵極連接，并與電平移相器120的一個(gè)輸入端連接。
將信號(hào)VRDEC供給該電平移相器120的另一個(gè)輸入端。該信號(hào)VRDEC是根據(jù)數(shù)據(jù)的程度、讀出、擦除控制電平移相器120的信號(hào)。該電平移相器120，在塊選擇電路6a是選擇狀態(tài)時(shí)，根據(jù)信號(hào)VRDEC生成驅(qū)動(dòng)傳送柵極TG的信號(hào)。
上述傳送柵極TG包含與存儲(chǔ)單元的字線連接的傳送柵極TG0～TG15，以及與第1、第2選擇柵極S1、S2的柵極連接的傳送柵極TGS1、TGS2。在傳送柵極TG0～TG15的電流通路的一端分別連接控制柵極線CG0～CG15，在電流通路的另一端分別連接字線WL～WL15。將來自上述CG驅(qū)動(dòng)電路9的控制柵極電壓VCG分別供給控制柵極線CG0～CG15。
在傳送柵極TGS1、TGS2的電流通路的一端分別連接選擇柵極線SGD、SGS，在電流通路的另一端分別連接選擇線SGD1、SGD2。將來自上述控制電壓發(fā)生電路14的所定電壓分別供給選擇線SGD1、SGD2。
在上述選擇線SGD1，N溝道MOS晶體管121、122串聯(lián)連接。將信號(hào)SGDSPBLR供給晶體管121的電流通路的一端，將信號(hào)RDECADin+ln供給柵極。通過倒相電路123將上述倒相電路119的輸出信號(hào)RDECADn供給晶體管122的柵極。
在上述選擇線SGD2連接N溝道MOS晶體管124的電流通路的一端。將上述信號(hào)SGDSPBLR供給該晶體管124的電流通路的另一端，將上述信號(hào)RDECADn供給柵極。
在熔絲狀態(tài)檢出電路6b，供給上述信號(hào)ROWCOM的結(jié)點(diǎn)通過N溝道MOS晶體管110接地，并與N溝道MOS晶體管111的柵極連接。將信號(hào)ROWCOMVSS供給上述晶體管110的柵極。上述晶體管的電流通路的一端與倒相電路112的輸入端、以及倒相電路113的輸出端連接，另一端接地。上述倒相電路112的輸出端和倒相電路113的輸入端與倒相電路114的輸入端連接。從該倒相電路114的輸出端輸出表示上述熔絲是否切斷的信號(hào)FUSECUT。該信號(hào)FUSECUT被供給控制部15。該倒相電路114的輸入端通過N溝道MOS晶體管115接地。信號(hào)BUSY通過倒相電路116被供給晶體管115的柵極。
對(duì)在上述構(gòu)成中的塊選擇電路6a的動(dòng)作予以說明。
信號(hào)RDECPBLR、信號(hào)RDECPBLRD、CDM_ROMBA、ROWCOM通常是接地電位VSS。因此，倒相電路119的輸出信號(hào)RDECAD為低電平。
另一方面，當(dāng)讀出動(dòng)作、程序動(dòng)作、擦除動(dòng)作開始時(shí)，與選擇的存儲(chǔ)單元陣列的右側(cè)或左側(cè)對(duì)應(yīng)的信號(hào)RDECPBLR為高電平。在該狀態(tài)下，當(dāng)?shù)刂芬恢聲r(shí)，行譯碼信號(hào)AROWA～AROWE全部為高電平。因此，倒相電路119的輸出信號(hào)RDECAD為高電平，電平移相器120被激活。該電平移相器120，在程序時(shí)輸出程序電壓Vpgm+Vth(Vth是傳送柵極的閾值電壓)，在讀出時(shí)輸出讀出電壓Vread+Vth，在擦除時(shí)輸出電源電壓VDD。通過生成這些電壓，傳送柵極仍可傳送來自CG驅(qū)動(dòng)電路9的電壓。
當(dāng)?shù)刂凡灰恢聲r(shí)，行譯碼信號(hào)AROWA～AROWE都為低電平，塊選擇電路6a為非選擇狀態(tài)。因此，電平移相器120的輸出電壓為接地電壓VSS。在讀出時(shí)、程序時(shí)，字線WL0～15為浮置(floating)的。選擇線SGD1、SGD2，通過SGDSPBLR為接地電位，進(jìn)而晶體管121、122、123導(dǎo)通而變?yōu)榻拥仉娢籚SS。
擦除時(shí)，字線WL0～15為浮置狀態(tài)，電壓SGDSPBLR被設(shè)定為電源電壓VDD。因此，選擇線SGD1、SGD2的電位為VDD_Vth。然而，由于基片被設(shè)定在擦除電壓VERA，則通過耦合，字線WL0～15以及選擇線SGD1、SGD2都為接近擦除電壓VERA的電位。
圖12所示熔絲109，如前所述，在不良?jí)K情況下被切斷。當(dāng)都選擇寫入等的檢測(cè)時(shí)，行譯碼信號(hào)AROWA～E全部為高電平。然而，由于熔絲109被切斷，倒相電路119的輸出信號(hào)RDECAD為低電平，不選擇不良?jí)K。
當(dāng)存取部分優(yōu)良品的不良?jí)K時(shí)，在熔絲109被切斷情況下，該不良?jí)K為非選擇。因此，在這種狀態(tài)下，進(jìn)行讀出動(dòng)作時(shí)單元被關(guān)斷。因而，2值時(shí)，讀出數(shù)據(jù)自動(dòng)為“0”數(shù)據(jù)。4值的第2頁時(shí)，相對(duì)于“0”數(shù)據(jù)，第1頁時(shí)為數(shù)據(jù)“1”。因此，在使信號(hào)RDECPBLR為高電平前，若信號(hào)ROWCOMVSS為低電平，則使ROWCOM浮置。
圖13表示用于檢出圖12所示熔絲109狀態(tài)的動(dòng)作順序。
首先，當(dāng)使信號(hào)BUSY和信號(hào)RDECPBLRD為高電平狀態(tài)時(shí)，使信號(hào)ROWCOMVSS為低電平。在這種狀態(tài)下，行譯碼信號(hào)AROWA～AROWE都是高電平，而且在熔絲109未切斷的塊情況下，供給信號(hào)ROWCOM的結(jié)點(diǎn)電壓為電源電壓VDD。因此，晶體管111導(dǎo)通，由倒相電路112、113組成的鎖存電路的輸出端保持高電平。倒相電路114的輸出信號(hào)FUSECUT為低電平。
在熔絲109切斷的塊情況下，供給信號(hào)ROWCOM的結(jié)點(diǎn)仍為浮置(電位是VSS)。因此，晶體管111關(guān)斷，由倒相電路112、113組成的鎖存電路的輸出端保持低電平。倒相電路114的輸出信號(hào)FUSECUT為高電平。
此后，信號(hào)ROWCOMVSS、信號(hào)RDECPBLRD為高電平。由倒相電路112、113組成的鎖存電路保持鎖存狀態(tài)。因此，切斷熔絲109時(shí)，哪個(gè)塊也不選擇。
這樣，在圖12所示電路的情況下，要知道是否切斷熔絲109。因此，當(dāng)切斷熔絲109時(shí)，在第1次讀出后，不進(jìn)行第2次讀出動(dòng)作，輸出為數(shù)據(jù)“0”。
當(dāng)在多個(gè)單元寫入相同數(shù)據(jù)的擦除動(dòng)作時(shí)，對(duì)于擦除充分時(shí)擦除校驗(yàn)，數(shù)據(jù)存儲(chǔ)電路的值為數(shù)據(jù)“1”，不充分時(shí)為數(shù)據(jù)“0”。然而，當(dāng)熔絲109被切斷時(shí)，哪個(gè)塊也不選擇的數(shù)據(jù)為“0”。因此，反復(fù)進(jìn)行擦除校驗(yàn)，直到最大的循環(huán)次數(shù)。本發(fā)明為了防止這種情況，信號(hào)FUSECUT為高電平時(shí)，不進(jìn)行該陣列的擦除。
圖14表示存儲(chǔ)單元陣列的物理映象，表示根據(jù)地址選擇的物理位置。
各存儲(chǔ)單元陣列1具有塊blk0～blk23，以及作為冗長(zhǎng)塊的塊冗作blkRD0～9?？梢詫K冗余blkRD0～blkRD9中的任意塊冗余作為ROM塊。例如，將塊冗余blkRD1作為ROM塊時(shí)，輸入用于存取ROM塊的指令信號(hào)CD_ROMBA，不從圖1所示塊RD譯碼器11輸出信號(hào)。這時(shí)，從ROM塊指定電路20，輸出選擇塊冗余的信號(hào)A17～A26以及信號(hào)ARD，輸出選擇第1個(gè)塊冗余的行譯碼信號(hào)ARDWA～AROWE。
ROM塊的熔絲109通常是切斷的。由于在多類別檢驗(yàn)時(shí)將數(shù)據(jù)寫入ROM塊，因此在此后的匯總程序和匯總擦除時(shí)，不選擇ROM塊。
當(dāng)存取ROM塊時(shí)，圖12中，使指令信號(hào)CMD_ROMBA為高電平，由于晶體管108導(dǎo)通，即使熔絲109被切斷，也為選擇狀態(tài)。
圖15A表示設(shè)置在圖1所示控制部15的ROM塊的禁止寫入電路15a，圖15B表示ROM塊20的禁止擦除電路15b。
圖15A中，禁止寫入電路15a由P溝道MOS晶體管151a、151b，N溝道MOS晶體管151c，熔絲151d，倒相電路151e、151f、151h，“非或”電路151g組成。在上述晶體管151a、151b的電流通路的一端供給電源電壓VDD，電流通路的另一端共同連接。在這些晶體管的連接結(jié)點(diǎn)和接地之間，連接上述晶體管151c和上述熔絲151d。將信號(hào)LOWVDDn供給晶體管151a和晶體管151c的柵極。上述連接結(jié)點(diǎn)通過上述倒相電路151e與“非或”電路151g的一個(gè)輸入端連接。將指令信號(hào)CMD ROMBA通過倒相電路151f供給該“非或”電路151g的另一個(gè)輸入端。該“非或”電路151g的輸出端與倒相電路151h的輸入端連接，從該倒相電路151h的輸入端輸出信號(hào)PROENABL。
圖15B所示禁止擦除電路15b是與禁止寫入電路15a同樣的構(gòu)成。也就是，在晶體管152a、152b的電流通路的一端供給電源電壓VDD，電流通路的另一端共同連接。在這些晶體管的連接結(jié)點(diǎn)和接地之間連接晶體管152c和熔絲152d。將信號(hào)LOWVDDn供給晶體管152a和晶體管152c的柵極。上述連接結(jié)點(diǎn)通過倒相電路152e與“非或”電路152g的一個(gè)輸入端連接。指令信號(hào)CMD_ROMBA通過倒相電路152f供給該“非或”電路152g的另一個(gè)輸入端。該“非或”電路152g的輸出端與倒相電路152h的輸入端連接，從該倒相電路152h的輸出端輸出信號(hào)ERAENABL。
上述信號(hào)LOWVDDn在接通電源時(shí)為低電平，此后則為高電平。在熔絲151d、152d切斷前，輸出信號(hào)PROENABL、輸出信號(hào)ERAENABL經(jīng)常為高電平。因此，程序和擦除是可能的。然而，在熔絲151d、152d切斷后，存取ROM塊的指令信號(hào)CMD_ROMBA為高電平，則輸出信號(hào)PROENABL、ERAENABL都為低電平。因此，ROM塊不能寫入、擦除。可以任意設(shè)定熔絲151d或152d的切斷。
(4值情況的動(dòng)作)說明本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的4值情況的動(dòng)作。
如圖16、圖17A所示，定義存儲(chǔ)單元的數(shù)據(jù)和存儲(chǔ)單元的閾值。這里，存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“0”～“3”，定義存儲(chǔ)單元的閾值為從低到高。進(jìn)行擦除時(shí)存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“0”。根據(jù)寫入動(dòng)作，存儲(chǔ)單元的閾值電壓向高方向移動(dòng)。
圖16表示本發(fā)明的寫入方法。在存儲(chǔ)單元寫入數(shù)據(jù)時(shí)，首先，將第1頁的數(shù)據(jù)寫入存儲(chǔ)單元，接著，將第2頁的數(shù)據(jù)寫入存儲(chǔ)單元。這里，當(dāng)構(gòu)成第1頁或第2頁的數(shù)據(jù)的寫入數(shù)據(jù)是“1”時(shí)，通過寫入動(dòng)作，存儲(chǔ)單元的閾值電壓不變化的存儲(chǔ)單元的數(shù)據(jù)不變化。也就是，不將數(shù)據(jù)寫入存儲(chǔ)單元。當(dāng)構(gòu)成第1頁或第2頁的數(shù)據(jù)的寫入數(shù)據(jù)是“0”時(shí)，通過寫入動(dòng)作使存儲(chǔ)單元的閾值電壓變化，則隨之存儲(chǔ)單元的數(shù)據(jù)也變化。也就是，數(shù)據(jù)被寫入存儲(chǔ)單元。
擦除狀態(tài)的存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“0”。該狀態(tài)下，最初第1頁的數(shù)據(jù)被寫入存儲(chǔ)單元。當(dāng)寫入數(shù)據(jù)為“1”時(shí)，不進(jìn)行寫入的存儲(chǔ)單元的數(shù)據(jù)仍是狀態(tài)“0”。當(dāng)寫入數(shù)據(jù)為“0”時(shí)，進(jìn)行寫入的存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“1”。
然后，將第2頁的數(shù)據(jù)寫入存儲(chǔ)單元。這時(shí)，通過第1頁的寫入動(dòng)作，對(duì)于數(shù)據(jù)是狀態(tài)“1”的存儲(chǔ)單元，當(dāng)供給寫入數(shù)據(jù)“0”時(shí)，存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“2”。并且，通過第1頁的寫入動(dòng)作，對(duì)于數(shù)據(jù)是狀態(tài)“0”的存儲(chǔ)單元，當(dāng)供給寫入數(shù)據(jù)“0”時(shí)，存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“3”。
通過第1頁的寫入動(dòng)作，對(duì)于數(shù)據(jù)是狀態(tài)“1”的存儲(chǔ)單元，當(dāng)從外部供給寫入數(shù)據(jù)“1”時(shí)，存儲(chǔ)單元的數(shù)據(jù)仍為狀態(tài)“1”。并且，通過第1頁的寫入動(dòng)作，對(duì)于數(shù)據(jù)是狀態(tài)“0”的存儲(chǔ)單元，當(dāng)從外部供給寫入數(shù)據(jù)“1”時(shí)，存儲(chǔ)單元的數(shù)據(jù)仍為狀態(tài)“0”。
如圖16、圖17A所示，在本發(fā)明中，當(dāng)存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“2”時(shí)，第1頁和第2頁的數(shù)據(jù)設(shè)定為“0”、“0”。當(dāng)存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“3”時(shí)，第1頁和第2頁的數(shù)據(jù)設(shè)定為“1”、“0”。當(dāng)讀出存儲(chǔ)單元的數(shù)據(jù)時(shí)，首先讀出第2頁的數(shù)據(jù)，然后讀出第1頁的數(shù)據(jù)。
在讀出第2頁的數(shù)據(jù)時(shí)，若存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”或狀態(tài)“1”，則讀出的數(shù)據(jù)為“1”。若存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“2”或狀態(tài)“3”，則讀出的數(shù)據(jù)為“0”。因此，第2頁的數(shù)據(jù)讀出，可由存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“1”以下或狀態(tài)“2 ”以上的1次動(dòng)作來判斷。
在讀出第1頁的數(shù)據(jù)時(shí)，若存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”或狀態(tài)“3”，則讀出的數(shù)據(jù)為“1”。若存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“1”或狀態(tài)“2”，則讀出的數(shù)據(jù)為“0”。因此，第1頁的數(shù)據(jù)，可以由存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”或狀態(tài)“1”以上的判斷，以及存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“2”以下或狀態(tài)“3”的判斷來讀出。也就是，第1頁的數(shù)據(jù)，可用合計(jì)2次的動(dòng)作讀出。
進(jìn)行擦除動(dòng)作的存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“0”，在地址中指定第1、第2頁的其中任一個(gè)時(shí)，讀出的數(shù)據(jù)為“1”。
2位(第1頁、第2頁)的轉(zhuǎn)換由地址A9進(jìn)行。例如，使地址A9為低電平，則指定第1頁，使地址A9為高電平，則指定第2頁。
多值存儲(chǔ)器情況下，必須根據(jù)寫入數(shù)據(jù)正確控制存儲(chǔ)單元的閾值電壓。因此，在存儲(chǔ)單元寫入數(shù)據(jù)時(shí)，在存儲(chǔ)單元的控制柵極漸漸增加外加電壓并寫入數(shù)據(jù)。這種寫入方法稱為升壓寫入方法。
圖18表示對(duì)于存儲(chǔ)單元的升壓寫入方法的寫入特性?？v軸表示單元的閾值電壓，橫軸表示寫入電壓(程序電壓)。
擦除后的單元閾值電壓(存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”)為-3.5V。如上所述，本實(shí)施例中，在存儲(chǔ)單元的數(shù)據(jù)為從狀態(tài)“0”到狀態(tài)“3”時(shí)，在單元的控制柵極外加16V作為初始程序電壓。此后，每提高0.2V寫入電壓進(jìn)行寫入時(shí)，閾值電壓沿著圖中的“0”→“3”上升。另外，在存儲(chǔ)單元的數(shù)據(jù)為從狀態(tài)“0”到狀態(tài)“1”時(shí)，使初始寫入電壓為14V開始寫入。這是因?yàn)閿?shù)據(jù)是狀態(tài)“1”的閾值電壓為0.2V。因此，使初始寫入電壓為16V開始寫入時(shí)，在第3步和第4步之間數(shù)據(jù)為狀態(tài)“1”的閾值電壓，具有溢出程序的可能性。為了避免這種情況，使初始寫入電壓為14V。
第1頁寫入時(shí)，存儲(chǔ)單元的數(shù)據(jù)從狀態(tài)“0”移動(dòng)到狀態(tài)“1”。因此，在13次的寫入次數(shù)，存儲(chǔ)單元數(shù)據(jù)達(dá)到狀態(tài)“1”的閾值。第2頁寫入時(shí)，存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“0”→“3”和“1”→“2”。這時(shí)，由于在狀態(tài)“0”→“3”寫入到比“0”→“1”較高的位置，則可將初始寫入電壓提高到16V。
如圖17B所示，在將存儲(chǔ)單元的數(shù)據(jù)從狀態(tài)“0”變化到狀態(tài)“3”時(shí)寫入次數(shù)是11次，在將存儲(chǔ)單元的數(shù)據(jù)從狀態(tài)“1”變化到狀態(tài)“2”時(shí)寫入次數(shù)是6次。因此，第2頁的寫入可能是11次寫入程序。這樣，第1頁和第2頁的寫入次數(shù)合計(jì)是24次。
如后所述，在同時(shí)寫入第1頁和第2頁時(shí)，將存儲(chǔ)單元的數(shù)據(jù)變化為狀態(tài)“0”→“1”、“0”→“2”、“0”→“3”。因此，設(shè)定初始寫入電壓為14V。
如圖17C所示，當(dāng)存儲(chǔ)單元的數(shù)據(jù)從狀態(tài)“0 ”變化到狀態(tài)“1”時(shí)寫入次數(shù)是13次，當(dāng)存儲(chǔ)單元的數(shù)據(jù)從狀態(tài)“0”變化到狀態(tài)“2”時(shí)寫入次數(shù)是17次，當(dāng)存儲(chǔ)單元的數(shù)據(jù)從狀態(tài)“0”變化到狀態(tài)“3”時(shí)寫入次數(shù)是20次。因此，同時(shí)寫入第1頁和第2頁時(shí)，用20次寫入完成。在同時(shí)寫第1頁和第2頁時(shí)，可以高速寫入。
由于該第1頁和第2頁是同一塊內(nèi)的頁，則可高速寫入連續(xù)的2頁。
(自動(dòng)程序)程序動(dòng)作，如圖19所示，首先輸入作為數(shù)據(jù)輸入指令的“80h”(h表示16進(jìn)數(shù))，在全部數(shù)據(jù)存儲(chǔ)電路310～31n/z的第1鎖存電路LAT(A)中，置位數(shù)據(jù)“1”(不進(jìn)行寫入)。此后，根據(jù)信號(hào)ALE和信號(hào)WE的觸發(fā)，輸入地址和數(shù)據(jù)。在由列地址指定的數(shù)據(jù)存儲(chǔ)電路，串行供給數(shù)據(jù)。
當(dāng)從外部輸入的數(shù)據(jù)是表示不進(jìn)行寫入的數(shù)據(jù)“1”時(shí)，圖5所示數(shù)據(jù)存儲(chǔ)電路的結(jié)點(diǎn)NC為高電平。當(dāng)從外部輸入的數(shù)據(jù)是表示進(jìn)行寫入的數(shù)據(jù)“0”時(shí)，結(jié)點(diǎn)NC為低電平。以后，第1鎖存電路LAT(A)的數(shù)據(jù)作為結(jié)點(diǎn)NC的電位。
此后，如圖19所示，輸入作為自動(dòng)程序?qū)嵭兄噶畹摹?0h”，開始自動(dòng)程序。ECC代碼使用時(shí)，“10h”指令輸入后，通過ECC代碼發(fā)生電路8自動(dòng)建立ECC代碼，并將該代碼供給數(shù)據(jù)存儲(chǔ)電路。然后，開始自動(dòng)程序動(dòng)作。
如圖20所示，倍速程序動(dòng)作，輸入數(shù)據(jù)輸入指令“80h”、地址、數(shù)據(jù)后，由于輸出偽Busy信號(hào)，則輸入指令“11h”。該偽程序在1.5μs的短時(shí)間，輸出Busy信號(hào)。ECC代碼使用時(shí)，在該指令“11h”后，產(chǎn)生ECC代碼，并將該代碼供給數(shù)據(jù)存儲(chǔ)電路。因此，Busy信號(hào)的時(shí)間為比1.5μs較長(zhǎng)的時(shí)間。
用改變陣列地址(A15、A16)進(jìn)行4次將上述指令“80h”、地址、數(shù)據(jù)、指令“11h”的輸入。但是，最后僅輸入指令“10h”代替指令“11h”，實(shí)行自動(dòng)程序。在第2次以后的指令“80h”，第1鎖存電路LAT(A)不復(fù)位。
塊地址(A17～A26)，每次輸入任意地址。圖1所示行地址寄存器18，當(dāng)輸入下一個(gè)地址時(shí)，消除前一個(gè)地址。因此，圖1所示陣列塊鎖存電路19，在各陣列每個(gè)地址輸入鎖存塊地址。
在自動(dòng)程序指令“10h”輸入后，進(jìn)行程序動(dòng)作。然而，本存儲(chǔ)器是多值存儲(chǔ)器，在1個(gè)存儲(chǔ)單元中存儲(chǔ)2位數(shù)據(jù)。如前述所示，該2位被分配在地址A9。也就是，地址A9為低電平時(shí)指定第1頁，地址A9為高電平時(shí)指定第2頁。第1、第2頁的寫入順序如圖21、圖22所示。本存儲(chǔ)器首先寫入第1頁的數(shù)據(jù)，然后寫入第2頁的數(shù)據(jù)。首先，用圖21、圖22概略說明第1、第2頁的程序。
圖21所示第1頁的程序中，在各數(shù)據(jù)存儲(chǔ)電路310～31n/2置位的數(shù)據(jù)，在存儲(chǔ)單元實(shí)施程序(ST1)，然后，進(jìn)行寫入是否充分的檢驗(yàn)讀出(ST2)。也就是，讀出存儲(chǔ)單元的數(shù)據(jù)，并鎖存在數(shù)據(jù)存儲(chǔ)電路的第1鎖存電路LAT(A)中。此后，在將不良?jí)K替換為塊冗余前的測(cè)試工序中，對(duì)第1鎖存電路LAT(A)鎖存的低電平數(shù)據(jù)的數(shù)目即檢驗(yàn)不合格數(shù)目進(jìn)行計(jì)數(shù)。當(dāng)該計(jì)數(shù)值在規(guī)定值(本例中，列冗余是4個(gè)時(shí)是4，列冗余是8個(gè)時(shí)是8)以上時(shí)，再次反復(fù)進(jìn)行程序檢驗(yàn)。當(dāng)計(jì)數(shù)值是規(guī)定值以下時(shí)，程序動(dòng)作結(jié)束(ST4)。除測(cè)試以外，判別各第1鎖存電路LAT(A)鎖存的數(shù)據(jù)是否是“1”(ST5)。其結(jié)果，若各第1鎖存電路LAT(A)鎖存的數(shù)據(jù)都不是“1”，則反復(fù)進(jìn)行上述動(dòng)作，若全部是“1”時(shí)，則第1頁的程序結(jié)束。
在圖22所示第2頁的程序中，首先實(shí)行內(nèi)部數(shù)據(jù)裝入(ST11)。在該內(nèi)部數(shù)據(jù)裝入中，在各數(shù)據(jù)存儲(chǔ)電路310～31n/2的第1鎖存電路LAT(A)置位數(shù)據(jù)后，第1頁的程序中寫入的數(shù)據(jù)在數(shù)據(jù)存儲(chǔ)電路的第2鎖存電路LAT(B)讀出。此后，與第1頁同樣進(jìn)行程序(ST12)。然后，用檢驗(yàn)讀出1，檢驗(yàn)存儲(chǔ)單元的數(shù)據(jù)是否為狀態(tài)“2”(ST13)。接著，用檢驗(yàn)讀出2，檢驗(yàn)存儲(chǔ)單元的數(shù)據(jù)是否為狀態(tài)“3”(ST14)。以下，進(jìn)行與第1頁的程序同樣的動(dòng)作(ST15～ST17)。
部分優(yōu)良品的不良?jí)K在測(cè)試后切斷熔絲109。因此，當(dāng)存取該不良?jí)K時(shí)，不選擇該不良?jí)K。為此，以O(shè)K檢驗(yàn)結(jié)束。
以下詳細(xì)說明第1、第2頁的程序。該說明中，省略圖21所示步驟ST3、ST4以及圖22所示步驟ST15、ST16。
(第1頁自動(dòng)程序)圖23表示第1頁程序時(shí)的各部分動(dòng)作順序。如圖5、圖23所示，設(shè)供給數(shù)據(jù)存儲(chǔ)電路的晶體管61h柵極的信號(hào)BLC1為VCC+Vth，設(shè)信號(hào)BLSA為Vpass，設(shè)BLTR為VCC。當(dāng)?shù)?鎖存電路LAT(A)存儲(chǔ)數(shù)據(jù)“1”(不進(jìn)行寫入)時(shí)，位線BL的電位為VCC。當(dāng)存儲(chǔ)數(shù)據(jù)“0”(進(jìn)行寫入)時(shí)，位線電位為接地電位VSS。并且，與被選擇的字線連接，非選擇頁(位線為非選擇)的單元不進(jìn)行寫入。因此，與這些單元連接的位線電位是與供給數(shù)據(jù)“1”的位線同樣的電位VCC。
通過圖1所示的CG驅(qū)動(dòng)電路9，在選擇線SG1外加VCC，在選擇線SG2外加VSS，在選擇CG線外加VPGM(20V)，在非選擇字線外加Vpass(10V)。由塊選擇電路6選擇的塊(倍速時(shí)，在各陣列有1個(gè))的選擇線SG1為VCC，選擇字線為VPGM(20V)，非選擇字線為VPASS(10V)。當(dāng)位線為VSS時(shí)，單元的通道為VSS，字線為VPGM。因此，該單元實(shí)施程序。當(dāng)位線為VCC時(shí)，由于單元的通道不是VSS并且VPGM上升，通過耦合為VPGM/Z。因此，該單元不實(shí)施程序。
這樣，寫入數(shù)據(jù)“0”的存儲(chǔ)單元，如圖16、圖17A所示，為狀態(tài)“1”。寫入數(shù)據(jù)“1”的存儲(chǔ)單元仍為狀態(tài)“0”。
(第1頁程序檢驗(yàn))以下，實(shí)行程序檢驗(yàn)讀出(圖21、ST2)。
圖24表示程序檢驗(yàn)讀出的動(dòng)作，圖25表示程序檢驗(yàn)讀出時(shí)各部分的順序。
第1頁程序檢驗(yàn)讀出，如圖16所示，將比讀出時(shí)的電位b稍高的電位b’供給選擇的字線。以后“’”表示檢驗(yàn)電位，認(rèn)為是比讀出時(shí)的字線電位稍高的值。
如圖25所示，將電壓Vread供給被選擇塊內(nèi)的非選擇字線和選擇線SG1。供給圖5所示數(shù)據(jù)存儲(chǔ)電路的晶體管61g柵極的信號(hào)BIAS為高電(1.6V)，位線預(yù)通電。
此后，使存儲(chǔ)單元源極側(cè)的選擇線SG2為高電平(Vread)。在存儲(chǔ)單元的閾值電壓比電位b’高時(shí)，由于存儲(chǔ)單元關(guān)斷，則位線仍為高電平。在存儲(chǔ)單元的閾值電壓未達(dá)到電位b’時(shí)，由于存儲(chǔ)單元導(dǎo)通，則位線電位為低電平(VSS)。
當(dāng)進(jìn)行寫入時(shí)，在圖5所示第1鎖存電路LAT(A)的結(jié)點(diǎn)NA鎖存低電平(數(shù)據(jù)“0”)。當(dāng)不進(jìn)行寫入時(shí)，在結(jié)點(diǎn)NA鎖存高電平(數(shù)據(jù)“1”)。因此，設(shè)供給晶體管611的電流通路的信號(hào)VREG為VCC，供給柵極的信號(hào)VRFY1為高電平時(shí)，不進(jìn)行寫入時(shí)的位線從浮置狀態(tài)固定在高電平。該動(dòng)作后，位線電位寫入第1鎖存電路LAT(A)。在第1鎖存電路LAT(A)鎖存高電平的情況下，當(dāng)存儲(chǔ)單元的電位達(dá)到閾值電壓時(shí)，不進(jìn)行寫入。在第1鎖存電路LAT(A)鎖存低電平時(shí)，僅是存儲(chǔ)單元的電位未達(dá)到閾值電壓的情況。
當(dāng)?shù)?鎖存電路LAT(A)為低電平時(shí)，反復(fù)進(jìn)行上述程序動(dòng)作和檢驗(yàn)讀出動(dòng)作，直到再次進(jìn)行寫入動(dòng)作的全部數(shù)據(jù)存儲(chǔ)電路的數(shù)據(jù)達(dá)到高電平(圖21，ST1～ST5)。
(第2頁程序)第2頁程序與第1頁程序一樣，從外部輸入第2頁的數(shù)據(jù)。這些數(shù)據(jù)存儲(chǔ)在各數(shù)據(jù)存儲(chǔ)電路310～31h/z的第1鎖存電路LAT(A)。
在第2頁程序動(dòng)作中，與第1頁程序動(dòng)作很大的不同是內(nèi)部數(shù)據(jù)裝入(ST11)。第2頁程序動(dòng)作根據(jù)第1頁程序動(dòng)作結(jié)果而有所不同。
如圖16、圖17A所示，在第1頁存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“0”的情況下(沒有進(jìn)行寫入動(dòng)作)，第2頁的數(shù)據(jù)為“0”(進(jìn)行寫入)時(shí)，設(shè)定存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“3”。第2頁的數(shù)據(jù)為“1”(沒有進(jìn)行寫入)時(shí)，設(shè)存儲(chǔ)單元的數(shù)據(jù)仍為狀態(tài)“0”。在存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“1”的情況下(在第1頁進(jìn)行了寫入動(dòng)作)，第2頁的數(shù)據(jù)為“0”時(shí)(進(jìn)行寫入)，設(shè)定存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“2”。第2頁的數(shù)據(jù)為“1”時(shí)(沒有進(jìn)行寫入)，存儲(chǔ)單元的數(shù)據(jù)仍為狀態(tài)“1”。
這樣，第2頁程序動(dòng)作根據(jù)第1頁程序的動(dòng)作結(jié)果而有所不同。因此，在將第2頁數(shù)據(jù)寫入單元前，檢查并存儲(chǔ)存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”或狀態(tài)“1”是必要的。為此，讀出存儲(chǔ)單元的數(shù)據(jù)，并進(jìn)行裝入圖5所示數(shù)據(jù)存儲(chǔ)電路的第2鎖存電路LAT(B)的內(nèi)部數(shù)據(jù)裝入(ST11)。該內(nèi)部數(shù)據(jù)裝入是將圖16所示電位a供給字線，進(jìn)行讀出動(dòng)作。將該讀出結(jié)果存儲(chǔ)在數(shù)據(jù)存儲(chǔ)電路的第2鎖存電路LAT(B)。
圖26A表示內(nèi)部數(shù)據(jù)裝入時(shí)的動(dòng)作，圖27表示內(nèi)部數(shù)據(jù)裝入時(shí)各部分的順序。參照?qǐng)D26A、圖27說明內(nèi)部數(shù)據(jù)裝入的動(dòng)作。
內(nèi)部數(shù)據(jù)裝入時(shí)，首先，將圖5所示數(shù)據(jù)存儲(chǔ)電路的第1鎖存電路LAT(A)的數(shù)據(jù)存儲(chǔ)在非選擇側(cè)的位線。然后，在字線外加電位a，進(jìn)行讀出動(dòng)作。將該結(jié)果存儲(chǔ)在第1鎖存電路LAT(A)。當(dāng)存儲(chǔ)單元的數(shù)據(jù)為“0”時(shí)第1鎖存電路LAT(A)鎖存數(shù)據(jù)“0”，當(dāng)存儲(chǔ)單元的數(shù)據(jù)為“1”時(shí)第1鎖存電路LAT(A)存儲(chǔ)數(shù)據(jù)“1”。
在第2鎖存電路LAT(B)的數(shù)據(jù)為“1”后，在信號(hào)BLC2外加中間電位1V，使信號(hào)VREG為電壓VSS，使信號(hào)VRFY1為高電平。這樣，第1鎖存電路LAT(A)為數(shù)據(jù)“1”，也就是在存儲(chǔ)單元的數(shù)據(jù)為“1”時(shí)第2鎖存電路LAT(B)的數(shù)據(jù)為“0”。第1鎖存電路LAT(A)的數(shù)據(jù)為“0”，也就是存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“1”時(shí)第2鎖存電路LAT(B)的數(shù)據(jù)仍是“1”。此后，將存儲(chǔ)在非選擇側(cè)的位線的數(shù)據(jù)返回第1鎖存電路LAT(A)。
然后，與第1頁程序同樣，在各部分外加所定電壓。在該狀態(tài)下，根據(jù)存儲(chǔ)在第1鎖存電路LAT(A)的第2頁數(shù)據(jù)，對(duì)已選擇的全部單元進(jìn)行寫入(圖22，ST12)。
(第2頁檢驗(yàn))第2頁檢驗(yàn)具有第1檢驗(yàn)讀出(ST13)和第2檢驗(yàn)讀出(ST14)共2個(gè)檢驗(yàn)讀出。第1檢驗(yàn)讀出(ST13)檢驗(yàn)存儲(chǔ)單元的數(shù)據(jù)是否是狀態(tài)“2”。第2檢驗(yàn)讀出(ST14)檢驗(yàn)存儲(chǔ)單元的數(shù)據(jù)是否是狀態(tài)“3”。
(第2頁第1檢驗(yàn)讀出)圖26B表示第2頁第1檢驗(yàn)讀出的動(dòng)作，圖28表示第2頁第1檢驗(yàn)讀出時(shí)各部分的順序。
該檢驗(yàn)如圖16所示，在字線外加電位b’，進(jìn)行讀出動(dòng)作。其結(jié)果，當(dāng)存儲(chǔ)單元的閾值電壓達(dá)到b’時(shí)位線為高電平，當(dāng)閾值電壓未達(dá)到b’時(shí)為低電平。這時(shí)，使存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“3”的單元也關(guān)斷。因此，檢驗(yàn)為OK。另外，在第1頁的寫入動(dòng)作時(shí)不寫入，則與數(shù)據(jù)為狀態(tài)“0”的存儲(chǔ)單元連接的位線電位為低電位。
也就是，在第1頁的寫入動(dòng)作時(shí)不寫入，當(dāng)存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“0”時(shí)，通過上述內(nèi)部數(shù)據(jù)裝入，第2鎖存電路LAT(B)的結(jié)點(diǎn)ND為高電平。在這種狀態(tài)下設(shè)供給圖5所示晶體管61u的電流通路的信號(hào)VREG為圖28所示的接地電壓VSS，設(shè)供給柵極的信號(hào)VRFY2為高電平。這樣，在第2鎖存電路LAT(B)的結(jié)點(diǎn)ND為高電平時(shí)，晶體管61t導(dǎo)通，位線被強(qiáng)制為低電平。
與第1頁檢驗(yàn)動(dòng)作同樣，設(shè)信號(hào)VREG為電源電壓VCC，設(shè)供給晶體管611柵極的信號(hào)VRFY1為高電平。這樣，當(dāng)?shù)?鎖存電路LAT(A)的結(jié)點(diǎn)NC鎖存高電平(不進(jìn)行寫入)時(shí)，晶體管61k導(dǎo)通。因此，位線為高電平。該動(dòng)作以后，將位線電位寫入第1鎖存電路LAT(A)。
通過上述動(dòng)作，第1鎖存電路LAT(A)鎖存高電平，如圖26B所示，由于存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“2”，則當(dāng)進(jìn)行寫入的單元達(dá)到閾值電壓時(shí)，不進(jìn)行寫入。在第1鎖存電路LAT(A)鎖存低電平時(shí)，由于存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“2”，則當(dāng)進(jìn)行寫入的單元未達(dá)到閾值電壓時(shí)，進(jìn)行寫入的存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“3”。
(第2頁第2檢驗(yàn)讀出)圖26C表示上述第2頁第2檢驗(yàn)讀出動(dòng)作，圖25表示此時(shí)各部分的順序。
該檢驗(yàn)與第1頁檢驗(yàn)動(dòng)作完全相同。這是因?yàn)槌藬?shù)據(jù)為狀態(tài)“3”的單元以外，不存在比圖16所示電位C’高的單元。為了檢驗(yàn)存儲(chǔ)單元的數(shù)據(jù)是否為狀態(tài)“1”，第1頁檢驗(yàn)在字線外加電位a’。然而，這時(shí)為了檢驗(yàn)存儲(chǔ)單元的數(shù)據(jù)是否為狀態(tài)“3”，在字線外加電位c’。
其結(jié)果，第1鎖存電路LAT(A)鎖存高電平，如圖26C所示，當(dāng)單元達(dá)到閾值電壓時(shí)，不進(jìn)行寫入(從開始第1鎖存電路LAT(A)即鎖存高電平)。同樣，第1鎖存電路LAT(A)鎖存低電平，當(dāng)單元未達(dá)到閾值電壓時(shí)，即存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“3”時(shí)寫入，當(dāng)未達(dá)到狀態(tài)“3”的NG，將在狀態(tài)“2”寫入存儲(chǔ)單元的數(shù)據(jù)。
第2頁檢驗(yàn)，進(jìn)行第1檢驗(yàn)讀出和第2檢驗(yàn)讀出的2次檢驗(yàn)讀出。第1檢驗(yàn)讀出是將存儲(chǔ)單元的數(shù)據(jù)寫入狀態(tài)“2”的檢驗(yàn)讀出，第2檢驗(yàn)讀出是寫入狀態(tài)“3”的檢驗(yàn)讀出。第1鎖存電路LAT(A)為低電平時(shí)再次進(jìn)行寫入動(dòng)作。這樣，反復(fù)進(jìn)行該程序動(dòng)作和檢驗(yàn)動(dòng)作，直到全部數(shù)據(jù)存儲(chǔ)電路的數(shù)據(jù)為高電平(圖22，ST12～ST17)。
然而，存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“3”時(shí)，閾值電壓高。因此，該存儲(chǔ)單元不容易寫入。在反復(fù)進(jìn)行的程序檢驗(yàn)動(dòng)作中，開始的數(shù)次可以省略存儲(chǔ)單元的數(shù)據(jù)是否為狀態(tài)“3”的檢驗(yàn)動(dòng)作。反復(fù)進(jìn)行數(shù)次程序檢驗(yàn)動(dòng)作，將閾值電壓比狀態(tài)“3”低的狀態(tài)“2”的數(shù)據(jù)寫入的存儲(chǔ)單元，即應(yīng)結(jié)束寫入。因此，寫入狀態(tài)“2”的數(shù)據(jù)的存儲(chǔ)單元，反復(fù)進(jìn)行數(shù)次程序檢驗(yàn)動(dòng)作后，即可省略檢驗(yàn)。
(讀出動(dòng)作)圖29表示讀出動(dòng)作的順序。
讀出動(dòng)作如圖29所示，首先，輸入讀出指令“00h”后，從輸入地址開始。讀出動(dòng)作中，由地址指定的頁的全部單元的數(shù)據(jù)，分別在數(shù)據(jù)存儲(chǔ)電路310～31n/z中讀出。此后，信號(hào)BUSY解除，處于準(zhǔn)備就緒狀態(tài)，根據(jù)信號(hào)RE的觸發(fā)，按照由列地址指定的順序，從數(shù)據(jù)存儲(chǔ)電路輸出數(shù)據(jù)。
圖30表示倍速讀出動(dòng)作的順序。該倍速讀出是在一次讀出動(dòng)作中，在各數(shù)據(jù)存儲(chǔ)電路全部讀出4個(gè)存儲(chǔ)單元陣列內(nèi)的頁的單元。然后，當(dāng)信號(hào)BUSY解除并處于準(zhǔn)備就緒狀態(tài)時(shí)，根據(jù)信號(hào)RE的觸發(fā)，按照由列地址指定的順序，從數(shù)據(jù)存儲(chǔ)電路輸出數(shù)據(jù)。到了1個(gè)存儲(chǔ)單元陣列的最終列地址，輸出短信號(hào)BUSY(1.5μs)。此后信號(hào)BUSY解除并處于準(zhǔn)備就緒狀態(tài)時(shí)，根據(jù)信號(hào)RE的觸發(fā)，輸出下一個(gè)存儲(chǔ)單元陣列的數(shù)據(jù)。反復(fù)該動(dòng)作，可以一次讀出，順序輸出4頁的數(shù)據(jù)。但是，該4頁是不連續(xù)的4頁。因此，如圖6C、6D所示，必須對(duì)地址予以安排。
本實(shí)施例的存儲(chǔ)器是多值存儲(chǔ)器，1個(gè)單元存儲(chǔ)2位數(shù)據(jù)。該2位數(shù)據(jù)由地址A9指定。也就是，如上所述，當(dāng)?shù)刂稟9為高電平時(shí)指定第2頁。地址A9為低電平時(shí)指定第1頁。
圖31是概略表示讀出動(dòng)作的流程圖。
讀出動(dòng)作，在輸入讀出指令“00h”后，從輸入地址開始(ST21)。當(dāng)?shù)刂稟9為高電平時(shí)，讀出第2頁的數(shù)據(jù)(ST25)。該第2頁讀出，如圖16、圖17A所示，判別存儲(chǔ)單元的數(shù)據(jù)是否是“2”以下。
當(dāng)?shù)刂稟9為低電平時(shí)，讀出第1頁的數(shù)據(jù)。第1頁的讀出動(dòng)作具有2個(gè)讀出動(dòng)作。第1讀出動(dòng)作(第1頁讀出1)(ST22)，如圖16、圖17A所示，判別存儲(chǔ)單元的數(shù)據(jù)是“2”以下或是“3”。第2讀出動(dòng)作(第1頁讀出2)(ST24)，如圖16、圖17A所示，判別存儲(chǔ)單元的數(shù)據(jù)是“1”或是“2”以上。
與部分優(yōu)良品的不良?jí)K對(duì)應(yīng)的塊選擇電路的熔絲109被切斷。對(duì)于2值和4值的第2頁讀出動(dòng)作，當(dāng)存取不良?jí)K時(shí)，不選擇該不良?jí)K，不流過電流。因此，自動(dòng)輸出數(shù)據(jù)“0”。然而，對(duì)于4值存儲(chǔ)器的第1頁的讀出動(dòng)作，通過第1、第2讀出動(dòng)作(第1頁讀出1、2)，輸出數(shù)據(jù)“1”。根據(jù)從圖12所示倒相電路114輸出的信號(hào)FUSECUT，可以知道是否切斷熔絲109。當(dāng)切斷熔絲時(shí)，僅進(jìn)行第1讀出動(dòng)作(第1頁讀出1)，不進(jìn)行第2讀出動(dòng)作(第1頁讀出2)，輸出數(shù)據(jù)“0”(ST23)。
以下參照?qǐng)D32到圖35，詳細(xì)說明讀出動(dòng)作。
(第2頁讀出)第2頁讀出，如圖16所示，在選擇的字線外加讀出時(shí)的電位C。
接著，如圖34所示，在選擇的塊內(nèi)的非選擇字線和選擇線SG1外加Vread(4.5V)。在圖5所示數(shù)據(jù)存儲(chǔ)電路晶體管61g的柵極外加高電平的BIAS，使位線予通電。然后，使單元的源極側(cè)的選擇線SG2為高電平。當(dāng)單元的閾值電壓比電位C高時(shí)，由于單元關(guān)斷，則位線仍是高電平。當(dāng)單元的閾值電壓未達(dá)到電位C時(shí)，由于單元導(dǎo)通，則位線為接地電位VSS。如圖17A所示，定義存儲(chǔ)單元的數(shù)據(jù)和存儲(chǔ)單元的閾值電壓。在存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”或狀態(tài)“1”時(shí)，位線電位為低電平，當(dāng)是狀態(tài)“2”或狀態(tài)“3”時(shí)，位線電位為高電平。
然后，在第1鎖存電路LAT(A)寫入這些位線的電位。圖5所示第1鎖存電路LAT(A)的結(jié)點(diǎn)NA，如圖32所示，當(dāng)存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”或狀態(tài)“1”時(shí)為低電平，當(dāng)是狀態(tài)“2”或狀態(tài)“3”時(shí)為高電平。結(jié)點(diǎn)NB是與結(jié)點(diǎn)NA相反的電平。當(dāng)列選擇線CSL為高電平時(shí)，晶體管610、61n導(dǎo)通，將結(jié)點(diǎn)NB、NA的電位輸出到輸出緩沖器4。
(第1頁讀出)以下，讀出第1頁數(shù)據(jù)。當(dāng)由第1頁讀出輸出的數(shù)據(jù)是“1”時(shí)，如圖17A所示，存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”或狀態(tài)“3”。
因而，最初判斷存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“2”以下或狀態(tài)“3”。下一個(gè)必定判斷存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”或狀態(tài)“1”以上。
{第1讀出動(dòng)作}第1讀出動(dòng)作判斷存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“2”以下或是狀態(tài)“3”。圖33A表示第1頁的第1讀出動(dòng)作，圖23的左一半表示這時(shí)的順序。圖35中的順序與圖34一樣。
首先，為了檢查存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“2 ”以下或是狀態(tài)“3”，在字線外加電位C，讀出存儲(chǔ)單元的數(shù)據(jù)。其結(jié)果，第1鎖存電路LAT(A)鎖存高電平，如圖33A所示，存儲(chǔ)單元的數(shù)據(jù)僅是狀態(tài)“3”。當(dāng)?shù)?鎖存電路LAT(A)鎖存低電平時(shí)，存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”、狀態(tài)“1”、狀態(tài)“2”的其中之一。
{第2讀出動(dòng)作}第2讀出動(dòng)作判斷存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”或是狀態(tài)“1”以上。圖33B表示第1頁的第2讀出動(dòng)作，圖35的右一半表示這時(shí)的順序。
為了檢查存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”或是狀態(tài)“1”以上，在字線外加電位a，讀出存儲(chǔ)單元的數(shù)據(jù)。其結(jié)果，第1鎖存電路LAT(A)鎖存低電平，存儲(chǔ)單元的數(shù)據(jù)僅是狀態(tài)“0”。當(dāng)?shù)?鎖存電路LAT(A)鎖存高電平時(shí)，存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“1”、狀態(tài)“2”、狀態(tài)“3”的其中之一。
這里，使圖5所示信號(hào)VREG為接地電位VSS，使供給晶體管611的柵極的信號(hào)VRFY1為高電平。當(dāng)?shù)?鎖存電路LAT(A)鎖存高電平時(shí)，也就是在第1頁的第1讀出動(dòng)作中，存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“3”時(shí)，位線被強(qiáng)制在低電平。其結(jié)果，當(dāng)存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”或狀態(tài)“3”時(shí)，位線的電位為低電平。當(dāng)存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“1”或狀態(tài)“2”時(shí)，位線的電位為高電平。
在第1鎖存電路LAT(A)寫入這些位線電位，如圖33B所示，當(dāng)存儲(chǔ)單元的數(shù)據(jù)是狀態(tài)“0”、狀態(tài)“3”時(shí)，第1鎖存電路LAT(A)的結(jié)點(diǎn)NA為低電平。當(dāng)是狀態(tài)“1”、狀態(tài)“2”時(shí)，結(jié)點(diǎn)NA為高電平。結(jié)點(diǎn)NB是與結(jié)點(diǎn)NA相反的電平。當(dāng)列選擇線CSL為高電平時(shí)，晶體管61o、61n導(dǎo)通，將結(jié)點(diǎn)NB、NA的電位輸出到輸出緩沖器4。
(自動(dòng)擦除)圖36表示擦除動(dòng)作。擦除動(dòng)作，以塊單位進(jìn)行擦除。首先，輸入選擇塊的塊選擇指令“60h”，然后，輸入塊地址。當(dāng)輸入自動(dòng)擦除的實(shí)行指令“Doh”時(shí)，開始自動(dòng)擦除。
圖37表示倍速擦除動(dòng)作。倍速擦除動(dòng)作，更換陣列地址(A15、A16)，3次輸入塊選擇指令“60h”、塊地址。然后，通過輸入塊選擇指令“60h”、地址、自動(dòng)擦除實(shí)行指令“Doh”，開始倍速擦除動(dòng)作。
塊地址(A17～A26)，每次輸入任意的地址，但當(dāng)圖1所示行地址寄存器18輸入下一個(gè)地址時(shí)，消除前面的地址。因此，在每個(gè)地址輸入，用圖1所示陣列塊鎖存電路19在每個(gè)存儲(chǔ)單元陣列鎖存塊地址。
圖38表示自動(dòng)擦除的流程圖。首先，進(jìn)行選擇的塊的擦除動(dòng)作(ST31)。然后，對(duì)與數(shù)據(jù)存儲(chǔ)電路連接的2條位線(BLi、BL+1)中的1條位線(BLi)進(jìn)行擦除檢驗(yàn)讀出動(dòng)作，當(dāng)未充分擦除時(shí)，再次進(jìn)行擦除(ST32～ST35、ST31)。當(dāng)存儲(chǔ)單元充分擦除時(shí)，再對(duì)其他位線(BLi)進(jìn)行擦除檢驗(yàn)讀出動(dòng)作(ST36)。其結(jié)果，當(dāng)未充分擦除時(shí)，再次進(jìn)行擦除(ST36～ST39、ST31)。在存儲(chǔ)單元充分擦除時(shí)結(jié)束。
在將不良?jí)K替換為塊冗余前的測(cè)試工序中，在各擦除檢驗(yàn)動(dòng)作ST33、ST36之后，對(duì)第1鎖存電路LAT(A)鎖存的低電平數(shù)據(jù)的數(shù)目，也就是檢驗(yàn)失誤的數(shù)目進(jìn)行計(jì)數(shù)。當(dāng)該計(jì)數(shù)值是規(guī)定值(本例中，列冗余是4個(gè)時(shí)是4，列冗余是8個(gè)時(shí)是8)以上時(shí)，再次反復(fù)進(jìn)行擦除(ST34、ST38)。
部分優(yōu)良品的不良?jí)K，測(cè)試后熔絲109被切斷。因此，在存取該不良?jí)K時(shí)，不選擇該不良?jí)K。第1鎖存電路LAT(A)其數(shù)據(jù)為低電平，擦除檢驗(yàn)不是OK。然而，根據(jù)從圖12所示倒相電路114輸出的信號(hào)FUSECUT，可以知道是否切斷熔絲109。當(dāng)根據(jù)信號(hào)FUSECUT切斷熔絲109時(shí)，檢驗(yàn)為OK。
(擦除)圖39表示擦除動(dòng)作的順序。進(jìn)行擦除動(dòng)作時(shí)，存儲(chǔ)單元的數(shù)據(jù)為狀態(tài)“0”，在第1頁、第2頁、任一頁進(jìn)行讀出時(shí)，都輸出數(shù)據(jù)“1”。
(擦除檢驗(yàn))圖40表示擦除檢驗(yàn)動(dòng)作的順序。1次擦除檢驗(yàn)動(dòng)作，對(duì)與數(shù)據(jù)存儲(chǔ)電路連接的2條位線(BLi、BL+1)中的1條位線(BLi)進(jìn)行擦除檢驗(yàn)讀出動(dòng)作。因此，使塊內(nèi)的全部字線WL為選擇狀態(tài)VSS。使單元的源極線SRC為VDD、選擇線SG1為Vread之后，單元的源極側(cè)的選擇線SG2為Vread。在單元的漏極側(cè)，即在位線，輸出16個(gè)單元中最淺的單元的-Vth的電位。
這里，當(dāng)?shù)?鎖存電路LAT(A)為高電平、信號(hào)BLC1為1.6V、Vth為-0.6V以下(擦除充分)時(shí)，第1鎖存電路LAT(A)仍為高電平。然而，當(dāng)Vth為-0.6V以上(擦除不充分)時(shí)，第1鎖存電路LAT(A)其數(shù)據(jù)為低電平。當(dāng)全部第1鎖存電路LAT(A)的數(shù)據(jù)為高電平時(shí)，擦除檢驗(yàn)為OK。
(升壓移動(dòng)測(cè)試)
圖41表示設(shè)置在圖1所示控制電壓發(fā)生電路14內(nèi)的電壓設(shè)定電路。如前所述，控制電壓發(fā)生電路14具有升壓電路。該升壓電路產(chǎn)生程序電壓Vpgm、擦除電壓Vera、以及電壓Vpass。如前所述，程序電壓Vpgm分?jǐn)?shù)階段升壓。
然而，存儲(chǔ)單元的特性根據(jù)工序的變動(dòng)等而變化，升壓電路產(chǎn)生的上述各電壓也隨工序的變動(dòng)等而變化。因此，必須根據(jù)芯片的特性設(shè)定程序電壓Vpgm、擦除電壓Vera、以及電壓Vpass。在向冗余區(qū)域替換前的測(cè)試時(shí)，進(jìn)行自動(dòng)程序和自動(dòng)擦除，根據(jù)其結(jié)果，進(jìn)行程序開始電壓的設(shè)定和擦除開始電壓的設(shè)定。
圖41所示電壓設(shè)定電路，可以根據(jù)芯片特性設(shè)定最適合的程序電壓Vpgm、電壓Vpass、以及擦除電壓Vera。
該電壓設(shè)定電路由初始數(shù)據(jù)存儲(chǔ)用熔絲161、計(jì)數(shù)器162構(gòu)成。上述初始數(shù)據(jù)存儲(chǔ)用熔絲161用熔絲設(shè)定用于控制電壓Vpgm、電壓Vpass、以及電壓Vera的初始數(shù)據(jù)。這些熔絲根據(jù)自動(dòng)程序和自動(dòng)擦除的結(jié)果進(jìn)行程序。這些自動(dòng)程序和自動(dòng)擦除在向冗余區(qū)域替換前的測(cè)試時(shí)進(jìn)行。在熔絲設(shè)定的上述初始數(shù)據(jù)，當(dāng)產(chǎn)生電壓Vpgm、電壓Vpass、以及電壓Vera時(shí)，在計(jì)數(shù)器162預(yù)置。計(jì)數(shù)器162由預(yù)置計(jì)數(shù)器構(gòu)成。將信號(hào)CT1、CT2供給該計(jì)數(shù)器162。該計(jì)數(shù)器162的輸出信號(hào)，例如連接于升壓電路163的限幅器，改變?cè)撓薹鞯南薅ㄖ怠?br> 上述信號(hào)CT1，例如在1次程序或擦除動(dòng)作結(jié)束、檢驗(yàn)為NG時(shí)供給。計(jì)數(shù)器162根據(jù)信號(hào)CT1增加。根據(jù)計(jì)數(shù)器162的輸出信號(hào)，控制限幅器，從升壓電路163輸出高1級(jí)的電壓。
上述信號(hào)CT2表示本實(shí)施例的特征。也就是，在測(cè)試狀態(tài)時(shí)，按數(shù)級(jí)增加從初始數(shù)據(jù)存儲(chǔ)用熔絲161讀出數(shù)據(jù)的程序開始電壓和擦除開始電壓。
以往，調(diào)整后的加速試驗(yàn)，一律加稍高的程序開始電壓和擦除開始電壓。然而，由于使用信號(hào)CT2，可具有用于加速試驗(yàn)的±數(shù)級(jí)(Step)變化的功能。因此，可對(duì)各個(gè)芯片加適當(dāng)?shù)碾妷骸?br> 在使電壓Vpass、Vpgm為比由初始數(shù)據(jù)存儲(chǔ)用熔絲161設(shè)定的數(shù)據(jù)低的電壓的程序非選擇的加速試驗(yàn)中，必須在負(fù)方向增加計(jì)數(shù)器162。然而，可在該負(fù)方向增加的計(jì)數(shù)器是復(fù)雜的。因此，使用信號(hào)CT2，通過按(1周)-(數(shù)級(jí))增加計(jì)數(shù)器，設(shè)定在比由初始數(shù)據(jù)存儲(chǔ)用熔絲161設(shè)定的數(shù)據(jù)較低的電壓。采用這種構(gòu)成，不使用復(fù)雜的計(jì)數(shù)器，即可容易地設(shè)定所要求的值。
上述第1實(shí)施例中，存儲(chǔ)單元陣列1具有多個(gè)塊bkl0～bkl23、多個(gè)塊冗余blkRD0～blkRD9。在各塊bkl0～bkl23和各塊冗余blkRD0～blkRD9，設(shè)置塊選擇電路6a。各塊選擇電路6a具有熔絲109，通過切斷該熔絲109，可將任意塊冗余blkRD0～blkRD9設(shè)定為存儲(chǔ)用于保密的信息的ROM塊。因此，能夠可靠地將保密信息設(shè)定在ROM塊中。
通過按照要求切斷設(shè)置在控制部15的ROM塊的禁止寫入電路15a、禁止擦除電路15b的熔絲151c、152c，可以適當(dāng)?shù)厥筊OM塊為禁止寫入、禁止擦除。
通過切斷與不良?jí)K對(duì)應(yīng)的塊選擇電路6a的熔絲109，能夠可靠地使不良?jí)K為非選擇。因此，在程序(倍速自動(dòng)程序)和擦除(倍速自動(dòng)擦除)時(shí)，可以防止檢驗(yàn)反復(fù)進(jìn)行到最大次數(shù)。
上述實(shí)施例，可以通過設(shè)置在控制部15的熔絲，設(shè)定使用ECC和不使用ECC的情況。當(dāng)不使用ECC時(shí)，可以將ECC使用的21位用于冗余，能夠提高不良的救濟(jì)效率。
在冗余替換前的測(cè)試工序中，進(jìn)行自動(dòng)程序和自動(dòng)擦除時(shí)，在存在列不良的情況下，用于該不良列的檢驗(yàn)為NG。然而，上述實(shí)施例中，忽略列冗余數(shù)在規(guī)定值以下時(shí)的檢驗(yàn)結(jié)果。因此，在冗余替換前的測(cè)試時(shí)，可以進(jìn)行自動(dòng)程序和自動(dòng)擦除，并可據(jù)此進(jìn)行程序開始電壓的設(shè)定和擦除開始電壓的設(shè)定。
而且，將信號(hào)CT2供給計(jì)數(shù)器162，通過該信號(hào)CT2，具有使由初始數(shù)據(jù)存儲(chǔ)用熔絲161固定的程序開始電壓和擦除開始電壓用于加速試驗(yàn)的±數(shù)級(jí)的功能。因此，如以往一樣，在調(diào)整后的加速試驗(yàn)中，與一律加稍高的程序開始電壓和擦除開始電壓的情況比較，具有可以加適合各個(gè)芯片的電壓的優(yōu)點(diǎn)。
(第2實(shí)施例)下面說明本發(fā)明的第2實(shí)施例。第1實(shí)施例在1頁寫入動(dòng)作時(shí)，寫入1位的數(shù)據(jù)。在第2實(shí)施例中，當(dāng)1頁的寫入動(dòng)作時(shí)寫入1位、2頁同時(shí)寫入動(dòng)作時(shí)可連續(xù)寫入2位，同時(shí)寫入連續(xù)頁時(shí)可高速寫入。
第1實(shí)施例中，分別對(duì)第1頁、第2頁進(jìn)行程序時(shí)，第1頁的程序?qū)懭?個(gè)閾值，第2頁的程序?qū)懭?個(gè)閾值。第1頁、第2頁同時(shí)程序?qū)懭?個(gè)閾值。
圖42表示適用于第2實(shí)施例的數(shù)據(jù)存儲(chǔ)電路的構(gòu)成。這里，為了簡(jiǎn)化說明，數(shù)據(jù)存儲(chǔ)電路具有3個(gè)鎖存電路。(在2個(gè)鎖存電路可一次寫入3個(gè)閾值)。
圖42中，與圖5相同部分附與相同符號(hào)，僅對(duì)不同部分予以說明。圖42所示數(shù)據(jù)存儲(chǔ)電路還具有第3鎖存電路LAT(C)。第3鎖存電路LAT(C)，在上述結(jié)點(diǎn)NE與晶體管62f的電流通路的一端連接。將信號(hào)BLC3供給該晶體管62f的柵極。在該晶體管62f的電流通路的另一端，通過P溝道MOS晶體管62j與端子62i連接。將電壓VCC供給該端子62i。將信號(hào)PRSTB3供給上述晶體管62j的柵極。
在上述晶體管62f的電流通路的另一端與第3鎖存電路LAT(C)連接。該第3鎖存電路LAT(C)由2個(gè)同步脈沖倒相電路62k、62l構(gòu)成。同步脈沖倒相電路62k由信號(hào)SEN3、SEN3B控制，同步脈沖倒相電路62l由信號(hào)LAT3、LAT3B控制。該第3鎖存電路LAT(C)鎖存從存儲(chǔ)單元讀出的數(shù)據(jù)。
在結(jié)點(diǎn)NE，串聯(lián)連接晶體管62q、62h。晶體管62q的柵極與上述第3鎖存電路LAT(C)的結(jié)點(diǎn)NF連接，將信號(hào)VRFY3供給晶體管62h的柵極。將信號(hào)VREG供給晶體管62h的電流通路。這些晶體管62q、62h根據(jù)第3鎖存電路LAT(C)鎖存的數(shù)據(jù)設(shè)定位線的電位。
說明上述構(gòu)成的動(dòng)作。
(第1頁、第2頁同時(shí)程序)圖43表示第1頁、第2頁同時(shí)程序的動(dòng)作順序，圖44、圖45表示各部分的動(dòng)作。圖46表示流程圖。
第1頁、第2頁同時(shí)程序時(shí)，與圖19同樣，首先，數(shù)據(jù)輸入指令“80h”之后，輸入地址、數(shù)據(jù)。當(dāng)從外部輸入的數(shù)據(jù)是表示不進(jìn)行寫入的數(shù)據(jù)“1”時(shí)，圖42的第1鎖存電路LAT(A)的結(jié)點(diǎn)NC為高電平。當(dāng)從外部輸入的數(shù)據(jù)是表示進(jìn)行寫入的數(shù)據(jù)“0”時(shí)，結(jié)點(diǎn)NC為低電平。
然后，如圖44所示，將第1鎖存電路LAT(A)鎖存的數(shù)據(jù)移動(dòng)到第2鎖存電路LAT(B)。因此，與上述倍速程序同樣，輸入指令“12h”。該指令也是較短的1.5μs。這時(shí)，將第1鎖存電路LAT(A)的內(nèi)容傳送到第2鎖存電路LAT(B)。此后，再次輸入指令“80h”、地址、數(shù)據(jù)。這里的地址是前面輸入的地址相鄰頁的地址(不同于A9)。該數(shù)據(jù)被鎖存在第1鎖存電路LAT(A)。然后，輸入自動(dòng)程序?qū)嵭兄噶睢?0h”，開始自動(dòng)程序。
在檢驗(yàn)存儲(chǔ)單元的數(shù)據(jù)是否為狀態(tài)“1”時(shí)，寫入狀態(tài)“2”、“3”的存儲(chǔ)單元為OK。將其強(qiáng)制為NG。因此，使對(duì)應(yīng)于寫入狀態(tài)“2”、“3”的存儲(chǔ)單元的第2鎖存電路LAT(B)為數(shù)據(jù)“1”。在檢驗(yàn)存儲(chǔ)單元的數(shù)據(jù)是否為狀態(tài)“2”時(shí)，寫入狀態(tài)“3”的存儲(chǔ)單元為OK。因此，強(qiáng)制其為NG，對(duì)于寫入狀態(tài)“3”的存儲(chǔ)單元，使第3鎖存電路LAT(C)為數(shù)據(jù)“1”。
也就是，首先被第1鎖存電路LAT(A)、第2鎖存電路LAT(B)鎖存的數(shù)據(jù)之一方或雙方為表示寫入的數(shù)據(jù)“0”時(shí)，使第1鎖存電路LAT(A)為寫入狀態(tài)。
為了進(jìn)行這些操作，如圖45A所示，調(diào)換第2鎖存電路LAT(B)和第3鎖存電路LAT(C)的數(shù)據(jù)。其結(jié)果，寫入狀態(tài)“3”，第2鎖存電路LAT(B)為高電平，寫入狀態(tài)“2”、“3”，第3鎖存電路LAT(C)為高電平(ST41)。
然后，進(jìn)行程序動(dòng)作。該程序動(dòng)作利用圖23所示的順序，與分別進(jìn)行第1頁、第2頁的程序的情況完全相同(ST42)。
圖45B、45C、45D表示檢驗(yàn)動(dòng)作。
在判別圖45B所示存儲(chǔ)單元的數(shù)據(jù)是否為狀態(tài)“1”的檢驗(yàn)中，寫入狀態(tài)“2”和狀態(tài)“3”的存儲(chǔ)單元為OK。然而，通過上述操作，寫入狀態(tài)“2”和狀態(tài)“3”時(shí)，第3鎖存電路LAT(C)為高電平。因此，使強(qiáng)制位線為低電平作為NG(ST43)。
在判別圖45C所示存儲(chǔ)單元的數(shù)據(jù)是否為狀態(tài)“2”的檢驗(yàn)中，寫入狀態(tài)“3”的存儲(chǔ)單元為OK。然而，通過上述操作，寫入狀態(tài)“3”時(shí)，第2鎖存電路LAT(B)為高電平。因此，使強(qiáng)制位線為低電平作為NG(ST44)。
在判別圖45D所示存儲(chǔ)單元的數(shù)據(jù)是否為狀態(tài)“3”的檢驗(yàn)中，為OK的僅是寫入狀態(tài)“3”的情況(ST45)。
因此，當(dāng)?shù)?鎖存電路LAT(A)為低電平時(shí)，不再進(jìn)行寫入動(dòng)作，直到全部數(shù)據(jù)存儲(chǔ)電路的第1鎖存電路LAT(A)的數(shù)據(jù)為高電平之前，反復(fù)進(jìn)行該程序動(dòng)作和檢驗(yàn)動(dòng)作(ST48)。
在將不良?jí)K替換為塊冗余前的測(cè)試工序中，對(duì)被第1鎖存電路LAT(A)鎖存的低電平數(shù)據(jù)的數(shù)目，也就是檢驗(yàn)失誤的數(shù)目進(jìn)行計(jì)數(shù)。當(dāng)該計(jì)數(shù)值是規(guī)定值(本例中，列冗余是4個(gè)時(shí)為4，列冗余是8個(gè)時(shí)為8)以上時(shí)，再次反復(fù)進(jìn)行程序檢驗(yàn)，在規(guī)定值以下時(shí)，結(jié)束程序動(dòng)作(ST46，ST47)。
(第1頁、第2頁倍速同時(shí)程序)圖47表示第1頁、第2頁同時(shí)程序并倍速程序的動(dòng)作。這時(shí)與上述同樣，首先，輸入指令“80h”、地址、數(shù)據(jù)。該數(shù)據(jù)鎖存在第1鎖存電路LAT(A)中。然后，輸入指令“12h”，輸出信號(hào)BUSY。此后，將第1鎖存電路LAT(A)的數(shù)據(jù)傳送到第2鎖存電路LAT(B)。再重新輸入指令“80h”、地址(前面輸入的地址相鄰頁的地址)、數(shù)據(jù)、指令“11h”，輸出信號(hào)BUSY。改變陣列地址(A15、A16)進(jìn)行4次該動(dòng)作。最后，代替指令“11h”，輸入自動(dòng)程序?qū)嵭兄噶睢?0h”，開始實(shí)際的程序。
上述第2實(shí)施例中，第1、第2頁同時(shí)進(jìn)行程序。因此，可縮短程序時(shí)間。
并且，通過實(shí)行倍速程序，更加縮短了程序時(shí)間。
第1、第2實(shí)施例中，塊選擇電路6a具有熔絲109，禁止寫入電路15a和禁止擦除電路15b具有熔絲151c、152c，但是并不限定為熔絲，例如也可以使用EEPOM單元等非易失存儲(chǔ)器。關(guān)于其他熔絲也是一樣的。
對(duì)于熟悉本技術(shù)的人很容易發(fā)現(xiàn)其他的優(yōu)點(diǎn)和變更。本發(fā)明具有多種表達(dá)形式，不限定于這里的特定描述和表示的實(shí)例。因此，除非超出了由本發(fā)明權(quán)利要求和其等同物限定的本發(fā)明概念的精神和范圍，各種變更都是可以實(shí)現(xiàn)的。
本申請(qǐng)具有2000年9月28日提交的在先日本專利申請(qǐng)No.2000-297443的優(yōu)先權(quán)，其全部?jī)?nèi)容已被引證在本申請(qǐng)中。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征是包含具有第1、第2存儲(chǔ)區(qū)域的存儲(chǔ)單元陣列，上述第1存儲(chǔ)區(qū)域具有由地址信號(hào)選擇的多個(gè)存儲(chǔ)元件，上述第2存儲(chǔ)區(qū)域具有由控制信號(hào)選擇的多個(gè)存儲(chǔ)元件；分別與上述第1、第2存儲(chǔ)區(qū)域?qū)?yīng)設(shè)置的選擇電路(6、6a)，上述各選擇電路具有存儲(chǔ)電路(109)，根據(jù)地址信號(hào)選擇上述第1或第2存儲(chǔ)區(qū)域；在上述存儲(chǔ)電路并聯(lián)連接的開關(guān)元件(108)，上述開關(guān)元件在上述存儲(chǔ)電路被切斷的狀態(tài)下，根據(jù)控制信號(hào)導(dǎo)通，將上述選擇電路設(shè)定在可能選擇。
2.根據(jù)權(quán)利要求1所述的裝置，其特征是還包含替換上述第1存儲(chǔ)區(qū)域內(nèi)不良存儲(chǔ)元件的第3存儲(chǔ)區(qū)域。
3.根據(jù)權(quán)利要求2所述的裝置，其特征是，上述控制電路將上述第3存儲(chǔ)區(qū)域作為上述第2存儲(chǔ)區(qū)域予以控制。
4.根據(jù)權(quán)利要求3所述的裝置，其特征是，上述第2存儲(chǔ)區(qū)域存儲(chǔ)保密信息。
5.根據(jù)權(quán)利要求1所述的裝置，其特征是還包含選擇上述第2存儲(chǔ)區(qū)域的選擇電路(20)，上述選擇電路在匯總程序和匯總擦除時(shí)，將上述第2存儲(chǔ)區(qū)域作為非選擇。
6.根據(jù)權(quán)利要求1所述的裝置，其特征是還包含檢出上述存儲(chǔ)電路(109)狀態(tài)的檢出電路(6b)。
7.一種半導(dǎo)體存儲(chǔ)裝置，其特征是包含具有多個(gè)存儲(chǔ)元件的多個(gè)塊；與上述各塊對(duì)應(yīng)設(shè)置的存儲(chǔ)電路(109)，上述存儲(chǔ)電路存儲(chǔ)第1邏輯電平或第2邏輯電平的數(shù)據(jù)；檢出上述存儲(chǔ)電路的存儲(chǔ)狀態(tài)的檢出電路(6b)；從上述各塊的存儲(chǔ)元件讀出數(shù)據(jù)的讀出電路，上述讀出電路在通過上述檢出電路檢述存儲(chǔ)電路存儲(chǔ)上述第1邏輯電平時(shí)，輸出上述塊內(nèi)存儲(chǔ)元件的數(shù)據(jù)，在檢出上述存儲(chǔ)電路存儲(chǔ)上述第2邏輯電平時(shí)，輸出不取決于上述塊內(nèi)存儲(chǔ)元件的數(shù)據(jù)的一定值。
8.根據(jù)權(quán)利要求7所述的裝置，其特征是還包含上述存儲(chǔ)電路，在對(duì)應(yīng)的上述塊有不良時(shí)，存儲(chǔ)上述第2邏輯電平的數(shù)據(jù)。
9.根據(jù)權(quán)利要求7所述的裝置，其特征是，上述存儲(chǔ)電路是熔絲元件和EEPROM單元的其中之一。
10.一種半導(dǎo)體存儲(chǔ)裝置，其特征是包含具有多個(gè)存儲(chǔ)元件的第1存儲(chǔ)區(qū)域(512列)，上述第1存儲(chǔ)區(qū)域存儲(chǔ)從外部輸入的數(shù)據(jù)；發(fā)生差錯(cuò)訂正代碼的差錯(cuò)訂正代碼發(fā)生電路(8)；與從上述外部輸入的數(shù)據(jù)相對(duì)應(yīng)，存儲(chǔ)由上述差錯(cuò)訂正代碼發(fā)生電路發(fā)生的差錯(cuò)訂正代碼的第2存儲(chǔ)區(qū)域(ECC代碼區(qū)域)，上述第2存儲(chǔ)區(qū)域在上述差錯(cuò)訂正代碼發(fā)生電路非激活時(shí)，用于替換上述第1存儲(chǔ)區(qū)域內(nèi)的不良存儲(chǔ)元件。
11.根據(jù)權(quán)利要求10所述的裝置，其特征是還包含將上述差錯(cuò)訂正代碼發(fā)生電路設(shè)定在激活和非激活其中之一的控制部(15)。
12.根據(jù)權(quán)利要求11所述的裝置，其特征是還包含接受寫入數(shù)據(jù)和從上述差錯(cuò)訂正代碼發(fā)生電路(8)供給的差錯(cuò)訂正代碼的數(shù)據(jù)存儲(chǔ)部(2)，上述數(shù)據(jù)存儲(chǔ)部與上述第1、第2存儲(chǔ)區(qū)域的列線連接。
13.根據(jù)權(quán)利要求12所述的裝置，其特征是還包含接受列地址信號(hào)的列地址寄存器(17)；與上述列地址寄存器和上述數(shù)據(jù)存儲(chǔ)部連接、對(duì)從上述列地址寄存器供給的上述列地址信號(hào)進(jìn)行譯碼的列譯碼器(3，10)，上述列譯碼器在上述差錯(cuò)訂正代碼發(fā)生電路激活時(shí)，與上述差錯(cuò)訂正代碼發(fā)生電路非激活時(shí)相比較，選擇較多的列線。
14.根據(jù)權(quán)利要求13所述的裝置，其特征是包含上述列譯碼器(3，10)包含列預(yù)置譯碼器，上述列預(yù)置譯碼器在上述差錯(cuò)訂正代碼發(fā)生電路激活時(shí)，對(duì)地址信號(hào)進(jìn)行代碼標(biāo)記，在上述差錯(cuò)訂正代碼發(fā)生電路非激活時(shí)，停止預(yù)譯碼，輸出選擇列冗余的信號(hào)。
15.一種半導(dǎo)體存儲(chǔ)裝置，其特征是包含存儲(chǔ)單元；產(chǎn)生用于控制上述存儲(chǔ)單元?jiǎng)幼鞯碾妷旱碾妷喊l(fā)生電路(163)；存儲(chǔ)由上述電壓發(fā)生電路產(chǎn)生的電壓初始值的存儲(chǔ)電路(161)；與上述存儲(chǔ)電路和上述電壓發(fā)生電路連接、根據(jù)上述存儲(chǔ)電路供給的初始值將由上述電壓發(fā)生電路產(chǎn)生的電壓控制為階梯狀的計(jì)數(shù)器(162)；在測(cè)試狀態(tài)時(shí)供給上述計(jì)數(shù)器的第1信號(hào)(CT2)，上述第1信號(hào)將上述計(jì)數(shù)器值按數(shù)級(jí)變化。
16.根據(jù)權(quán)利要求15所述的裝置，其特征是包含上述存儲(chǔ)電路(161)至少存儲(chǔ)數(shù)據(jù)的程序電壓和擦除電壓的初始值。
17.根據(jù)權(quán)利要求16所述的裝置，其特征是包含上述第1信號(hào)將供給上述計(jì)數(shù)器的程序電壓和擦除電壓的初始值的其中之一按數(shù)級(jí)增加。
18.根據(jù)權(quán)利要求15所述的裝置，其特征是還包含1次程序或擦除動(dòng)作結(jié)束，檢驗(yàn)為NG時(shí)供給上述計(jì)數(shù)器的第2信號(hào)。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲(chǔ)裝置，存儲(chǔ)單元陣列具有第1、第2存儲(chǔ)區(qū)域。上述第1存儲(chǔ)區(qū)域具有由地址信號(hào)選擇的多個(gè)存儲(chǔ)元件，上述第2存儲(chǔ)區(qū)域具有由控制信號(hào)選擇的多個(gè)存儲(chǔ)元件?？刂齐娐肪哂械?熔絲元件。上述控制電路在上述第1熔絲元件被切斷時(shí)，禁止對(duì)于上述第2存儲(chǔ)區(qū)域的寫入和擦除的至少其中之一。
文檔編號(hào)G11C16/08GK1540668SQ200410042179
公開日2004年10月27日 申請(qǐng)日期2001年9月20日 優(yōu)先權(quán)日2000年9月28日
發(fā)明者柴田升, 晴, 田中智晴 申請(qǐng)人:株式會(huì)社東芝