專利名稱：半導體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體存儲器的低電壓化和低功耗化。
背景技術(shù)：
圖6示出現(xiàn)有的SRAM的電路。該SRAM具有以陣列狀配置的多個存儲單元1A～1D。這些存儲單元因具有同一結(jié)構(gòu)，故以例示存儲單元1A來說明。存儲單元1A由2個負載用晶體管MP1A、MP2A、2個傳送用晶體管MN1A、MN2A和2個驅(qū)動用晶體管MN3A、MN4A構(gòu)成。2個傳送用晶體管MN1A、MN2A的柵極連接到字線WLn上，其漏極連接到位線BITO、NBITO上。2個負載用晶體管MP1A、MP2A的源極連接到高電壓電源VDD上，2個驅(qū)動用晶體管MN3A、MN4A的源極連接到低電壓電源VSS上。用負載用晶體管MP1A、MP2A和驅(qū)動用晶體管MN3A、MN4A形成了2個鎖存電路，各鎖存電路的輸出連接到傳送用晶體管MN1A、MN2A上。
此外，在圖6的SRAM中，2A、2B是分別連接到位線對(BITO、NBITO)、(BIT1、NBIT1)上的預充電·均衡電路，被輸入預充電信號PR。3A、3B是分別連接到位線對(BITO、NBITO)、(BIT1、NBIT1)上的列選擇器，被輸入列信號CA0、CA1。4是數(shù)據(jù)的寫入電路，經(jīng)1對總線BUS、NBUS連接到上述列選擇器3A、3B上。
按照圖7的時序圖說明上述SRAM的數(shù)據(jù)寫入時的工作。
在寫入時，利用寫入電路4將由預充電·均衡電路2A、2B預充電到高電壓電源VDD的電壓的位線(BITO、NBITO、BIT1、NBIT1)中用列選擇器(例如3A)選擇了的位線(BITO、NBITO)中的一方反轉(zhuǎn)為低電壓VSS。其次，使已被選擇的字線(例如WLn)激活，使存儲單元1A的傳送用晶體管MN1A、MN2A導通，在存儲單元1A中寫入數(shù)據(jù)。
但是，作為對于數(shù)據(jù)寫入的評價，在非專利文獻1中使用了寫入容限(margin)。該寫入容限規(guī)定了將存儲單元內(nèi)部的數(shù)據(jù)改寫為反轉(zhuǎn)數(shù)據(jù)時的容限。在如圖6中示出的SRAM那樣將驅(qū)動用晶體管MN3A～MN4D的各源極連接到低電壓電源VSS上的情況下，高電壓電源VDD越是低電壓化，寫入容限就越小。
因而，在圖6中示出的SRAM中，在低電壓化時，寫入容限變小，難以寫入與寫入前的數(shù)據(jù)反轉(zhuǎn)的數(shù)據(jù)。再者，在圖6中示出的SRAM中，由于連接到應寫入的存儲單元1A上的位線對BITO、NBITO中的一方以從高電壓VDD到低電壓VSS的滿振幅變化，故存在寫入時的消耗電流變大的缺點。
為了解決上述課題，例如在專利文獻1中，如圖8中所示，將同一行的存儲單元(1A、1C)～(1B、1D)的驅(qū)動用晶體管(MN3A、MN4A、MN3C、MN4C)～(MN3B、MN4B、MN3D、MN4D)的源極線公共地連接，用源極電位控制信號SLn～SL0控制該公共源極線，在寫入時，使上述驅(qū)動用晶體管的公共源極線中的1條成為浮置狀態(tài)，通過使位線對的電位差以比高電壓VDD與低電壓VSS之間的電位差(VDD-VSS)還小的電位差在存儲單元中進行寫入，實現(xiàn)了低功耗。
非專利文獻1電子通信信息學會論文雜志1992 Vol.J75 C-II No.7 pp350～3專利文獻1特開平8-180684號公報(圖8)但是，在圖8中示出的現(xiàn)有的半導體存儲器中，例如在位線對BITO、NBITO被選擇了的情況下，并例如在字線WLn被選擇了時，在選擇存儲單元1A中，傳送用晶體管MN1A、MN2A導通，利用源極電位控制信號SLn使驅(qū)動用晶體管MN3A、MN4A的源極成為浮置狀態(tài)，將位線BITO、NBITO的電位差傳遞給存儲單元1A以寫入數(shù)據(jù)，但即使在同一行的非選擇存儲單元1C中，由于傳送用晶體管MN1C、MN2C也導通，同時驅(qū)動用晶體管MN3C、MN4C的源極也成為浮置狀態(tài)，故存在非選擇存儲單元1C的蓄積節(jié)點DC、NDC的數(shù)據(jù)也被改寫的可能性。因而，不能用列選擇器3A、3B選擇連接到同一字線(例如WLn)上的多個存儲單元1A、1C。

發(fā)明內(nèi)容
本發(fā)明是為了解決現(xiàn)有的問題而進行的，其目的在于可對連接到同一字線上的存儲單元進行列選擇，可進行低電壓寫入，而且減少了寫入時的消耗電流。
為了達到以上的目的，在本發(fā)明中，在向存儲單元進行數(shù)據(jù)的寫入時，在連接到已被選擇的1對位線上的多個存儲單元中，使其各驅(qū)動用晶體管的源極成為浮置狀態(tài)。
具體地說，本發(fā)明的第1方面記載的半導體存儲器具備以陣列狀配置的多個存儲單元，上述各存儲單元包含其源極被供給第1電位、彼此的漏極連接到其柵極上的2個負載用晶體管；其源極和漏極的一方連接到1對位線上、另一方連接到上述2個負載用晶體管的各自的漏極上、其柵極連接到字線上的2個傳送用晶體管；以及其源極公共地被連接、其漏極連接到上述2個負載用晶體管的各自的漏極上、其柵極連接到彼此的漏極上的2個驅(qū)動用晶體管，其特征在于在位于上述位線的方向上的多個列的存儲單元中，以列為單位，多個存儲單元的各驅(qū)動用晶體管的源極線被公共地連接，對于上述各公共源極線來說，在選擇了上述位線的數(shù)據(jù)的寫入時，在上述字線的激活時只使與上述選擇位線對應的列的公共源極線成為浮置狀態(tài)。
本發(fā)明的第2方面記載的半導體存儲器的特征在于在上述本發(fā)明的第1方面記載的半導體存儲器中，在使上述同一列的多個存儲單元的各驅(qū)動用晶體管的公共源極線成為浮置狀態(tài)時，以比上述第1電位與比上述第1電位低的第2電位的電位差小的電位差為上述1對位線的電位在上述存儲單元中寫入數(shù)據(jù)。
本發(fā)明的第3方面記載的半導體存儲器的特征在于在上述本發(fā)明的第1方面記載的半導體存儲器中，上述各存儲單元的傳送用晶體管由N型晶體管構(gòu)成，使上述1對位線以上述第1電位與上述第2電位之間的第3電位的附近的電位工作。
本發(fā)明的第4方面記載的半導體存儲器的特征在于在上述本發(fā)明的第1方面記載的半導體存儲器中，上述各存儲單元的傳送用晶體管由P型晶體管構(gòu)成，使上述1對位線以上述第1電位附近的電位工作。
本發(fā)明的第5方面記載的半導體存儲器的特征在于在上述本發(fā)明的第3方面記載的半導體存儲器中，利用P型晶體管使上述1對位線的電位均衡于同一電位上。
本發(fā)明的第6方面記載的半導體存儲器的特征在于在上述本發(fā)明的第1方面記載的半導體存儲器中，在進行向上述存儲單元的數(shù)據(jù)的寫入時，只在規(guī)定的一定期間內(nèi)使上述字線激活，同時只在上述一定期間內(nèi)使上述驅(qū)動用晶體管的源極成為浮置狀態(tài)。
本發(fā)明的第7方面記載的半導體存儲器的特征在于在上述本發(fā)明的第1方面記載的半導體存儲器中，具備其漏極連接到上述同一列的多個存儲單元的各驅(qū)動用晶體管的公共源極線上、其源極連接到上述第2電位上的激活用晶體管，在對于上述存儲單元的數(shù)據(jù)的寫入時將上述激活用晶體管控制為非導通。
本發(fā)明的第8方面記載的半導體存儲器的特征在于在上述本發(fā)明的第7方面記載的半導體存儲器中，在由上述存儲單元的數(shù)據(jù)的讀出時，將上述激活用晶體管的襯底電位控制為正電位。
根據(jù)以上所述，在本發(fā)明的第1～8方面記載的發(fā)明中，在數(shù)據(jù)的寫入時并在規(guī)定的1對位線的選擇時，在與該1對位線連接的同一列方向的多個存儲單元中，使各驅(qū)動用晶體管的源極成為浮置狀態(tài)。如果在該狀態(tài)下1條字線被選擇，則上述同一列方向的多個存儲單元中的1個存儲單元被選擇，由于上述選擇位線對的電位被傳遞給該選擇存儲單元的內(nèi)部，故即使電源電壓是低電壓的情況，也能與寫入容限無關(guān)地進行向存儲單元的數(shù)據(jù)寫入。
在此，在同一列的存儲單元中的非選擇存儲單元中，其驅(qū)動用晶體管的源極成為浮置狀態(tài)，但由于傳送用晶體管為非激活，故數(shù)據(jù)被保持。此外，在與非選擇的位線連接的多個存儲單元中，由于包含用上述選擇字線選擇了的存儲單元在內(nèi)其驅(qū)動用晶體管的源極不成為浮置狀態(tài)，故數(shù)據(jù)良好地被保持。
特別是，在本發(fā)明的第2方面記載的發(fā)明中，即使不將位線對的電位差擴展到第1電位與第2電位之間的電位差，也能以其間的小的第3電位差傳遞給存儲單元，因此成為低消耗電流。
此外，在本發(fā)明的第5方面記載的發(fā)明中，在用N型晶體管構(gòu)成傳送用晶體管并使1對位線在第1電位與第2電位之間的第3電位附近工作的情況下，由于利用P型晶體管使上述1對位線的電位均衡于同一電位上，故在寫入時即使1對位線的電位成為比VDD-Vtn(Vtn是N型晶體管的閾值電壓)的電位，也能有效地防止誤工作。
再者，在本發(fā)明的第6方面記載的發(fā)明中，由于在寫入時只在規(guī)定的一定期間內(nèi)使字線激活，而且只在該一定期間內(nèi)使驅(qū)動用晶體管的源極成為浮置狀態(tài)，故可有效地防止連接到同一列上的非選擇存儲單元的內(nèi)部數(shù)據(jù)因漏極泄等被破壞，提高了數(shù)據(jù)保持特性。
另外，在本發(fā)明的第7方面記載的發(fā)明中，在使字線激活的寫入時，使激活用晶體管為非導通，在使存儲單元的驅(qū)動用晶體管的源極成為浮置狀態(tài)的狀態(tài)下，將1對位線的電位傳遞給存儲單元，其后，如果字線為非激活，則使激活用晶體管導通于第2電位，將存儲單元內(nèi)部的數(shù)據(jù)放大并保持為第1電位。因而，可將寫入時的位線對的電位差限制為較小的值，可削減位線電流。
此外，在本發(fā)明的第8方面記載的發(fā)明中，由于在數(shù)據(jù)讀出時將激活用晶體管的襯底電位控制為正電位，故可減小激活用晶體管的閾值電壓，可加快讀出速度。


圖1是示出本發(fā)明的第1實施例的半導體存儲器的圖。
圖2是該半導體存儲器的寫入時的時序圖。
圖3是示出本發(fā)明的第2實施例的半導體存儲器的圖。
圖4是示出本發(fā)明的第3實施例的半導體存儲器的圖。
圖5是該半導體存儲器的寫入時的時序圖。
圖6是示出現(xiàn)有的半導體存儲器的圖。
圖7是該半導體存儲器的寫入時的時序圖。
圖8是示出改良了圖6的半導體存儲器的現(xiàn)有的半導體存儲器。
具體實施例方式
以下，根據(jù)

本發(fā)明的實施例。
(第1實施例)圖1示出本發(fā)明的第1實施例的半導體存儲器的結(jié)構(gòu)圖。
在該圖中，以陣列狀配置了多個存儲單元1A～1D。以下以存儲單元1A為代表進行說明。其它的存儲單元1B～1D因具有同一內(nèi)部結(jié)構(gòu)，故分別附以添加符號B、C、D，而省略其說明。
存儲單元1A由2個P型負載用晶體管MP1A、MP2A、2個N型傳送用晶體管MN1A、MN2A和2個N型驅(qū)動用晶體管MN3A、MN4A構(gòu)成。2個負載用晶體管MP1A、MP2A的源極被連接到高電壓電源VDD上，被供給高電位(第1電位)，其漏極連接到2個傳送用晶體管MN1A、MN2A的源極和2個驅(qū)動用晶體管MN3A、MN4A的漏極上。上述2個負載用晶體管MP1A、MP2A的柵極分別連接到2個驅(qū)動用晶體管MN3A、MN4A的柵極和彼此的另一方的負載用晶體管MP1A、MP2A的漏極上。上述2個傳送用晶體管MN1A、MN2A的柵極連接到字線WLn上，其漏極連接到位線BITO、NBITO上。上述驅(qū)動用晶體管MN3A、MN4A的柵極連接到彼此的漏極上。
而且，在位線BITO、NBITO的方向上配置成同一列的存儲單元1A～1B的各2個驅(qū)動用晶體管(MN3A、MN4A)、(MN3B、MN4B)的源極連接到公共源極線10A的一端上。該公共源極線10A的另一端接地。再者，在該公共源極線10A中配置了激活用晶體管MN5A。該激活用晶體管MN5A的漏極連接到驅(qū)動用晶體管(MN3A、MN4A)、(MN3B、MN4B)的源極上，其源極被連接到低電壓電源VSS上，被供給低電壓(第2電位)，在其柵極上輸入源極電位控制信號SL0。同樣，在位線BIT1、NBIT1的方向上配置成同一列的存儲單元1C～1D的各2個驅(qū)動用晶體管(MN3C、MN4C)、(MN3D、MN4D)的源極也連接到一端被接地的公共源極線10B上，在該公共源極線10B中配置了激活用晶體管MN5B。在該激活用晶體管MN5B的柵極上輸入源極電位控制信號SL1。在數(shù)據(jù)寫入時并在對應的位線對(BITO、NBITO)、(BIT1、NBIT1)被選擇了時，同時激活該源極電位控制信號SL0、SL1。
此外，在圖1中，2A、2B是分別連接到位線對(BITO、NBITO)、(BIT1、NBIT1)上的預充電·均衡電路，各預充電·均衡電路2A、2B由2個N型預充電晶體管(MN6A、MN7A)、(MN6B、MN7B)和1個N型均衡晶體管MN8A、MN8B構(gòu)成，接受預充電信號(H電平)PR，互相連接對應的1對位線并進行均衡，同時預充電到比電源電位VDD低了N型預充電晶體管的閾值電壓Vt部分的電位(第3電位)VDD-Vt。3A、3B是與位線對(BITO、NBITO)、(BIT1、NBIT1)對應的列選擇器，4是輸出應寫入的數(shù)據(jù)的寫入電路。各列選擇器3A、3B接受對應的列選擇信號CA0、CA1，將來自上述寫入電路4的數(shù)據(jù)傳遞給對應的位線對。
其次，說明本實施例的工作。在此，根據(jù)圖2的時序圖說明對存儲單元1A進行數(shù)據(jù)寫入的情況。
在寫入時，位線BITO、NBITO、BIT1、NBIT1分別預先由預充電·均衡電路2A、2B預充電到電位VDD-Vtn。如果預充電信號PR成為接地電位VSS，則解除上述被預充電了的位線BITO、NBITO、BIT1、NBIT1的預充電。
其次，列選擇信號CA0的電位成為電源電位VDD，利用寫入電路4使已被選擇的1對位線BITO、NBITO中的一方的電位下拉到電位(VDD-Vtn-ΔV)。在此，ΔV是比預充電電位(VDD-Vtn)小的微小電壓、即比電源電位VDD和接地電位VSS的電位差小的電位。
其次，將字線WLn的電位激活為電源電位VDD，與此同時，將源極線SL0的電位非激活為接地電位VSS。此時，與工作頻率無關(guān)地在一定時間內(nèi)設定該字線WLn的激活和源極線SL0的非激活。在該狀態(tài)下，由于激活用晶體管MN5A為非導通，故在上述已被選擇的位線BITO、NBITO上并排為同一列的存儲單元1A～1B的驅(qū)動用晶體管MN3A、MN4A～MN3B、MN4B的源極成為浮置狀態(tài)。此時，由于源極線SL1的電位被維持為電源電位VDD，故激活用晶體管MN5B導通，在非選擇位線BIT1、NBIT1的方向上并排為同一列的存儲單元1C～1D的驅(qū)動用晶體管MN3C、MN4C～MN3D、MN4D的源極接地。在選擇存儲單元1A中，在驅(qū)動用晶體管MN3A、MN4A的源極成為浮置狀態(tài)下，由于傳送用晶體管MN1A、MN2A因上述字線WLn而導通，故開始對存儲單元1A的蓄積節(jié)點DA、NDA傳遞BITO、NBITO的電位(電位差ΔV)。
其后，如果存儲單元1A的蓄積節(jié)點DA、NDA間的電位差成為微小電位ΔV，作為字線WLn的電位成為接地電位VSS，同時源極線SL0的電位上升到電源電位VDD。由此，在選擇存儲單元1A中，激活用晶體管MN5A導通，驅(qū)動用晶體管MN3A、MN4A的源極成為接地電位，存儲單元1A內(nèi)的蓄積節(jié)點DA、NDA的電位被放大到電源電位VDD、接地電位，對于存儲單元1A的數(shù)據(jù)寫入結(jié)束。
如果寫入結(jié)束，則預充電信號PR成為電源電位VDD，位線BITO、NBITO、BIT1、NBIT1的電位被預充電和均衡為電位VDD-Vtn。
如上所述，在數(shù)據(jù)寫入時，由于在選擇存儲單元1A中驅(qū)動用晶體管MN3A、MN4A的源極成為浮置狀態(tài)，故即使電源電位VDD是低電壓，也可與寫入容限無關(guān)地寫入反轉(zhuǎn)數(shù)據(jù)。而且，由于使選擇位線BITO、NBITO的一方只從預充電電位VDD-Vtn變化為微小電位ΔV，故與滿振幅(VDD-VSS)的情況相比，可實現(xiàn)低功耗。
這里，在與選擇存儲單元1A配置在同一列的非選擇存儲單元1B中，雖然驅(qū)動用晶體管MN3B、MN4B的源極成為浮置狀態(tài)，但由于傳送用晶體管MN1B、MN2B為非激活，故按原樣保持數(shù)據(jù)。再者，在與選擇存儲單元1A為同一行的非選擇存儲單元1C中，雖然傳送用晶體管MN1C、MN2C因字線WLn而導通，但由于激活用晶體管MN5B導通，驅(qū)動用晶體管MN3C、MN4C的源極處于接地電位，故良好地保持蓄積節(jié)點DA、NDA的數(shù)據(jù)。另外，在對于選擇存儲單元1A的位線的電位傳遞時，由于與工作頻率無關(guān)地在一定期間內(nèi)設定該字線WLn的激活和源極線SL0的非激活，故可有效地防止起因于漏泄等的數(shù)據(jù)破壞，確保數(shù)據(jù)保持的穩(wěn)定性。
以上說明了數(shù)據(jù)寫入時的情況，但在數(shù)據(jù)讀出時，對激活用晶體管MN5A、MN5B的襯底供給正的電位。由此，激活用晶體管MN5A、MN5B的閾值電壓變低，可謀求數(shù)據(jù)讀出的高速化。
(第2實施例)其次，說明本發(fā)明的第2實施例的半導體存儲器。
在圖3中示出本實施例的半導體存儲器。在該圖中，與圖1的半導體存儲器相比，只在以下的方面不同。即，預充電·均衡電路2A、2B的均衡晶體管由P型晶體管MP5A、MP5B構(gòu)成，在這些晶體管的柵極上輸入預充電信號PR的反轉(zhuǎn)信號。
在本實施例中，即使位線BITO、NBITO、BIT1、NBIT1的電位比預充電電位VDD-Vtn高，由于在數(shù)據(jù)寫入時通過利用寫入電路4將選擇位線(例如BITO、NBITO)中的一方的電位下拉到接地電位VSS，將位線BITO、NBITO的數(shù)據(jù)傳遞給存儲單元1A內(nèi)，存儲單元1A內(nèi)的蓄積節(jié)點DA、NDA中的一方的電位成為接地電位VSS，由于負載用晶體管MP1A或MP2A成為導通狀態(tài)，故存儲單元1A內(nèi)的蓄積節(jié)點DA、NDA中的另一方的電位也成為電源電位VDD。而且，通過在字線WLn為非激活的同時源極線SL0的電位成為電源電位VDD，可保持對存儲單元1A寫入的數(shù)據(jù)。因而，即使電源電位VDD是低電壓的情況，也能與寫入容限無關(guān)地進行對于存儲單元1A寫入反轉(zhuǎn)數(shù)據(jù)。
此外，在數(shù)據(jù)讀出時，由于預充電·均衡電路2A、2B的均衡晶體管MP5A或MP5B由P型晶體管構(gòu)成，故即使位線BITO、NBITO、BIT1、NBIT1的電位比VDD-Vtn高，也能良好地讀出存儲單元1A～1D的數(shù)據(jù)。
(第3實施例)其次，說明本發(fā)明的第3實施例的半導體存儲器。
圖4中示出本實施例的半導體存儲器。該圖的半導體存儲器與圖1中示出的第1實施例的半導體存儲器只在以下的結(jié)構(gòu)方面不同。
即，在各存儲單元1A～1D中，傳送用晶體管由P型晶體管(MP3A和MP4A)、(MP3B和MP4B)、(MP3C和MP4C)、(MP3D和MP4D)構(gòu)成，對其各柵極輸入字線選擇信號WLn～WL0的反轉(zhuǎn)信號。此外，在預充電·均衡電路2A、2B中，預充電晶體管由P型晶體管(MP5A和MP6A)、(MP5B和MP6B)構(gòu)成，均衡晶體管也由P型晶體管MP7A、MP7B構(gòu)成，在這些晶體管的柵極上輸入預充電信號PR的反轉(zhuǎn)信號。再者，列選擇器3A、3B分別由2個P型晶體管(MP8A和MP9A)、(MP8B和MP9B)構(gòu)成，在這些P型晶體管的各柵極上輸入對應的列選擇信號CA0、CA1的反轉(zhuǎn)信號。
其次，說明本實施例的半導體存儲器的工作。在此，根據(jù)圖5說明對存儲單元1A進行數(shù)據(jù)寫入的情況。
在寫入時，預先分別利用預充電·均衡電路2A、2B將位線BITO、NBITO、BIT1、NBIT1的電位預充電到電源電位VDD。預充電信號PR成為接地電位VSS，解除上述被預充電了的位線BITO、NBITO、BIT1、NBIT1的預充電。
其次，列選擇信號CA0的電位成為電源電位VDD，利用寫入電路4使已被選擇的位線BITO、NBITO中的一方的電位開始下拉到比電源電位VDD低了微小電位ΔV的電位VDD-ΔV。
接著，字線WLn的電位成為電源電位VDD，與此同時，源極線SL0的電位成為接地電位VSS。此時，與工作頻率無關(guān)地在一定時間內(nèi)設定該字線WLn的激活和源極線SL0的非激活。在該狀態(tài)下，由于激活用晶體管MN5A為非導通，故在選擇存儲單元1A中驅(qū)動用晶體管MN3A、MN4A的源極成為浮置狀態(tài)。此時，源極線SL1的電位被維持為電源電位VDD，在非選擇存儲單元1C～1D中，驅(qū)動用晶體管(MN3C、MN4C)～(MN3D、MN4D)的源極保持為接地電位VSS。在上述選擇存儲單元1A中，傳送用晶體管MP3A和MP4A導通，開始對蓄積節(jié)點DA、NDA傳遞上述選擇位線BITO、NBITO的電位(不到電位差ΔV)。
然后，如果上述選擇位線BITO、NBITO的電位差成為微小電位ΔV，選擇存儲單元1A的蓄積節(jié)點DA、NDA的電位差也成為微小電位ΔV，則在該時刻處字線WLn的電位成為接地電位VSS，其后，源極線SL0的電位上升到電源電位VDD。由此，在由于在選擇存儲單元1A中傳送用晶體管MP3A和MP4A為非導通，同時源極線SL0的電位成為電源電位VDD，激活用晶體管MN5A導通，驅(qū)動用晶體管MN3A、MN4A的源極成為接地電位VSS，故蓄積節(jié)點DA、NDA的電位(VDD、VDD-ΔV)被放大，成為電源電位VDD、接地電位VSS，對于存儲單元1A的數(shù)據(jù)寫入結(jié)束。
如果數(shù)據(jù)寫入結(jié)束，則列選擇信號CA0成為接地電位VSS，預充電信號PR成為電源電位VDD，位線BITO、NBITO、BIT1、NBIT1的電位被預充電和均衡為電源電位VDD。
這里，在數(shù)據(jù)寫入時，由于在選擇存儲單元1A中驅(qū)動用晶體管MN3A、MN4A的源極成為浮置狀態(tài)，故即使電源電位VDD是低電壓，也可與寫入容限無關(guān)地寫入反轉(zhuǎn)數(shù)據(jù)。而且，由于使選擇位線BITO、NBITO的一方只從預充電電位VDD變化為比預充電電位VDD低了微小電位ΔV的(VDD-ΔV)，故與滿振幅的情況相比，可實現(xiàn)低功耗。
而且，在與選擇存儲單元1A配置在同一列的非選擇存儲單元1B中，雖然驅(qū)動用晶體管MN3B、MN4B的源極也因激活用晶體管MN5A的導通而成為浮置狀態(tài)，但由于傳送用晶體管MN3B、MN4B為非導通，故良好地保持數(shù)據(jù)。再者，在與選擇存儲單元1A為同一行的非選擇存儲單元1 C中，雖然傳送用晶體管MN3C、MN4C因字線WLn而導通，但由于激活用晶體管MN5B導通，驅(qū)動用晶體管MN3C、MN4C的源極為接地電位，故良好地保持蓄積節(jié)點DA、NDA的數(shù)據(jù)。另外，在對于選擇存儲單元1A的位線的電位傳遞時，由于與工作頻率無關(guān)地在一定期間內(nèi)設定該字線WLn的激活和源極線SL0的非激活，故可有效地防止起因于漏泄等的數(shù)據(jù)破壞，確保數(shù)據(jù)保持的穩(wěn)定性。
以上說明了數(shù)據(jù)寫入時的情況，但在數(shù)據(jù)讀出時，對激活用晶體管MN5A、MN5B的襯底供給正的電位。由此，激活用晶體管MN5A、MN5B的閾值電壓變低，可謀求數(shù)據(jù)讀出的高速化。
如以上已說明的那樣，按照本發(fā)明的第1～8方面記載的半導體存儲器，由于在數(shù)據(jù)寫入時使連接到選擇位線上的同一列的存儲單元的驅(qū)動用晶體管的源極公共地成為浮置狀態(tài)，故既可良好地保持非選擇存儲單元的數(shù)據(jù)，即使電源電壓為低電壓的情況，也可與寫入容限無關(guān)地只對1個選擇存儲單元進行數(shù)據(jù)寫入。
特別是，按照本發(fā)明的第2方面記載的半導體存儲器，由于即使不將位線對的電位差擴展為第1電位與第2電位的電位差也能以其間的小的電位差傳遞給存儲單元，故成為低消耗電流。
此外，按照本發(fā)明的第5方面記載的半導體存儲器，用N型晶體管構(gòu)成存儲單元的傳送用晶體管，在使1對位線在第1電位與第2電位之間的第3電位附近工作的情況下，由于利用P型晶體管來均衡該1對位線，故即使在寫入時1對位線的電位為高電位，也能有效地防止誤工作。
再者，按照本發(fā)明的第6方面記載的半導體存儲器，由于只在規(guī)定的一定期間內(nèi)使字線激活，同時只在該一定期間內(nèi)使驅(qū)動用晶體管的源極成為浮置狀態(tài)，故可有效地防止連接到同一列上的非選擇存儲單元的內(nèi)部數(shù)據(jù)因漏極泄等被破壞，可謀求提高數(shù)據(jù)保持特性。
另外，按照本發(fā)明的第7方面記載的半導體存儲器，可將寫入時的位線對的電位差限制得較小，可削減位線電流。
此外，按照本發(fā)明的第8方面記載的半導體存儲器，即使是將激活用晶體管連接到存儲單元的驅(qū)動用晶體管的源極上的情況，由于在讀出時將其襯底電位控制為正電位，故可使該激活用晶體管的閾值電壓成為較小的值，可謀求讀出速度的提高。
權(quán)利要求
1.一種半導體存儲器，具備以陣列狀配置的多個存儲單元，上述各存儲單元包含源極被供給第1電位、彼此的漏極連接到柵極上的2個負載用晶體管；源極及漏極的一方連接到1對位線上、另一方連接到上述2個負載用晶體管的各自的漏極上、柵極連接到字線上的2個傳送用晶體管；以及源極被公共地連接、漏極連接到上述2個負載用晶體管的各自的漏極上、柵極連接到彼此的漏極上的2個驅(qū)動用晶體管，其特征在于在位于上述位線的方向上的多列的存儲單元中，以列為單位，多個存儲單元的各驅(qū)動用晶體管的源極線被公共地連接，上述各公共源極線，在進行選擇了上述位線的數(shù)據(jù)的寫入時，只使與上述選擇位線對應的列的公共源極線在上述字線的激活時成為浮置狀態(tài)。
2.如權(quán)利要求1中所述的半導體存儲器，其特征在于在使上述同一列的多個存儲單元的各驅(qū)動用晶體管的公共源極線成為浮置狀態(tài)時，使上述1對位線的電位以比上述第1電位與比該第1電位還低的第2電位之間的電位差還小的電位差、在上述存儲單元中寫入數(shù)據(jù)。
3.如權(quán)利要求1中所述的半導體存儲器，其特征在于上述各存儲單元的傳送用晶體管由N型晶體管構(gòu)成，使上述1對位線，以上述第1電位與上述第2電位之間的第3電位附近的電位工作。
4.如權(quán)利要求1中所述的半導體存儲器，其特征在于上述各存儲單元的傳送用晶體管由P型晶體管構(gòu)成，使上述1對位線，以上述第1電位附近的電位工作。
5.如權(quán)利要求3中所述的半導體存儲器，其特征在于利用P型晶體管使上述1對位線的電位均衡于同一電位上。
6.如權(quán)利要求1中所述的半導體存儲器，其特征在于在進行向上述存儲單元的數(shù)據(jù)的寫入時，只在規(guī)定的一定期間內(nèi)使上述字線激活，同時只在上述一定期間內(nèi)使上述驅(qū)動用晶體管的源極成為浮置狀態(tài)。
7.如權(quán)利要求1中所述的半導體存儲器，其特征在于具備漏極連接到上述同一列的多個存儲單元的各驅(qū)動用晶體管的公共源極線上、源極連接到上述第2電位上的激活用晶體管，在進行向上述存儲單元的數(shù)據(jù)的寫入時將上述激活用晶體管控制為非導通。
8.如權(quán)利要求7中所述的半導體存儲器，其特征在于在由上述存儲單元的數(shù)據(jù)的讀出時，將上述激活用晶體管的襯底電位控制為正電位。
全文摘要
一種半導體存儲器，經(jīng)激活用晶體管(MN5A、MN5B)分別將連接到各對位線(BITO、NBITO)、(BIT1、NBIT1)上的同一列的存儲單元(1A～1B、1C～1D)的驅(qū)動用晶體管(MN3A、MN4A～MN3B、MN4B)、(MN3C、MN4C～MN3D、MN4D)的源極公共地連接到低電壓電源(VSS)上。在寫入數(shù)據(jù)時，使連接到選擇位線對(例如BITO、NBITO)上的同一列的存儲單元(1A～1B)的激活用晶體管(MN5A)為非導通，使該同一列的存儲單元(1A～1B)的驅(qū)動用晶體管的源極成為浮置狀態(tài)。從而能良好地保持非選擇存儲單元的數(shù)據(jù)，且即使是低電源電壓也可只對一個選擇存儲單元寫入數(shù)據(jù)。
文檔編號G11C11/419GK1516196SQ20031012370
公開日2004年7月28日 申請日期2003年12月16日 優(yōu)先權(quán)日2002年12月20日
發(fā)明者金原旭成, 奧山博昭, 昭 申請人:松下電器產(chǎn)業(yè)株式會社