專利名稱：提高了可冗余補救的概率的非易失性半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲器，更為特定地說，涉及具有用于置換不良存儲單元的備用存儲單元的非易失性半導(dǎo)體存儲器。
背景技術(shù)：
對用于進行數(shù)據(jù)存儲的半導(dǎo)體存儲器來說，存儲單元中的數(shù)據(jù)存儲形式有各種形態(tài)。例如，已提供了以存取時各存儲單元的通過電流隨存儲數(shù)據(jù)變化的方式構(gòu)成的半導(dǎo)體存儲器。在這種半導(dǎo)體存儲器中，存取時根據(jù)成為存取對象的選擇存儲單元的通過電流與預(yù)先設(shè)定的基準電流的比較，讀出選擇存儲單元的存儲數(shù)據(jù)。作為具有這樣的存儲單元的半導(dǎo)體存儲器之一，以低功耗可進行非易失性數(shù)據(jù)存儲的MRAM(磁隨機存取存儲器)器件正引人注目。
特別是近年來，發(fā)表了通過將利用了磁隧道結(jié)(MTJ)的薄膜磁性體用作存儲單元，MRAM器件的性能得到飛速提高的文獻。關(guān)于包括具有磁隧道結(jié)的存儲單元的MRAM器件，已在以下的技術(shù)文獻等中公開。
Roy Scheuerlein及另外6人，“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FETSwitch in each Cell(在每個單元中使用磁隧道結(jié)和FET開關(guān)的10ns讀寫非易失性存儲器陣列)”，ISSCC Digest of Technical Papers，F(xiàn)eb.2000，TA7.2，pp.94-95，128-129，409。
M.Durlam及另外5人，“Nonvolatile RAM based on MagneticTunnel Junction Elements(基于磁隧道結(jié)元件的非易失性RAM)”，ISSCC Digest of Technical Papers，F(xiàn)eb.2000，TA7.3，pp.96-97。
圖18是示出具有磁隧道結(jié)部的存儲單元(以下也僅稱為“MTJ存儲單元”)的結(jié)構(gòu)的概略圖。
參照圖18，MTJ存儲單元包含其電阻值隨磁寫入的存儲數(shù)據(jù)的數(shù)據(jù)電平而變化的隧道磁阻元件TMR和存取晶體管ATR。存取晶體管ATR在寫位線WBL與讀位線RBL之間與隧道磁阻元件TMR串聯(lián)連接。作為典型的存取晶體管ATR，可以應(yīng)用在半導(dǎo)體襯底上形成的場效應(yīng)晶體管。
對MTJ存儲單元，設(shè)置了用于在數(shù)據(jù)寫入時分別流過不同方向的數(shù)據(jù)寫入電流的寫位線WBL和寫數(shù)字線WDL；用于發(fā)出數(shù)據(jù)讀出指示的字線WL；以及接受數(shù)據(jù)讀出電流的供給的讀位線RBL。在數(shù)據(jù)讀出時，響應(yīng)于存取晶體管ATR的導(dǎo)通，隧道磁阻元件TMR在被設(shè)定為接地電壓GND的寫位線WBL與讀位線RBL之間進行電耦合。
圖19是說明對MTJ存儲單元進行的數(shù)據(jù)寫入工作的原理圖。
參照圖19，隧道磁阻元件TMR包含具有固定的恒定磁化方向的強磁性體層(以下也僅稱為“固定磁化層”)FL和在相應(yīng)于從外部施加的磁場的方向被磁化的強磁性體層(以下也僅稱為“自由磁化層”)VL。在固定磁化層FL與自由磁化層VL之間設(shè)置了由絕緣體膜形成的隧道阻擋層(隧道膜)TB。自由磁化層yL根據(jù)所寫入的存儲數(shù)據(jù)的電平，在與固定磁化層FL相同的方向或與固定磁化層FL相反方向被磁化。由這些固定磁化層FL、隧道阻擋層TB和自由磁化層VL形成磁隧道結(jié)。
隧道磁阻元件TMR的電阻值隨固定磁化層FL與自由磁化層VL各自的磁化方向的相對關(guān)系而變化。具體地說，隧道磁阻元件TMR的電阻值在固定磁化層FL的磁化方向與自由磁化層VL的磁化方向平行時為最小值Rmin，當兩者的磁化方向為相反(反平行)方向時為最大值Rmax。
在數(shù)據(jù)寫入時，字線WL被非激活，存取晶體管ATR被關(guān)斷。在此狀態(tài)下，用于磁化自由磁化層VL的數(shù)據(jù)寫入電流在位線BL和寫數(shù)字線WDL兩者中，在與寫入數(shù)據(jù)電平相應(yīng)的方向流動。
圖20是說明數(shù)據(jù)寫入時的數(shù)據(jù)寫入電流與隧道磁阻元件的磁化方向的關(guān)系的原理圖。
參照圖20，橫軸H(EA)表示在隧道磁阻元件TMR內(nèi)的自由磁化層VL中易磁化軸(EA)方向施加的磁場。另一方面，縱軸H(HA)表示作用在自由磁化層VL中難磁化軸(HA)方向的磁場。磁場H(EA)和H(HA)與由分別流過位線BL和寫數(shù)字線WDL的電流產(chǎn)生的2個磁場中的各一個分別對應(yīng)。
在MTJ存儲單元中，固定磁化層FL的被固定了的磁化方向沿著自由磁化層VL的易磁化軸，自由磁化層VL根據(jù)存儲數(shù)據(jù)的電平(“1”和“0”)沿易磁化軸方向在與固定磁化層FL平行或反平行(相反)的方向磁化。MTJ存儲單元可以與自由磁化層VL的2個磁化方向?qū)?yīng)地存儲1位數(shù)據(jù)(“1”和“0”)。
自由磁化層VL的磁化方向僅當所施加的磁場H(EA)與H(HA)之和達到圖20示出的星形特性線的外側(cè)的區(qū)域時才能新被改寫。即，在所施加的數(shù)據(jù)寫入磁場為相當于星形特性線的內(nèi)側(cè)區(qū)域的強度的場合，自由磁化層VL的磁化方向不變。
如星形特性線所示，通過對自由磁化層VL施加難磁化軸方向的磁場，能夠降低為改變沿易磁化軸的磁化方向所必須的磁化閾值。
在如圖20所示的例子那樣來設(shè)計數(shù)據(jù)寫入時的工作點的場合，對作為數(shù)據(jù)寫入對象的MTJ存儲單元，將易磁化軸方向的數(shù)據(jù)寫入磁場設(shè)計成其強度為HWR。即，流過位線BL或?qū)憯?shù)字線WDL的數(shù)據(jù)寫入電流的值被設(shè)計成可以得到該數(shù)據(jù)寫入磁場HWR。一般來說，數(shù)據(jù)寫入磁場HWR由切換磁化方向所必須的切換磁場HSW和裕量ΔH之和表示。即可表示為HWR＝HSW+ΔH。
為了改寫MTJ存儲單元的存儲數(shù)據(jù)，即改寫隧道磁阻元件TMR的磁化方向，必須在寫數(shù)字線WDL和位線BL的兩方流過規(guī)定電平以上的數(shù)據(jù)寫入電流。據(jù)此，隧道磁阻元件TMR中的自由磁化層VL根據(jù)沿易磁化軸(EA)的數(shù)據(jù)寫入磁場的方向，在與固定磁化層FL平行或相反(反平行)的方向被磁化。一旦被寫入隧道磁阻元件TMR中的磁化方向，即MTJ存儲單元的存儲數(shù)據(jù)，在進行新的數(shù)據(jù)寫入之前的期間被非易失性地保持住。
圖21是說明從MTJ存儲單元進行數(shù)據(jù)讀出的原理圖。
參照圖21，在數(shù)據(jù)讀出時，存取晶體管ATR響應(yīng)于字線WL的激活而導(dǎo)通。另外，寫位線WBL被設(shè)定為接地電壓GND。據(jù)此，隧道磁阻元件TMR在被下拉至接地電壓GND的狀態(tài)下與讀位線RBL電耦合。
在此狀態(tài)下，若將讀位線RBL上拉至規(guī)定電壓，則與隧道磁阻元件TMR的電阻值相應(yīng)的，即與MTJ存儲單元的存儲數(shù)據(jù)的電平相應(yīng)的存儲單元電流Icell通過包含讀位線RBL和隧道磁阻元件TMR的電流路徑。例如，借助于將該存儲單元電流Icell與規(guī)定的基準電流進行比較，可以從MTJ存儲單元中讀出存儲數(shù)據(jù)。
這樣，由于隧道磁阻元件TMR的電阻值隨利用所施加的數(shù)據(jù)寫入磁場可改寫的磁化方向而變化，所以借助于使隧道磁阻元件TMR的電阻值Rmax和Rmin分別與存儲數(shù)據(jù)的電平(“1”和“0”)對應(yīng)，可以進行非易失的數(shù)據(jù)存儲。
圖18所示的單晶體管單MTJ元件型MRAM往往會因存儲單元的元件的完成狀態(tài)而引起誤動作。為防止在正常存儲單元中引起誤動作的不良情況出現(xiàn)，常常事先設(shè)置冗余的備用存儲單元。當不良存儲單元被確認時，借助于以備用存儲單元來代替它，可以補救一度被判定為不良的芯片。
但是，備用存儲單元多設(shè)置在存儲單元陣列的周邊部分，與設(shè)置在存儲單元陣列的中央部分相比，這種部位的元件在完成后的尺寸容易產(chǎn)生離散。因而當備用存儲單元也發(fā)生故障時，即使費力地以備用存儲單元去置換正常存儲單元中產(chǎn)生的不良存儲單元，也不能對芯片進行補救。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供提高備用存儲單元的可靠性，并且能高速工作的非易失性半導(dǎo)體存儲器。
概括起來說，本發(fā)明是一種非易失性半導(dǎo)體存儲器，該非易失性半導(dǎo)體存儲器包括各自非易失性地存儲1位數(shù)據(jù)的多個正常存儲單元；當在多個正常存儲單元中存在不良存儲單元時，用以代替上述不良存儲單元的、每2個單元非易失性地存儲1位數(shù)據(jù)的多個備用存儲單元；根據(jù)來自外部的存取，從多個正常存儲單元中選擇與地址信號對應(yīng)的第1存儲單元組，并且與第1存儲單元組的選擇并行地從多個備用存儲單元中選擇第2存儲單元組的控制電路；以及根據(jù)地址信號，從第1、第2存儲單元組中選擇讀出存儲單元組，放大并輸出讀出存儲單元組所保持的數(shù)據(jù)的選擇放大部。
因此，本發(fā)明的主要優(yōu)點是由于備用存儲單元用2個單元存儲1位數(shù)據(jù)，所以多在陣列周邊部分配置的備用存儲單元部分抗元件完成后的尺寸離散性的能力增強，可以提高置換成備用存儲單元以進行補救時的成功率。
通過參照附圖的后述的本發(fā)明的詳細說明，本發(fā)明的上述和其它的目的、特征、方面和優(yōu)點會變得更加明白。


圖1是示出本發(fā)明的非易失性半導(dǎo)體存儲器1的結(jié)構(gòu)的概略方框圖。
圖2是用于說明圖1所示的非易失性半導(dǎo)體存儲器1的讀出系統(tǒng)的方框圖。
圖3是用于說明圖1所示的非易失性半導(dǎo)體存儲器1的寫入系統(tǒng)的方框圖。
圖4是更具體地示出圖2、圖3所示結(jié)構(gòu)的電路圖。
圖5是用于說明寫驅(qū)動器131中在備用存儲單元選擇時進行非激活控制的電路例的電路圖。
圖6是示出圖1中的程序陣列36的結(jié)構(gòu)的電路圖。
圖7是示出通常的MTJ元件的電阻值變化的圖。
圖8是示出固定后的MTJ元件的電阻值變化的圖。
圖9是示出圖1的CAM陣列38的結(jié)構(gòu)的電路圖。
圖10是示出圖9中的一致檢測部431的結(jié)構(gòu)的電路圖。
圖11是示出圖1中的選擇放大部40的結(jié)構(gòu)的電路圖。
圖12是示出與實施例2的非易失性半導(dǎo)體存儲器的數(shù)據(jù)讀出有關(guān)的結(jié)構(gòu)的圖。
圖13是用于說明在圖12中已作說明的存儲器陣列10a和備用存儲器陣列12a的更詳細的結(jié)構(gòu)的電路圖。
圖14是示出相變存儲器的存儲單元的形狀的平面圖。
圖15是圖14的A-A剖面的剖面圖。
圖16是圖14所示的存儲單元陣列的等效電路圖。
圖17是對相變存儲器應(yīng)用本發(fā)明時的電路圖。
圖18是示出含有隧道結(jié)部的存儲單元的結(jié)構(gòu)的概略圖。
圖19是說明對MTJ存儲單元的數(shù)據(jù)寫入工作的原理圖。
圖20是說明數(shù)據(jù)寫入時數(shù)據(jù)寫入電流與隧道磁組元件的磁化方向的關(guān)系的原理圖。
圖21是說明從MTJ存儲單元進行數(shù)據(jù)讀出的原理圖。
具體實施例方式
下面參照附圖對本發(fā)明的實施例進行詳細說明。還有，圖中相同的符號表示相同或相當?shù)牟糠帧?br> (實施例1)圖1是示出本發(fā)明的非易失性半導(dǎo)體存儲器1的結(jié)構(gòu)的概略方框圖。
參照圖1，非易失性半導(dǎo)體存儲器1響應(yīng)于來自外部的控制信號CMD和地址信號ADD進行隨機存取，從而進行寫入數(shù)據(jù)DIN的輸入和讀出數(shù)據(jù)DAT的輸出。
非易失性半導(dǎo)體存儲器1包括根據(jù)控制信號CMD控制非易失性半導(dǎo)體存儲器1的整體工作的控制電路5以及包含配置成行列狀的MTJ存儲單元MC的存儲器陣列10。
在存儲器陣列10中，與MTJ存儲單元的各行對應(yīng)地配置了字線WL和寫數(shù)字線WDL。另外，與MTJ存儲單元MC的各列對應(yīng)地配置了位線BL和源線SL。在圖1中，代表性地示出了1個MTJ存儲單元MC以及與之對應(yīng)的字線WL、寫數(shù)字線WDL、位線BL和源線SL的配置。
非易失性半導(dǎo)體存儲器1還包括用于對由地址信號表示的行地址RA進行譯碼，并進行存儲器陣列10中的行選擇的行譯碼器20；用于對由地址信號ADD表示的列地址CA進行譯碼，并進行存儲器陣列10中的列選擇的列譯碼器25；以及讀出/寫入控制電路30。
讀出/寫入控制電路30是用于在數(shù)據(jù)寫入時使數(shù)據(jù)寫入電流流過位線BL的電路和用于在數(shù)據(jù)讀出時使數(shù)據(jù)讀出電流流過位線BL的電路的總稱。
非易失性半導(dǎo)體存儲器1還包括與存儲器陣列10相鄰接地設(shè)置的備用存儲器陣列12和冗余選擇部32。備用存儲器陣列12與存儲器陣列10共有字線WL和寫數(shù)字線WDL。冗余選擇部32選擇備用存儲器陣列中包含的多條備用位線SBL中的一部分。
非易失性半導(dǎo)體存儲器1還包括用于施加來自外部的規(guī)定的高電位SVCC的衰減器34；非易失性地存儲置換地址的程序陣列36；來自程序陣列36的置換地址信息被傳送至其中的CAM(相聯(lián)存儲器)陣列38；以及選擇放大部40。
在程序陣列36中非易失性地被保持的置換地址信息，在電源接入時被傳送至CAM陣列38。CAM陣列38將傳送來的置換地址信息高速地與輸入地址信號ADD進行比較，輸出控制信號RCON。冗余選擇部32根據(jù)控制信號RCON從多條備用位線SBL中選擇其一部分。選擇放大部40從由讀出/寫入控制電路30和冗余選擇部32傳送來的讀出數(shù)據(jù)中進行相應(yīng)于控制信號RCON的選擇，輸出讀出數(shù)據(jù)DAT。
控制電路5、行譯碼器20、列譯碼器25、讀出/寫入控制電路30、CAM陣列38和冗余選擇部32作為整體構(gòu)成非易失性半導(dǎo)體存儲器1的選擇控制電路。該選擇控制電路根據(jù)來自外部的存取，從多個正常存儲單元中選擇與地址信號對應(yīng)的第1存儲單元組，并且與第1存儲單元組的選擇并行地從多個備用存儲單元中選擇第2存儲單元組。借助于與正常存儲單元的選擇并行地進行備用存儲單元的選擇，可以求得讀出動作的高速化。
圖2是用于說明圖1所示的非易失性半導(dǎo)體存儲器1的讀出系統(tǒng)的方框圖。
參照圖2，存儲器陣列10包含正常存儲單元塊51～53，以及基準單元列61～63。借助于將從正常存儲單元51～53中讀出的數(shù)據(jù)分別與在基準單元列61～63中被保持的相當于高電平與低電平的中間的基準值進行比較，來判斷存儲數(shù)據(jù)。
備用存儲器陣列12包含備用存儲單元列71～73。作為在備用存儲單元列中包含的存儲單元，每2個存儲單元存儲1位數(shù)據(jù)。與用1個存儲單元存儲1位數(shù)據(jù)的正常存儲單元相比，可以求得備用存儲單元部分的可靠性的提高。
分別與正常存儲單元塊51～53對應(yīng)地設(shè)置了選擇器81～83。另外，分別與正常存儲單元塊51～53對應(yīng)地設(shè)置了IO線對IOP1～IOP3。
選擇器81的輸出端通過連接部91與IO線對IOP1中的某一條IO線連接，基準單元列61的輸出端通過連接部92與IO線對IOP1中的另一條IO線連接。
選擇器82的輸出端通過連接部93與IO線對IOP2中的某一條IO線連接，基準單元列62的輸出端通過連接部94與IO線對IOP2中的另一條IO線連接。
選擇器83的輸出端通過連接部95與IO線對IOP3中的某一條IO線連接，基準單元列63的輸出端通過連接部96與IO線對IOP3中的另一條IO線連接。
另外，在圖2中，雖然示出了設(shè)置3對IO線對和3個正常存儲單元塊的情形，但只要正常存儲單元塊的數(shù)目與對應(yīng)的IO線對的對數(shù)相等，它們的數(shù)目可以大于3，也可以小于3。正常存儲單元塊中的被存取的存儲單元與IO線對中的一條IO線連接，與此同時，對應(yīng)的基準單元列中的存儲單元與IO線對中的另一條IO線連接。
備用存儲單元列71～73的一部分被選擇器84選擇。選擇器84根據(jù)從圖1的CAM陣列38輸出的控制信號RCON，選擇3個備用存儲單元列中的2個列，并將它們與為了備用存儲單元的數(shù)據(jù)傳送而專門設(shè)置的兩組IO線對IOP4、IOP5連接。
備用存儲單元列用2個存儲單元存儲1位數(shù)據(jù)。對每一個備用存儲單元列設(shè)置了2條備用位線SBL。首先，選擇器84從3個備用存儲單元列中選擇2個備用存儲單元列，將數(shù)據(jù)從這2個被選擇的備用存儲單元列中傳送至備用列專用的IO線對IOP4、IOP5。選擇器84的選擇借助于從進行冗余檢測的CAM陣列38輸出的控制信號RCON進行。根據(jù)輸入地址應(yīng)被使用的備用位線被選擇器84連接至備用列專用的IO線對。
另外，如果備用存儲單元列的數(shù)目與備用列專用的IO線對的數(shù)目相等，也可以不設(shè)置選擇器84。這時，來自備用存儲器陣列12的數(shù)據(jù)全部被輸出到選擇部100。這樣，往往不必將冗余判定結(jié)果應(yīng)用于位線輸出部的選擇部，從而可望使工作高速化。
但是，在實施例1中，設(shè)置了選擇器84，在被選擇的列與IO線對連接時，從3個備用存儲單元列中選擇2個備用存儲單元列。之所以這樣設(shè)置，是由于當IO線對的數(shù)目增多時，由設(shè)置IO線對引起的面積增大成了問題。
圖2中的選擇器81～83以及連接部91～96相當于圖1的讀出/寫入控制電路30的一部分。另外，選擇器84相當于圖1的冗余選擇部32的一部分。這樣一來，被選擇的存儲單元與總共為5對的IO線對連接。
5對IO線對IOP1～IOP5與選擇放大部40連接。選擇放大部40包含根據(jù)控制信號RCON從5對IO線對IOP1～IOP5中選擇3對的選擇部100；用于讀出與被選擇部100選擇的IO線對連接的存儲單元中的數(shù)據(jù)的讀出放大器101～103。讀出放大器的數(shù)目可以設(shè)置與被輸出到端子111～113所必須的數(shù)據(jù)數(shù)相等的3個。
用進行冗余檢測的圖1的CAM陣列檢測出的不良存儲單元所連接的IO線對，以及與不必要的備用位線連接的IO線對不與讀出放大器101～103連接。讀出放大器101～103經(jīng)對應(yīng)的IO線對與對應(yīng)于輸入地址而存儲數(shù)據(jù)的存儲單元連接。
讀出放大器101～103在所連接的存儲單元是正常存儲單元的場合，還與存在于對應(yīng)的基準單元列中的基準存儲單元連接，對流入這2個存儲單元中的電流值進行比較。
讀出放大器101～103在所連接的存儲單元是備用存儲單元的場合，對流入互補的2個存儲單元中的電流值進行比較。
這樣，備用存儲單元列用2個存儲單元存儲1位數(shù)據(jù)，設(shè)置了用于讀出備用存儲單元的數(shù)據(jù)的專用的IO線對，借助于使進行所連接的IO線對的電流檢測的讀出放大器與哪一個IO線對連接來進行備用存儲單元的選擇。
借助于制成這樣的結(jié)構(gòu)，可以求得備用存儲單元部分的可靠性提高。另外，借助于正常存儲單元與備用存儲單元的數(shù)據(jù)的同時讀出，可以謀求高速化。還有，借助于進行該同時讀出至設(shè)置在存儲單元陣列的外部的IO線對的部分的數(shù)據(jù)，可以求得進一步的高速化。
圖3是用于說明圖1所示的非易失性半導(dǎo)體存儲器1的寫入系統(tǒng)的方框圖。
參照圖3，在MRAM的場合，在寫時與讀時，對備用存儲單元列進行存取的路徑不同。輸入數(shù)據(jù)(在圖3中，數(shù)據(jù)數(shù)為3)通常被傳送至對應(yīng)塊的寫驅(qū)動器121～123，131～133，對應(yīng)的寫驅(qū)動器被控制成使電流流過所期望的位線BL。
當由地址指定的、寫入數(shù)據(jù)的正常存儲單元是應(yīng)該用備用存儲單元列補救的不良列時，不是對正常存儲單元，而是對備用存儲單元進行數(shù)據(jù)寫入。
寫入數(shù)據(jù)DIN根據(jù)示出了冗余檢測結(jié)果的控制信號RCON，被分配電路150分配至備用存儲陣列12。這時，當正常存儲單元區(qū)的與地址對應(yīng)的正常存儲單元為不良存儲單元時，與該不良存儲單元對應(yīng)的寫驅(qū)動器被非激活。備用部分的寫驅(qū)動器141～143中的與寫入備用存儲單元對應(yīng)的寫驅(qū)動器被激活。被激活的寫驅(qū)動器根據(jù)數(shù)據(jù)進行寫入工作。
另外，在對應(yīng)的存儲單元是不良存儲單元的場合，通常區(qū)域的寫驅(qū)動器也可以進行數(shù)據(jù)寫入工作。但在本實施例中，為避免寫入電流增加，利用在后面用圖5對案例進行說明的那樣的結(jié)構(gòu)，將對應(yīng)于不良存儲單元的寫驅(qū)動器進行了非激活。
所輸入的寫入數(shù)據(jù)DIN根據(jù)示出了冗余檢測結(jié)果的控制信號RCON，被分配至存儲器陣列10或備用存儲器陣列12。如果寫入的地址不與不良存儲單元對應(yīng)，則數(shù)據(jù)被分配至通常的存儲器陣列。當寫入的地址與不良存儲單元對應(yīng)時，代替對通常存儲器陣列中的對應(yīng)的正常存儲單元塊進行分配，分配電路150將數(shù)據(jù)分配至備用存儲單元列71～73的某一個中。于是，對應(yīng)的寫驅(qū)動器141～143中的某一個被激活。
圖4是更具體地示出圖2、圖3所示結(jié)構(gòu)的電路圖。
參照圖4，在該圖中代表性地示出了正常存儲單元塊51、基準單元列61、備用存儲單元列71及與它們相關(guān)的電路。
首先，對正常存儲單元進行說明。正常存儲單元塊51包含配置成行列狀的存儲單元MC。存儲單元MC用1個存儲單元存儲1位數(shù)據(jù)。寫入用的寫驅(qū)動器121、131以及讀出用的連接部91與位線BLA、BLB連接。寫驅(qū)動器121、131被配置在位線BLA、BLB的兩端。
在存儲單元MC中寫入“0”時與寫入“1”時，流過位線的電流的方向相反。具體而言，在存儲單元MC中寫入“ 1”時，寫驅(qū)動器121中的晶體管181處于導(dǎo)通狀態(tài)，寫驅(qū)動器131中的晶體管192也處于導(dǎo)通狀態(tài)。據(jù)此，在位線BLA上在從寫驅(qū)動器121向?qū)戲?qū)動器131的方向流過電流。
另一方面，在存儲單元MC中寫入“0”時，寫驅(qū)動器131的晶體管191和寫驅(qū)動器121的晶體管182導(dǎo)通。據(jù)此，從寫驅(qū)動器131向?qū)戲?qū)動器121有電流流過位線BLA。
同樣，關(guān)于位線BLB，晶體管183、184、193、194的控制也根據(jù)寫入數(shù)據(jù)進行。另外，W1表示寫入“1”時被激活的信號，W0表示寫入“0”時被激活的信號。這樣，晶體管的激活控制在寫驅(qū)動器121與131中是相反的。
在待機時，可以在寫驅(qū)動器121、131兩方，同時激活使位線固定于接地電位的晶體管，或者也可以使晶體管181～184。191～194皆處于非導(dǎo)通狀態(tài)，從而使位線處于浮置狀態(tài)。
圖5是用于說明寫驅(qū)動器131中在備用存儲單元選擇時進行非激活控制的電路例的電路圖。
參照圖5，控制單元195包含接受控制信號/HIT和信號SW0的“與”電路196，以及接受控制信號/HIT和信號SW1的“與”電路197。“與”電路196的輸出被施加至晶體管191的柵極。“與”電路197的輸出被施加至晶體管192的柵極。當在圖1的CAM陣列38中，輸入地址與不良存儲單元的地址相一致時，為減少功耗，正常存儲單元的寫驅(qū)動器被非激活。由于控制信號/HIT被非激活至L電平，故“與”電路196、197的輸出為L電平，晶體管191、192皆處于非導(dǎo)通狀態(tài)。因此，位線BLA處于浮置狀態(tài)。
再次參照圖4，寫入時晶體管171～174處于導(dǎo)通狀態(tài)，晶體管161～164處于非導(dǎo)通狀態(tài)。然后，根據(jù)寫入地址，數(shù)字線驅(qū)動器155激活數(shù)字線WDL1～WDL4中的某1條。這時，備用位線SBLA與備用位線SBLB通過連接門215連接。
讀出時晶體管161～164處于連接狀態(tài)，晶體管171～174處于非連接狀態(tài)。根據(jù)讀出地址，數(shù)字線驅(qū)動器155激活字線WL1～WL4中的某1條。
連接部91包含設(shè)置在位線BLA與IO線IO1A之間、其柵極接受選擇信號CSLA的連接門211，以及設(shè)置在位線BLB與IO線IO1B之間、對其柵極施加選擇信號CSLB的連接門212。選擇信號CSLA從包含在對列地 CA進行譯碼的列譯碼器25中的譯碼電路221輸出。選擇信號CSLB從列譯碼器25的譯碼電路222輸出。
基準單元列61包含存儲用于判定正常存儲單元MC的數(shù)據(jù)的基準值的基準存儲單元MC。對該基準存儲單元的寫入、讀出以與對正常存儲單元MC的寫入、讀出相同的方式進行。但是，在數(shù)據(jù)讀出時，在向IO線連接的設(shè)計方面下了工夫。與基準存儲單元列對應(yīng)的位線BLR借助于連接部92，可以與IO線IO1A、IO1B的任何一條連接。
連接部92包含連接在位線BLR與IO線IO1B之間、其柵極接受選擇信號SREFA的連接門213，以及連接在位線BLR與IO線IO1A之間、其柵極接受選擇信號SREFB的連接門214。
在選擇信號CSLA被激活時選擇信號SREFA被激活。據(jù)此，當位線BLA與IO線IO1A連接時，基準位線BLR與IO線IO1B連接。因此，放大部104檢測在存儲單元MC與存儲單元MCR中流過的電流之間的差值。
另一方面，在選擇信號CSLB被激活時選擇信號SREFB被激活。據(jù)此，位線BLB與IO線IO1B連接，位線BLR與IO線IO1A連接。將相鄰接的位線BLA、BLB分別與不同的IO線連接是為了將連接門211、212的結(jié)電容均等地分配在各IO線上。因此，也必須有選擇地使作為基準的位線BLR與某一條IO線連接。
下面，對備用存儲單元進行說明。備用存儲單元列用2個存儲單元存儲1位數(shù)據(jù)。
例如，對被數(shù)字線WDL1選擇的2個存儲單元SMCA、SMCB，同時進行互補數(shù)據(jù)的寫入。為此，對位線進行驅(qū)動的寫驅(qū)動器141只配置在存儲器陣列的一側(cè)。于是，在寫入時位線SBLA與位線SBLB通過連接門215相連接。
在寫入數(shù)據(jù)“0”時，寫驅(qū)動器141的晶體管201、204處于導(dǎo)通狀態(tài)，電流從位線SBLA向SBLB流動。相反，在寫入數(shù)據(jù)“1”時，晶體管202、203處于導(dǎo)通狀態(tài)，電流從位線SBLB向位線SBLA流動。由于位線SBLA與位線SBLB在一側(cè)被連接門215連接，所以寫入時流過位線SBLA的電流方向總是與流過位線SBLB的電流方向相反。因此，對被數(shù)字線選擇的2個備用存儲單元寫入互補的數(shù)據(jù)。
除備用存儲單元列71外，還配置了未圖示的備用存儲單元列72、73。對此3組備用存儲單元列，用選擇器84選擇其中的2組，并將它們與備用存儲單元讀出專用IO線對IOP4、IOP5連接。
在讀出時，在備用存儲單元列中，連接門215為非連接狀態(tài)，從而在備用存儲單元SMCA、SMCB中流過各自的電流。
如圖4所示，在MRAM的存儲單元陣列中，借助于將正常存儲單元與保持基準值的基準存儲單元進行比較，每一個單元存儲了1位數(shù)據(jù)。備用存儲單元用2個單元存儲1位數(shù)據(jù)。在備用存儲單元的2個單元中寫入互補的數(shù)值，借助于將這2個單元與讀出放大器連接，讀出所存儲的1位數(shù)據(jù)。多配置在陣列周邊部分的備用存儲單元部分抗元件完成后的尺寸離散性的能力增強，可以提高置換成備用存儲單元進行補救時的成功率。
圖6是示出圖1中的程序陣列36的結(jié)構(gòu)的電路圖。
參照圖6，程序陣列36包含數(shù)字線驅(qū)動器301；寫驅(qū)動器303、305；以及用于分別控制寫驅(qū)動器303、305的控制電路302、306。
程序陣列36包含位線351～354；源線330；寫數(shù)字線331～335；以及字線341～345。
程序陣列36還包含與數(shù)字線331和字線341對應(yīng)地設(shè)置的MRAM存儲單元361～364。同樣，也與其他字線和數(shù)字線相對應(yīng)地配置了存儲單元，構(gòu)成了存儲單元陣列307。
數(shù)據(jù)寫入時晶體管321～325處于導(dǎo)通狀態(tài)，數(shù)字線驅(qū)動器301有選擇地激活數(shù)字線331～335。另一方面，讀出時晶體管311～315處于導(dǎo)通狀態(tài)，晶體管321～325處于非導(dǎo)通狀態(tài)。數(shù)字線驅(qū)動器在讀出時有選擇地激活字線341～345。
與位線351、352連接的存儲單元列是存儲用于指示程序組是否已被使用的標志的區(qū)域。程序地址存儲在其他區(qū)域。
在程序陣列中，為確保高可靠性，用2個存儲單元存儲1位數(shù)據(jù)。數(shù)據(jù)的寫入例如可借助于對存儲單元361和362進行互補的數(shù)據(jù)寫入來實現(xiàn)。這時，控制電路302、306根據(jù)寫入的數(shù)據(jù)，控制電流的方向。W1表示寫入數(shù)據(jù)“1”時被激活的門，W0表示寫入數(shù)據(jù)“0”時被激活的門。
程序陣列36還包含讀出放大器395、396；以及用于連接讀出放大器與位線的連接門391～394。在對存儲單元361、362中的數(shù)據(jù)進行讀出時，位線351、352分別借助于連接門391、391與讀出放大器395連接。于是，當字線341被數(shù)字線驅(qū)動器301激活時，通過存儲單元361流入源線330的電流與通過存儲單元362流入源線330的電流之差可以被讀出放大器395檢測。檢測的結(jié)果作為信號P1被傳送至圖1的CAM陣列38。同樣，當對存儲在存儲單元363、364中的數(shù)據(jù)進行讀出時，各連接門393、394呈導(dǎo)通狀態(tài)，電流差被讀出放大器396檢測，信號Pn被輸出，并被傳送至CAM陣列38。該傳送例如在將電源接入芯片時進行，之后，可以在CAM陣列中高速地進行輸入地址與程序地址的一致檢測。
這里，已通過編程一度被編入了程序陣列36的數(shù)據(jù)借助于對控制信號BR進行激活，能夠固定為不可改寫。對于選擇字線，通過對位線施加高電壓來破壞存儲單元361、362中的低電阻的MTJ元件，以此進行數(shù)據(jù)固定。對于存儲程序地址的存儲單元363、364，同樣地可以通過破壞低電阻的MTJ元件，將數(shù)據(jù)固定。當從外部經(jīng)圖1的衰減器34施加了高電壓SVCC，從而使控制信號BR被激活時，高電壓SVCC作為寫驅(qū)動器305的電源被供給。例如，為了破壞存儲單元361中包含的MTJ元件，寫驅(qū)動器303被非激活，高電壓SVCC通過寫驅(qū)動器305被施加至位線351。
圖7是示出通常的MTJ元件的電阻值變化的圖。
參照圖7，磁場H因電流流過數(shù)字線而發(fā)生變化，存儲單元的MTJ元件的電阻也因而在高電阻Rmax與低電阻Rmin之間變化。當施加高電壓SVCC時，MTJ元件被破壞，其電阻值變成比低電阻Rmin還要小的Rb1。
圖8是示出固定后的MTJ元件的電阻值變化的圖。
參照圖8，當一旦施加高電壓SVCC，MTJ元件被破壞時，即使電流流過數(shù)字線，磁場H發(fā)生變化，MTJ元件的電阻值也是Rb1，不發(fā)生變化。在用2個互補的存儲單元存儲置換信息的場合，若破壞了被設(shè)定為低電阻Rmin的存儲單元，即使互補的存儲單元的電阻值因磁場的施加從Rmax改寫成Rmin，由讀出放大器檢測的結(jié)果也是正常值。也就是說，由于電阻值Rb1比Rmax和Rmin的任何一個都小，所以借助于將低電阻側(cè)的存儲單元的電阻值變成更低的電阻值，可以使讀出結(jié)果固定。
據(jù)此，即使在置換補救后的輸送時等施加了強磁場，置換信息也不會丟失。
再次參照圖6，以后也能檢測MTJ元件是否遭到破壞。例如，在破壞了存儲單元361的MTJ元件的場合，當控制信號BR為非激活狀態(tài)時，可以用通常的MRAM的改寫方法寫入相反的數(shù)據(jù)，對寫入了的數(shù)據(jù)是否按期待值讀出進行判斷。具體地說，只要進行將存儲單元361改寫為高電阻狀態(tài)，將存儲單元362改寫為低電阻狀態(tài)的工作就可以。
其結(jié)果是，當按期待值那樣讀出時，能夠判定存儲單元361未被破壞。但是，如果即使寫入相反的數(shù)據(jù)，讀出的狀態(tài)仍是固定的狀態(tài)，則能夠判定它是被破壞的程序組。通過進行這樣的工作，當對在通常的補救工序之后發(fā)生的故障再進行補救時，可以避開已經(jīng)破壞的程序組，通過編程將不良地址編入程序陣列36中。
這樣，通過在程序組中準備標志，可以判斷程序組的使用狀態(tài)。然后，通過制成能對程序陣列施加高電壓的結(jié)構(gòu)，可以將在程序陣列36中存儲的置換信息固定為不可改寫。通過讀出對應(yīng)程序組的標志可以進行該固定化的檢測。
圖9是示出圖1中的CAM陣列38的結(jié)構(gòu)的電路圖。
參照圖9，CAM陣列包含標志存儲部401、地址存儲部402、一致檢測部403以及存儲所使用的備用存儲單元列的位置的存儲部404。
標志存儲部401與各自存儲不同的置換數(shù)據(jù)的5組程序組對應(yīng)地包含5個閂鎖電路411～415。地址存儲部402包含分別與閂鎖電路411～415對應(yīng)的程序組421～425。一致檢測部403包含分別與程序組421～425對應(yīng)的一致檢測部431～435。存儲部404包含根據(jù)一致檢測部431～435的輸出而被激活的存儲單元441～445。存儲單元441～445的輸出成為控制信號RCON。
從用圖6說明過的程序陣列36輸出的信號P1～Pn，被輸入到標志存儲部401和地址存儲部402，并被保持在閂鎖電路中。標志存儲部401的輸出被輸出到一致檢測部403，同時也被輸出到選擇器405。
有效地址是否已被存儲在程序組421～425中，可以借助于將閂鎖電路411～415的輸出經(jīng)選擇器405和輸出電路406從端子PO輸出而讀出到外部。據(jù)此，在添加置換地址的場合，能夠不對已經(jīng)使用的地址組進行寫入。
選擇器405根據(jù)用于指定程序組421～425的組地址SETADD，選擇閂鎖電路411～415的輸出中的某1個。輸出電路406在測試模式下按照被激活的信號FREAD而被激活，并將選擇器405的輸出輸出至端子PO。
圖10是示出圖9的一致檢測部431的結(jié)構(gòu)的電路圖。
參照圖10，一致檢測部431接受與標志存儲部402中程序組421對應(yīng)的標志信號FLAG；程序組421中包含的閂鎖電路452～45n的輸出；以及所輸入的地址信號ADD。閂鎖電路452保持置換地址的最低位，閂鎖電路45n保持其最高位。
一致檢測部431包含將從程序組421輸出的置換地址與輸入地址信號的每一位進行比較的一致檢測電路461～46n；以及接受信號FLAG和一致檢測電路461～46N的輸出，輸出信號HIT1的“與”電路470。
再參照圖9，其對應(yīng)的標志被激活的程序組421～425的輸出與輸入的地址的一致判定由一致檢測部431～435進行。讀出時，選擇器84根據(jù)該判定結(jié)果進行選擇工作。
在圖9所示的結(jié)構(gòu)中，有5組程序組。另一方面，在圖2所示的陣列結(jié)構(gòu)中，備用存儲單元列為3列。而且，該3列備用存儲單元列中的2列與IO線對IOP4、IOP5連接。也就是說，對應(yīng)于1次存取，同時被置換的列是2個列，在一致檢測部431～435的輸出中，同時被激活的最多是2個。
這里，圖2的選擇器84根據(jù)在存儲部404中包含的存儲單元441～445的保持內(nèi)容，進行將備用存儲單元列71～73中的哪2個與IO線對連接的選擇工作。另外，IO線對IOP1～IOP5與讀出放大器101～103的連接情況是，使與不良的列地址對應(yīng)的IO線對不進行連接，代之以從備用位線讀出的數(shù)據(jù)經(jīng)備用列專用的IO線對傳送至讀出放大器。
在寫入時，也是使與檢測出的不良存儲單元連接的位線的寫入驅(qū)動器非激活，代之以將寫入數(shù)據(jù)傳送至備用位線的驅(qū)動器。
如以上所述，程序組與備用存儲單元列的數(shù)目可以不一一對應(yīng)。相對于冗余的備用存儲單元列的數(shù)目，可以任意選擇程序組的數(shù)目。通過設(shè)置標志位，在添加置換地址時可以檢測未使用的程序組。另外，冗余存儲單元和存儲置換地址的程序組的數(shù)目的選擇自由度得到提高。
圖11是示出圖1中的選擇放大部40的結(jié)構(gòu)的電路圖。
參照圖11，選擇放大部40包含選擇部100和放大部104。選擇部100根據(jù)控制信號RCON從5對IO線對中選擇3對IO線對。
在選擇時，采用了所謂的移位冗余法。選擇部100包含對IO線IO1A、IO2A、IO3A中的某1條進行選擇，并將其與IO線RIO1A連接的切換電路481；以及將IO線IO1B、IO2B、IO3B中的某1條與IO線RIO1B連接的切換電路491。
選擇部100還包含對IO線IO2A、IO3A、IO4A中的某1條進行選擇，并將其與IO線RIO2A連接的切換電路482；以及將IO線IO2B、IO3B、IO4B中的某1條與IO線RIO2B連接的切換電路492。
選擇部100還包含對IO線IO3A、IO4A、IO5A中的某1條進行選擇，并將其與IO線RIO3A連接的切換電路483；以及將IO線IO3B、IO4B、IO5B中的某1條與IO線RIO3B連接的切換電路493。
放大部104包含借助于檢測在與IO線RIO1A、RIO1B連接的存儲單元中流過的電流之差來讀出存儲數(shù)據(jù)的讀出放大器101；借助于檢測在與IO線RIO2A、RIO2B連接的存儲單元中流過的電流之差來讀出存儲數(shù)據(jù)的讀出放大器102；以及借助于檢測在與IO線RIO3A、RIO3B連接的存儲單元中流過的電流之差來讀出存儲數(shù)據(jù)的讀出放大器103。
切換電路481包含對控制信號RCON進行譯碼的譯碼器500；根據(jù)譯碼器500的輸出，分別將IO線IO1A、IO2A、IO3A與IO線RIO1A連接的連接門501、502、503。譯碼器500對與不良存儲單元對應(yīng)的IO線的特定位和指定用以進行置換的備用存儲單元列的位進行譯碼。譯碼器500根據(jù)譯碼結(jié)果使連接門501、502、503中的某1個處于連接狀態(tài)。
借助于對讀出放大器的每一個輸入節(jié)點設(shè)置3個連接門，可以進行2級移位工作。據(jù)此，可以從5對IO線對中選擇3對，應(yīng)用移位冗余法使之與3個讀出放大器連接。
在移位冗余中，從IO線IO1A～IO5A中選擇3條IO線，將該被選擇了的IO線以順序不調(diào)換的方式與IO線RIO1A～RIO3A連接。還有，從IO線IO1B～IO5B中選擇3條IO線，將該被選擇了的IO線以順序不調(diào)換的方式與IO線RIO1B～RIO3B連接。
借助于制成移位冗余結(jié)構(gòu)，可以使讀出放大器的輸入節(jié)點同IO線IO1A～IO5A的連接路徑的長度與該輸入節(jié)點同IO線IO1B～IO5B的連接路徑的長度之間不產(chǎn)生顯著的差異。由此，可以求得負荷均勻，使工作容限一致。
(實施例2)圖12是示出與實施例2的非易失性半導(dǎo)體存儲器的數(shù)據(jù)讀出有關(guān)的結(jié)構(gòu)的圖。
參照圖12，實施例2的非易失性半導(dǎo)體存儲器取代在圖2中說明過的結(jié)構(gòu)中存儲器陣列10而包含存儲器陣列10a，以及取代備用存儲器陣列12而包含備用存儲器陣列12a。
存儲器陣列10a包含正常存儲單元塊51a～53a；與正常存儲單元塊51a～53a分別對應(yīng)地設(shè)置的基準行601～603；以及選擇器81a～83a。選擇器81a的輸出端與IO線對IOP1連接。選擇器82a的輸出端與IO線對IOP2連接。選擇器8 3a的輸出端與IO線對IOP3連接。
備用存儲器陣列12a包含備用存儲單元列71a～73a；以及根據(jù)控制信號RCON進行備用存儲單元列71a～73a的選擇的選擇器84a。84a的輸出端與IO線對IOP4、IOP5連接。
另外，選擇放大部40的結(jié)構(gòu)由于與在圖2中說明過的情形相同，故不重復(fù)其說明。
在實施例2中，對備用存儲單元列配置了2條備用位線SBL，用2個備用存儲單元存儲1位數(shù)據(jù)這一點與實施例1相同。另一方面，與正常存儲單元塊的字線平行地配置了用于保持讀出時的基準值的基準行601～603，這一點又與實施例1不同。
與正常存儲單元塊51a～53a分別對應(yīng)地設(shè)置了選擇器81a～83a。另外，還與正常存儲單元塊51a～53a分別對應(yīng)地設(shè)置了IO線對IOP1～IOP3。
選擇器81a的輸出端與IO線對IOP1連接。正常存儲單元塊51a中的對應(yīng)存儲單元經(jīng)選擇器81a與IO線對IOP1中的某一條IO線連接?；鶞市?01中的對應(yīng)存儲單元經(jīng)選擇器81a與IO線對IOP1中的另一條IO線連接。
選擇器82a的輸出端與IO線對IOP2連接。正常存儲單元塊52a中的對應(yīng)存儲單元經(jīng)選擇器82a與IO線對IOP2中的某一條IO線連接。基準行602中的對應(yīng)存儲單元經(jīng)選擇器82a與IO線對IOP2中的另一條IO線連接。
選擇器83a的輸出端與IO線對IOP3連接。正常存儲單元塊53a中的對應(yīng)存儲單元經(jīng)選擇器83a與IO線對IOP3中的某一條IO線連接?；鶞市?03中的對應(yīng)存儲單元經(jīng)選擇器83a與IO線對IOP3中的另一條IO線連接。
另外，在圖12中，雖然示出了設(shè)置3對IO線對和3個正常存儲單元塊的情形，但只要正常存儲單元塊的數(shù)目與對應(yīng)的IO線對的數(shù)目相等，它們的數(shù)目可以大于3，也可以小于3。正常存儲單元塊中的被存取的存儲單元與IO線對中的一條IO線連接，與此同時，對應(yīng)的基準行中的存儲單元與IO線對中的另一條IO線連接。
備用存儲單元列71a～73a的一部分被選擇器84a選擇。選擇器84a根據(jù)由CAM陣列輸出的控制信號RCON選擇3個備用存儲單元列中的2個列，并將它們與為了備用存儲單元的數(shù)據(jù)傳送而專門設(shè)置的2組IO線對IOP4、IOP5連接。
備用存儲單元列用2個存儲單元存儲1位數(shù)據(jù)。對每一個備用存儲單元列設(shè)置了2條備用位線SBL。首先，選擇器84a從3個備用存儲單元列中選擇2個備用存儲單元列，將數(shù)據(jù)從這2個被選擇的備用存儲單元列中傳送至備用列專用的IO線對IOP4、IOP5。選擇器84a的選擇借助于示出了冗余檢測結(jié)果的控制信號RCON進行。按照輸入地址應(yīng)被使用的備用位線被選擇器84a連接至備用列專用的IO線對。
另外，只要備用存儲單元列的數(shù)目與備用列專用的IO線對的數(shù)目相等，也可以不設(shè)置選擇器84a。這時，來自備用存儲器陣列12a的數(shù)據(jù)全部被輸出到選擇部100。這樣，往往不必將冗余判定結(jié)果應(yīng)用于位線輸出部的選擇部，因而可望高速地工作。
但是，在實施例2中，設(shè)置了選擇器84a，在被選擇的列與IO線對連接時，從3個備用存儲單元列中選擇2個備用存儲單元列。這是由于當IO線對的數(shù)目多時，因設(shè)置IO線對引起的面積增大成了問題的緣故。
這樣一來，任何一個存儲單元與總共為5對的IO線對連接。5對IO線對IOP1～IOP5與選擇放大部40連接。選擇放大部40包含根據(jù)控制信號RCON從5對IO線對IOP1～IOP5選擇3對的選擇部100；用于讀出與被選擇部100選擇的IO線對連接的存儲單元中的數(shù)據(jù)的讀出放大器101～103。讀出放大器的數(shù)目可以設(shè)置與必須對端子111～113輸出的數(shù)據(jù)數(shù)相等的3個。
檢測出的不良存儲單元所連接的IO線對以及與不必要的備用位線連接的IO線對不與讀出放大器101～103連接。讀出放大器101～103經(jīng)對應(yīng)的IO線對，對應(yīng)于輸入地址，與存儲數(shù)據(jù)的存儲單元連接。
讀出放大器101～103在所連接的存儲單元是正常存儲單元的場合，還與存在于對應(yīng)的基準單元行中的基準存儲單元連接，并對流入這2個存儲單元中的電流值進行比較。
讀出放大器101～103在所連接的存儲單元是備用存儲單元的場合，對流入互補的2個存儲單元中的電流值進行比較。
這樣，備用存儲單元列用2個存儲單元存儲1位數(shù)據(jù)，設(shè)置了用于讀出備用存儲單元的數(shù)據(jù)的專用的IO線對，借助于使進行所連接的IO線對的電流檢測的讀出放大器與哪一個IO線對連接，來進行備用存儲單元的選擇。
借助于制成這樣的結(jié)構(gòu)，可以求得備用存儲單元部分的可靠性的提高。另外，借助于正常存儲單元與備用存儲單元的數(shù)據(jù)被同時讀出，可以得到高速化。還有，借助于進行該同時讀出至設(shè)置在存儲單元陣列的外部的IO線對的部分的數(shù)據(jù)，可以求得進一步高速化。
圖13是用于說明在圖12中說明過的存儲器陣列10a和備用存儲器陣列12a的更詳細的結(jié)構(gòu)的電路圖。
參照圖13，對與圖12的正常存儲單元塊51a、備用存儲單元列71a、72a對應(yīng)的結(jié)構(gòu)進行說明。
正常存儲單元塊51a包含存儲單元611、612、614、615。與正常存儲單元塊51a相鄰接地設(shè)置的基準行601包含存儲單元613、616。
與正常存儲單元塊51a和基準行601對應(yīng)地設(shè)置了寫驅(qū)動器630、631和選擇器651。寫驅(qū)動器630包含晶體管681～684。寫驅(qū)動器631包含晶體管691～694。這些晶體管對寫入數(shù)據(jù)“1”時導(dǎo)通的用符號W1表示，對寫入“0”時導(dǎo)通的用符號W0表示。
2條數(shù)據(jù)讀出用字線交互地與1行存儲單元連接。即，存儲單元611與字線WL1A連接，存儲單元614與字線WL1B連接。同樣地，存儲單元612與字線WL2A連接，存儲單元615與字線WL2B連接。另外，數(shù)據(jù)寫入用的數(shù)字線WDL1按為各存儲單元行共用的方式被設(shè)置。即，存儲單元611、614與數(shù)字線WDL1連接，存儲單元612、615與數(shù)字線WDL2連接。
對基準行中的各行，各設(shè)置1條字線。字線WL3與存儲單元616連接，字線WL4與存儲單元613連接。
下面對從正常存儲單元塊51a中的數(shù)據(jù)讀出進行說明。存儲單元611、612中的數(shù)據(jù)借助于檢測從位線BLAa流入源線的電流進行檢測。這時，對存儲單元611、612中的數(shù)據(jù)分別與基準存儲單元616中的數(shù)據(jù)進行了比較。因此，信號READA被激活，晶體管666、667、668呈導(dǎo)通狀態(tài)。然后，在數(shù)字線驅(qū)動器655進行行選擇時，存儲單元611或612被選擇。這時，數(shù)字線驅(qū)動器656選擇字線WL3。據(jù)此，電流經(jīng)由在選擇器651中包含的門電路771、772；IO線對IOP1；以及選擇部100，流至放大部104。
另一方面，為了讀出存儲單元614、615中的數(shù)據(jù)，信號READB被激活，晶體管661、662、663呈導(dǎo)通狀態(tài)。為了選擇存儲單元614、615中的某一個，數(shù)字線驅(qū)動器655激活字線WL1B、WL2B，為了將基準存儲單元與所選擇的正常存儲單元進行比較，數(shù)字線驅(qū)動器656激活字線WL4，選擇存儲單元613。
下面對備用存儲單元進行說明。
備用存儲單元列71a包含備用存儲單元617～620。備用存儲單元列72a包含備用存儲單元621～624。
與備用存儲單元列71a對應(yīng)地設(shè)置了寫驅(qū)動器641。寫驅(qū)動器641包含晶體管701～704。與備用存儲單元列72a對應(yīng)地設(shè)置了寫驅(qū)動器642。寫驅(qū)動器642包含晶體管705～708。對晶體管701～708中的進行“0”寫入時導(dǎo)通的晶體管用符號W0表示。而對進行“1”寫入時導(dǎo)通的晶體管用符號W1表示。
在對備用存儲單元進行數(shù)據(jù)寫入時，晶體管643、644處于導(dǎo)通狀態(tài)，借助于寫驅(qū)動器641、642，相反方向的電流流過2條備用位線，在2個存儲單元中寫入互補的數(shù)據(jù)。即，備用存儲單元617、619構(gòu)成1對存儲1位數(shù)據(jù)。備用存儲單元618、620構(gòu)成1對存儲1位數(shù)據(jù)。在備用存儲單元列72a中，同樣地也是用2個存儲單元存儲1位數(shù)據(jù)。
在讀出存儲單元611、612中的數(shù)據(jù)時，與之并行地從備用存儲單元列71a中讀出數(shù)據(jù)。即，在存儲單元611因字線WL1A的激活而被選擇的場合，備用存儲單元617、619被選擇，放大部104經(jīng)選擇器84a、IO線對和選擇部100進行備用存儲單元的數(shù)據(jù)讀出。
另外，當從存儲單元614、615中進行數(shù)據(jù)讀出時，字線WL1B、WL2B的某一條被激活，據(jù)此，并行地從備用存儲單元列72a中進行數(shù)據(jù)讀出。
如上所述，數(shù)字線對正常存儲單元和備用存儲單元是共用的。另外，2條字線交互地與在正常存儲單元1行中配置的存儲單元連接。當如此構(gòu)成基準行時，可以使用連接至與被選擇的正常存儲單元所連接的位線相鄰接的位線的基準存儲單元。這樣，由于讀出路徑對正常存儲單元與基準存儲單元變得均勻，所以難以發(fā)生數(shù)據(jù)的讀出錯誤。
(實施例3)近年來，作為非易失性半導(dǎo)體存儲器，提出了相變存儲器。相變存儲器也稱OUM(雙向統(tǒng)一存儲器)。
圖14是示出相變存儲器的存儲單元的形狀的平面圖。
圖15是圖14的A-A剖面的剖面圖。
參照圖14、圖15，在P型襯底806上以n型雜質(zhì)區(qū)形成字線801，在字線801的上部形成p型雜質(zhì)區(qū)805。由襯底806、字線801、雜質(zhì)區(qū)805形成縱型PNP寄生雙極晶體管。
在p型雜質(zhì)區(qū)805的上部，形成加熱元件804，再在其上部形成硫?qū)倩飳?03。又在硫?qū)倩飳?03的更上部形成位線802。
硫?qū)倩锸擎N、硒、碲的合金。硫?qū)倩锸牵词购苌俚牧?，通過用電阻加熱，也可以在非晶態(tài)與晶態(tài)之間變化的物質(zhì)。硫?qū)倩锏碾娮柚翟诜蔷B(tài)時高，在晶態(tài)時低。
圖16是圖14所示的存儲單元陣列的等效電路圖。
參照圖16，存儲單元810包含硫?qū)倩飳?11、PNP型雙極晶體管812。由字線801進行存儲單元的選擇，電流從位線802流向被選擇的存儲單元的集電極線807。用該電流值或流過該電流的時間控制與硫?qū)倩飳?11接觸地設(shè)置的加熱器電極的發(fā)熱量，可以使硫?qū)倩飳?11在晶態(tài)與非晶態(tài)之間變化。
圖17是對相變存儲器應(yīng)用本發(fā)明時的電路圖。
參照圖17，在正常存儲單元塊51b中，配置了排列成行列狀的存儲單元MC。與正常存儲單元塊51b相鄰接地設(shè)置了在從正常存儲單元塊51b中讀出數(shù)據(jù)時保持基準值的基準單元列61b。在備用存儲單元列71b中，用2個存儲單元存儲1位數(shù)據(jù)。在備用存儲單元SMCA和備用存儲單元SMCB中保持了互補的值。因此，備用存儲單元不需要基準存儲單元，而且可靠性比正常存儲單元的高。
以被正常存儲單元塊51b、基準單元列61b和備用存儲單元列71b共用的方式設(shè)置了字線WL1～WL4。字線WL1～WL4分別被字線驅(qū)動器851～854驅(qū)動。字線驅(qū)動器851～854根據(jù)地址信號有選擇地被字線譯碼器850激活。位線BLA、BLB、SBLA、SBLB在寫入時被寫驅(qū)動器861驅(qū)動。寫驅(qū)動器861包含晶體管871～878。
晶體管871～878的柵極被寫驅(qū)動譯碼器860控制。為了使存儲單元的硫?qū)倩飳影l(fā)生相變，寫驅(qū)動譯碼器860根據(jù)寫入信息改變位線的電位、驅(qū)動時間。
讀出時，對應(yīng)的位線被譯碼器8 89和讀出門862選擇，門電路886、887中的某一個與IO線對中的一條線連接。
在信號CSLA被譯碼門881選擇的場合，信號SREFA被激活，基準存儲單元借助于門電路888與IO線對中的另一條線連接。
相反，在信號CSLB被譯碼門882激活的場合，位線BLB借助于門電路887與IO線對中的一條線連接。這時，信號SREFB被激活，門電路889導(dǎo)通，位線BLR與IO線對中的另一條線連接。
為了均勻地分配與IO線對連接的門電路886、887的結(jié)電容，位線與IO線對的連接是交互進行的。因此，基準位線BLR的連接也與被選擇的正常存儲單元的列對應(yīng)地與IO線對中的某一條線連接。
由于備用存儲單元列是用2個存儲單元存儲1位數(shù)據(jù)的結(jié)構(gòu)，所以對被同一字線選擇的2個存儲單元同時寫入相反的數(shù)據(jù)。與在圖3中說明過的情形一樣，設(shè)置了3個備用存儲單元列。在圖17中代表性地示出了其中的1個存儲單元列71b。選擇器84b從3組備用存儲單元列中選擇2組，并將其與備用列專用的IO線對IOP4、IOP5連接。
在每一個存儲單元存儲1位數(shù)據(jù)的正常存儲單元塊51b中，通過將存取的存儲單元與基準單元列61b的存儲單元進行比較來讀出數(shù)據(jù)。當字線被激活時，被存取的存儲單元所連接的位線被譯碼器880和讀出門862選擇，并與IO線對IOP1連接。預(yù)充電電流經(jīng)IO線對流過位線和選擇存儲單元，讀出放大器的狀態(tài)隨選擇存儲單元的電阻值變化。與此相對照，在選擇與被存取的存儲單元的字線相同的字線的同時，在基準存儲單元側(cè)進行選擇。各自的位線與放大部104連接，對存取的存儲單元的狀態(tài)與基準存儲單元的狀態(tài)進行比較。
與此相對照，備用存儲單元列用2個存儲單元存儲1位數(shù)據(jù)，它不需要基準存儲單元。這樣，借助于構(gòu)制通過用2個存儲單元保持互補的數(shù)據(jù)來存儲1位數(shù)據(jù)的冗余部，在存取的存儲單元與基準存儲單元之間存在分散性的場合，也能使備用存儲單元陣列更穩(wěn)定的工作。
這次公開的實施例在全部方面可認為是例示性的而不是限制性的。本發(fā)明的范圍由權(quán)利要求書的范圍而不是由上述實施例的說明來表示，其意圖是包含與權(quán)利要求的范圍均等的意義和范圍的全部變更。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器，其特征在于，包括各自非易失性地存儲1位數(shù)據(jù)的多個正常存儲單元；當在上述多個正常存儲單元中存在不良存儲單元時，用以代替上述不良存儲單元的、每2個單元非易失性地存儲1位數(shù)據(jù)的多個備用存儲單元；根據(jù)來自外部的存取，從上述多個正常存儲單元中選擇與地址信號對應(yīng)的第1存儲單元組，并且與上述第1存儲單元組的選擇并行地從上述多個備用存儲單元中選擇第2存儲單元組的控制電路；以及根據(jù)上述地址信號，從上述第1、第2存儲單元組中選擇讀出存儲單元組，放大并輸出上述讀出存儲單元組保持的數(shù)據(jù)的選擇放大部。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器，其特征在于還包括用于讀出上述第1、第2存儲單元組的數(shù)據(jù)的數(shù)據(jù)線組，上述選擇放大部包含與上述讀出存儲單元組中包含的存儲單元同數(shù)量的多個讀出放大電路；以及有選擇地將按照上述地址信號傳送應(yīng)被讀出的數(shù)據(jù)的上述數(shù)據(jù)線組中的一部分與上述多個讀出放大電路連接的選擇部。
3.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器，其特征在于上述多個正常存儲單元排列成行列狀，該非易失性半導(dǎo)體存儲器還包括沿上述多個正常存儲單元的行設(shè)置的多條字線；沿上述多個正常存儲單元的列設(shè)置的多條位線；與配置了上述多個正常存儲單元的區(qū)域相鄰接地設(shè)置、沿上述多個正常存儲單元的列方向成列地排列、保持用于在對上述正常存儲單元進行讀出時判別讀出值的基準值的多個基準存儲單元；其某一條與上述多個正常存儲單元的某一個連接，另一條與上述多個基準存儲單元的某一個連接的第1、第2數(shù)據(jù)線；以及分別與上述多個備用存儲單元之中的成對地存儲規(guī)定的1位數(shù)據(jù)的第1和第2備用存儲單元連接的第3、第4數(shù)據(jù)線。
4.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲器，其特征在于上述多個正常存儲單元排列成行列狀，該非易失性半導(dǎo)體存儲器還包括對上述多個正常存儲單元的各行對應(yīng)地每行設(shè)置1條、在寫入時進行行選擇的多條數(shù)字線；以及對上述多個正常存儲單元的各行對應(yīng)地每一行設(shè)置2條、在讀出時進行行選擇的多條字線，各行的上述多個正常存儲單元與對應(yīng)的2條上述字線交互連接，上述非易失性半導(dǎo)體存儲器還包括與配置了上述多個正常存儲單元的區(qū)域相鄰接地設(shè)置、沿上述多個正常存儲單元的行方向成行地排列、保持用于在對上述正常存儲單元進行讀出時判別讀出值的基準值的多個基準存儲單元。
5.一種非易失性半導(dǎo)體存儲器，其特征在于，包括多個正常存儲單元；當上述多個正常存儲單元中存在不良存儲單元時，用以代替上述不良存儲單元的多個備用存儲單元；用于根據(jù)來自外部的存取，從上述多個正常存儲單元中讀出第1數(shù)據(jù)組的第1數(shù)據(jù)線組；用于與上述第1數(shù)據(jù)組的讀出并行地從上述多個備用存儲單元中讀出第2數(shù)據(jù)組的第2數(shù)據(jù)線組；以及根據(jù)地址信號，從上述第1、第2數(shù)據(jù)組中有選擇地放大并輸出讀出數(shù)據(jù)組的選擇放大部。
6.如權(quán)利要求5所述的非易失性半導(dǎo)體存儲器，其特征在于上述選擇放大部包含與上述讀出數(shù)據(jù)組中包含的數(shù)據(jù)同數(shù)量的多個讀出放大電路；以及有選擇地將按照上述地址信號傳送應(yīng)被讀出的數(shù)據(jù)的上述第1、第2數(shù)據(jù)線組中的一部分與上述多個讀出放大電路連接的選擇部。
7.如權(quán)利要求6所述的非易失性半導(dǎo)體存儲器，其特征在于它還包括接受上述地址信號、檢測它是否是與不良存儲單元對應(yīng)的地址的冗余控制部，在上述第1、第2數(shù)據(jù)線組中包含的多條數(shù)據(jù)線按規(guī)定的順序并列排列，上述選擇部根據(jù)上述冗余控制部的輸出，以不調(diào)換上述規(guī)定順序的方式將從上述第1、第2數(shù)據(jù)線組中選擇出的數(shù)據(jù)線移位，使之與上述多個讀出放大器連接。
8.一種非易失性半導(dǎo)體存儲器，其特征在于包括多個正常存儲單元；當上述多個正常存儲單元中存在不良存儲單元時，用以代替上述不良存儲單元的多個備用存儲單元；以及非易失性地存儲上述不良存儲單元的地址的程序陣列，上述程序陣列包含多個程序組，上述多個程序組的每一個具有由與上述正常存儲單元有相同的結(jié)構(gòu)的非易失性存儲單元構(gòu)成、存儲指示不良存儲單元的地址是否已存儲在對應(yīng)的程序組中的標志位的第1程序單元；以及存儲不良存儲單元的地址的第2程序單元，上述非易失性半導(dǎo)體存儲器還包括根據(jù)程序組地址選擇分別與上述多個程序組對應(yīng)的多個標志位中的一部分的選擇電路；以及將上述選擇電路的輸出讀出到外部的端子。
9.如權(quán)利要求8所述的非易失性半導(dǎo)體存儲器，其特征在于上述程序陣列還包含為了不可逆地破壞上述第1程序單元中包含的非易失性存儲單元，而有選擇地對上述第1程序單元施加由外部提供的高電壓，從而使上述標志位指示對應(yīng)的程序組已存儲完畢的電壓切換電路。
10.如權(quán)利要求8所述的非易失性半導(dǎo)體存儲器，其特征在于上述多個備用存儲單元被分開配置在多個置換單位中，上述多個程序組的數(shù)目少于上述多個置換單位的數(shù)目。
11.如權(quán)利要求8所述的非易失性半導(dǎo)體存儲器，其特征在于上述多個備用存儲單元被分開配置在多個置換單位中，上述程序組的每一個還具有存儲指定上述多個置換單位中的1個的信息的第3程序單元。
12.如權(quán)利要求8所述的非易失性半導(dǎo)體存儲器，其特征在于上述程序組的每一個還具有對對應(yīng)于所存儲的不良存儲單元的地址與輸入地址的一致進行檢測的一致檢測部，上述非易失性半導(dǎo)體存儲器還包括對根據(jù)上述一致檢測部的輸出寫入到上述正常存儲單元中的寫入信號進行非激活的寫入驅(qū)動器。
全文摘要
在MRAM的存儲單元陣列中，借助于將正常存儲單元與保持基準值的基準存儲單元進行比較，使每一個單元存儲1位數(shù)據(jù)。備用存儲單元用2個單元存儲1位數(shù)據(jù)。在備用存儲單元的2個單元中寫入互補的數(shù)值，借助于將這2個單元與讀出放大器連接，來讀出所存儲的1位數(shù)據(jù)。多配置在陣列周邊部分的備用存儲單元部分抗元件完成后的尺寸離散性的能力增強，可以提高置換成備用存儲單元進行補救時的成功率。
文檔編號G11C29/00GK1477645SQ0312414
公開日2004年2月25日 申請日期2003年5月6日 優(yōu)先權(quán)日2002年8月22日
發(fā)明者大石司 申請人:三菱電機株式會社