專利名稱：半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及需要周期性刷新操作以保持在該存儲單元中寫入的數(shù)據(jù)的半導(dǎo)體存儲器。具體地說，本發(fā)明涉及不需要外部刷新命令在內(nèi)部自動進行刷新操作的半導(dǎo)體存儲器。此外，本發(fā)明涉及用于測試前述半導(dǎo)體存儲器的技術(shù)。
背景技術(shù)：
近年來，移動裝置例如蜂窩電話在服務(wù)功能方面已經(jīng)變得更復(fù)雜了，并且待處理的數(shù)據(jù)量正在穩(wěn)定增長。因此需要在移動裝置上安裝的工作存儲器的容量更高。
通常，移動裝置的工作存儲器使用使系統(tǒng)配置更容易的SRAM。然而，在構(gòu)成每單個位單元的器件(device)數(shù)量方面，所需SRAM的量比DRAM的大，因此不利于提高容量。鑒于此，已經(jīng)開發(fā)了具有DRAM存儲單元并如SRAM那樣通過在內(nèi)部對存儲單元自動進行刷新操作而操作的半導(dǎo)體存儲器。
在這種類型的半導(dǎo)體存儲器中，用于進行單一刷新操作的刷新操作時間包含在讀循環(huán)時間中或者寫循環(huán)時間中。具體地說，將前一半循環(huán)時間分配為刷新操作時間。在后一半循環(huán)時間中進行實際的讀操作或者寫操作。因此，其上安裝有半導(dǎo)體存儲器的系統(tǒng)(用戶)不需要知道半導(dǎo)體存儲器中的刷新操作。即，用戶可以如SRAM那樣使用這些半導(dǎo)體存儲器。
此外，在這種半導(dǎo)體存儲器中，為了縮短循環(huán)時間，使刷新操作時間短于讀操作時間。具體地說，在刷新操作中用于選擇字線的時間短于在讀操作中用于選擇字線的時間(例如，參見日本已審專利申請公開No.7-58589(第2-3頁，圖4))。
在前述公開文獻中公開的半導(dǎo)體存儲器中，當在讀操作之前剛好出現(xiàn)刷新請求時，在讀操作之前進行刷新操作。將刷新操作時間設(shè)置得比讀操作時間短。然而，為了將預(yù)定信號量的數(shù)據(jù)重寫到存儲單元中，只能使刷新操作時間僅稍稍短于讀操作時間。如上所述，實際的讀操作在后一半讀循環(huán)時間中進行。結(jié)果，不能夠充分縮短存取時間。
順便提及，前述公開文獻的圖4沒有示出在讀操作(讀出數(shù)據(jù)D)之前和之后進行刷新操作RF。圖4示出的是根據(jù)刷新請求出現(xiàn)定時而在讀操作之前或之后進行刷新操作RF的簡化示例(前述公開文獻的第5欄第1-10行)。
此外，如上所述，偽SRAM(pseudo SRAM)自動進行刷新操作而無需從外部識別。同時，在存儲器單元中保持的數(shù)據(jù)很可能被破壞，除非正確地進行了刷新操作。因此需要評價是否正確地進行了刷新操作。具體地說，當外部提供的讀操作或者寫操作請求和在芯片內(nèi)部出現(xiàn)的刷新操作請求之間出現(xiàn)沖突時，需要對電路操作進行詳細評價。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種既具有DRAM的高容量又具有SRAM的可用性的半導(dǎo)體存儲器。
本發(fā)明的另一個目的是縮短半導(dǎo)體存儲器的存取時間，所述半導(dǎo)體存儲器在芯片內(nèi)部自動進行刷新操作。
本發(fā)明的再一個目的是在半導(dǎo)體存儲器中進行可靠的刷新操作，所述半導(dǎo)體存儲器在芯片內(nèi)部自動進行刷新操作。
本發(fā)明的又一個目的是為了進行可靠的刷新操作而評價芯片的內(nèi)部狀態(tài)。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第一方案，存儲芯(memory core)具有多個存儲單元。響應(yīng)于通過命令端子提供的存取請求，命令控制電路輸出用于訪問存儲單元的存取信號。刷新定時器以預(yù)定周期產(chǎn)生刷新請求，以刷新該多個存儲單元。刷新控制電路響應(yīng)于刷新請求輸出第一刷新信號，以開始刷新操作。當在存取請求和刷新請求之間出現(xiàn)沖突時，停止第一刷新信號的輸出。結(jié)果，可以較早地開始與存取請求對應(yīng)的存取操作。即，能夠縮短存取時間。在與存取請求對應(yīng)的存取操作之后，刷新控制電路響應(yīng)于刷新請求輸出第二刷新信號。芯控制電路響應(yīng)于存取信號進行存取操作，并且響應(yīng)于第一和第二刷新信號分別進行第一和第二刷新操作。在第一刷新操作之后總是進行第二刷新操作。因此，即使第一刷新操作沒有充分地重寫存儲單元，通過后續(xù)的第二刷新操作，也能將足夠的數(shù)據(jù)信號量重寫到存儲單元中。結(jié)果，即使在存取請求和刷新請求之間出現(xiàn)沖突，并給予存取請求優(yōu)先權(quán)時，也能夠可靠地保持在存儲單元中的數(shù)據(jù)。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第一方面的優(yōu)選示例，外部地址輸入電路通過地址端子接收外部地址信號。刷新計數(shù)器產(chǎn)生表示存儲單元的刷新地址信號，以刷新存儲單元。開關(guān)電路響應(yīng)于第一和第二刷新信號的輸出選擇刷新地址，當?shù)谝缓偷诙⑿滦盘柖紱]有輸出時，選擇外部地址信號，并且將所選的地址信號輸出給存儲芯。由于開關(guān)電路通過第一和第二刷新信號操作，因此能夠簡化對地址信號的切換控制。結(jié)果，可以簡單地配置開關(guān)電路。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第一方面的優(yōu)選例，第一刷新操作的執(zhí)行時間比第二刷新操作的執(zhí)行時間短。可以使第一刷新操作的執(zhí)行時間最短以更早地開始存取操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第一方面的優(yōu)選例，第一刷新操作的執(zhí)行時間是下述時間，其中將通過第一刷新操作重寫到存儲單元的數(shù)據(jù)放大到直到進行第二刷新操作都能夠保持而不丟失的信號量。即，將第一刷新操作的執(zhí)行時間設(shè)置到其最小值。由于使第一刷新操作的執(zhí)行時間最短，因此甚至可以更早地開始存取操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第一方面的優(yōu)選例，存儲芯包含分別與存儲單元連接的多個字線、與存儲單元連接的位線和與位線連接的感測放大器。第一和第二刷新操作包含讀階段、放大階段和預(yù)充電階段。在讀階段，將數(shù)據(jù)從響應(yīng)于任意一條字線的選擇而存取的存儲單元讀到位線。在放大階段，在將數(shù)據(jù)讀到位線之后激勵感測放大器，并且放大位線上的數(shù)據(jù)。將放大后的數(shù)據(jù)重寫到被訪問的存儲單元。在預(yù)充電階段，取消對字線的選擇，并且將位線預(yù)充電到預(yù)定電壓。
第一和第二刷新操作的讀階段在時間上彼此一致。第一和第二刷新操作的預(yù)充電階段在時間上彼此一致。第一刷新操作的放大階段的時間比第二刷新操作的放大階段的時間短。根據(jù)操作通過單獨調(diào)節(jié)放大階段的時間可以容易地使第一刷新操作的執(zhí)行時間最短。即，可以簡單地配置例如芯控制電路的電路。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第一方面的優(yōu)選例，當在存取請求和刷新請求之間未出現(xiàn)沖突時，刷新控制電路屏蔽第一刷新信號的輸出，并且單獨輸出第二刷新信號。由于僅在需要時進行第一刷新操作，因此能夠降低操作過程中的功耗。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第一方面的優(yōu)選例，第一和第二刷新操作的執(zhí)行時間和兩次存取操作的執(zhí)行時間的總和小于提供存取信號的最小間隔(或者說外部存取循環(huán)時間)的兩倍。換句話說，第一和第二刷新操作和兩次存取操作可以在兩個外部存取循環(huán)時間內(nèi)進行。在本實施例中，如上所述，第一刷新操作的執(zhí)行時間短。因此與以前相比能夠縮短外部存取周期。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第一方面的優(yōu)選例，第二刷新操作的執(zhí)行時間與存取操作的執(zhí)行時間相同。這樣使其能夠共享用于進行第二刷新操作和存取操作的控制電路。結(jié)果，可以減小芯控制電路等的電路規(guī)模。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第一方面的優(yōu)選例，第二刷新操作的執(zhí)行時間比存取操作的執(zhí)行時間短。這樣在第二刷新操作的執(zhí)行和下一個存取操作的執(zhí)行之間產(chǎn)生定時裕度。結(jié)果，可以提高芯控制電路等的操作裕度，從而便于這些電路的定時設(shè)計。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第一方面的優(yōu)選例，測試控制電路在測試模式中由通過外部測試探針提供的測試刷新請求信號產(chǎn)生第一和第二刷新信號。結(jié)果，在第一刷新操作之后將進行的第二刷新操作可以在期望的定時開始。通過第二刷新操作，將通過第一刷新操作保持在存儲單元中的數(shù)據(jù)再次重寫到存儲單元中。由此可以容易地評估第一刷新操作的操作裕度。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第一方面的優(yōu)選例，測試控制電路根據(jù)測試刷新請求信號的脈沖寬度設(shè)置第一和第二刷新信號的產(chǎn)生間隔。結(jié)果，可以由一個單獨的外部測試探針自由地設(shè)置第一和第二刷新信號的產(chǎn)生間隔。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第二方面，存儲芯具有多個存儲單元、與存儲單元連接的位線和與位線連接的感測放大器。命令控制電路響應(yīng)于通過命令端子提供的存取請求輸出存取控制信號，用于存取存儲單元。操作控制電路使存儲芯響應(yīng)于存取控制信號進行存取操作。
刷新定時器以預(yù)定周期產(chǎn)生內(nèi)部刷新請求。刷新控制電路根據(jù)存取請求和內(nèi)部刷新請求的出現(xiàn)時序輸出第一刷新控制信號和第二刷新控制信號中的任一個。即，刷新控制電路根據(jù)存取請求和內(nèi)部刷新請求的出現(xiàn)時序在第一和第二刷新控制信號的輸出之間切換。通過第一刷新控制信號激勵感測放大器，激勵時間為第一時段，通過第二刷新控制信號激勵感測放大器，激勵時間為第二時段，第二時段比第一時段長。操作控制電路使存儲芯響應(yīng)于第一和第二刷新控制信號進行第一和第二刷新操作。以這種方式，半導(dǎo)體存儲器根據(jù)其產(chǎn)生的刷新請求自動進行兩種類型的刷新操作，而無需從外部識別。
檢測電路以測試模式操作，并在檢測到第一刷新控制信號時，輸出檢測信號。結(jié)果，可以根據(jù)檢測信號的輸出檢測刷新控制電路在第一和第二刷新控制信號之間的切換定時。即，即使半導(dǎo)體存儲器具有兩種類型的刷新操作功能，也能夠評估進行各個刷新操作的時序條件。此外，例如，當?shù)谝凰⑿驴刂菩盘柲軌蜻B續(xù)出現(xiàn)而引起操作失效時，能夠根據(jù)檢測信號可靠地評估失效出現(xiàn)的定時。
由于可以容易地檢測半導(dǎo)體存儲器內(nèi)部自動進行的兩種類型的刷新操作，因此能夠通過簡單的技術(shù)精確地評估為這些刷新操作所固有的半導(dǎo)體存儲器的操作特性。結(jié)果，能夠縮短評估時間，縮短半導(dǎo)體存儲器的開發(fā)周期。即，可以降低開發(fā)成本。在另一方面，當批量制造的半導(dǎo)體存儲器因制造條件或者類似條件變化而出現(xiàn)失效時，能夠立即進行失效分析，并且使合格率下降的時段最短。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第二方面的優(yōu)選例，將通過檢測電路檢測的檢測信號通過外部端子輸出到半導(dǎo)體存儲器的外部。結(jié)果，例如可以利用用于評估半導(dǎo)體存儲器的刷新特性的評估裝置、通過檢測檢測信號來精確地評估半導(dǎo)體存儲器的關(guān)于刷新操作的操作特性。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第二方面的優(yōu)選例，三態(tài)輸出緩沖器向數(shù)據(jù)端子輸出從存儲單元讀出的數(shù)據(jù)。輸出屏蔽電路在測試模式控制三態(tài)輸出緩沖器，從而響應(yīng)于檢測信號阻止讀出數(shù)據(jù)輸出到數(shù)據(jù)端子，并且將數(shù)據(jù)端子設(shè)置到高阻抗狀態(tài)。因此，與半導(dǎo)體存儲器連接的評估裝置能夠通過測量數(shù)據(jù)端子的高阻抗狀態(tài)檢測檢測信號。例如，通過使用LSI測試儀作為評估裝置，可以容易地檢測檢測信號的出現(xiàn)，并且通過使用用于評估存取時間的程序進行通過/失效(pass/fail)評估。即，可以容易地評估半導(dǎo)體存儲器的關(guān)于刷新操作的操作特性。此外，使用數(shù)據(jù)端子作為外部端子可以不必形成新端子，從而避免增加芯片尺寸。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第二方面的優(yōu)選例，在測試模式，刷新選擇電路將通過外部測試探針提供的測試刷新請求輸出給刷新控制電路，取代內(nèi)部刷新請求。這里，屏蔽從刷新定時器輸出的內(nèi)部刷新請求。因此能夠從半導(dǎo)體存儲器的外部提供期望定時的刷新請求。由于刷新請求和存取請求可以由單個評估裝置提供，因此能夠高精度地控制存取請求和刷新請求之間的偏離(時間差)。結(jié)果，可以詳細評估半導(dǎo)體存儲器的關(guān)于刷新操作的操作特性。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第二方面的優(yōu)選例，刷新定時器接收刷新調(diào)整信號，用于改變測試模式中刷新請求的產(chǎn)生周期。因此，能夠通過使用正常操作的電路在半導(dǎo)體存儲器內(nèi)部產(chǎn)生期望定時的刷新請求。由此可以在與半導(dǎo)體存儲器的實際電路操作相同的條件下評估刷新特性。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第二方面的優(yōu)選例，當在存取請求和內(nèi)部刷新請求之間出現(xiàn)沖突時，刷新控制電路中的判優(yōu)器確定與存取請求對應(yīng)的存取操作和與刷新請求對應(yīng)的刷新操作之間的優(yōu)先權(quán)。當存取請求具有優(yōu)于內(nèi)部刷新請求的優(yōu)先權(quán)時，判優(yōu)器輸出存取控制信號并且接著輸出第二刷新控制信號。此外，當內(nèi)部刷新請求具有優(yōu)于存取請求的優(yōu)先權(quán)時，判優(yōu)器接連輸出第一刷新控制信號、存取控制信號和第二刷新控制信號。
與第一刷新控制信號對應(yīng)的刷新操作在短時間內(nèi)結(jié)束。因此，即使在內(nèi)部刷新請求具有優(yōu)于存取請求的優(yōu)先權(quán)時，也可以早早地開始與存取請求對應(yīng)的存取操作。即，能夠縮短存取時間。在與第一刷新控制信號對應(yīng)的刷新操作(第一刷新操作)之后總是進行與第二刷新控制信號對應(yīng)的刷新操作。因此，即使第一刷新操作只是不充分地重寫了存儲單元，通過后續(xù)的刷新操作，也能將足夠信號量的數(shù)據(jù)重寫到存儲單元中。結(jié)果，即使在存取請求和刷新請求之間出現(xiàn)沖突并且優(yōu)先權(quán)被給予存取請求時，也能夠可靠地保持存儲單元中數(shù)據(jù)。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第二方面的優(yōu)選例，第一刷新操作的執(zhí)行時間是下述時間，在該時間中，將通過第一刷新操作重寫到存儲單元的數(shù)據(jù)放大到直到進行第二刷新操作都能夠保持而不丟失的信號量。即，將第一刷新操作的執(zhí)行時間設(shè)置到其最小值。由于使第一刷新操作的執(zhí)行時間最短，因此甚至能夠更早地開始存取操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第三方面，存儲芯具有多個存儲單元。外部端子接收用于訪問存儲單元的存取請求。刷新定時器以預(yù)定周期產(chǎn)生刷新請求。當在存取請求和刷新請求之間出現(xiàn)沖突并且優(yōu)先權(quán)被給予刷新請求時，芯控制電路根據(jù)提供存取請求的定時，將與刷新請求對應(yīng)的刷新操作的結(jié)束時間設(shè)置到第一時間和比第一時間晚的第二時間之間。例如，如果在存取請求的接收時間和刷新請求的出現(xiàn)時間之間的差小時，則芯控制電路將所述結(jié)束時間設(shè)置到較早的時間。此外，如果在存取請求的接收時間和刷新請求的出現(xiàn)時間之間的差大時，則芯控制電路將結(jié)束時間設(shè)置到較晚的時間。因此，刷新操作的結(jié)束時間不固定，而是根據(jù)提供存取請求的定時而變。結(jié)果，當在刷新請求和存取請求之間出現(xiàn)沖突時，甚至能夠在刷新操作之后更早地開始存取請求。即，可以進一步縮短存取時間。
由于刷新操作的結(jié)束時間根據(jù)提供存取請求的定時而變，因此即使存取請求逐漸偏離刷新請求，存取時間也保持不變。因此能夠防止存取時間隨著刷新請求和存取請求之間的時間差而變。由于存取時間不變，因此能夠使存取時間的最大值(最壞值)更小。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第三方面的優(yōu)選例，當在存取請求和內(nèi)部刷新請求之間出現(xiàn)沖突時，判優(yōu)器確定與存取請求對應(yīng)的存取操作和與刷新請求對應(yīng)的刷新操作之間的優(yōu)先權(quán)。當存取請求具有優(yōu)于刷新請求的優(yōu)先權(quán)時，判優(yōu)器輸出用于開始存取操作的存取控制信號，并且接著輸出用于開始刷新操作的刷新控制信號。此外，當刷新請求具有優(yōu)于存取請求的優(yōu)先權(quán)時，判優(yōu)器向芯控制電路輸出刷新控制信號并且接著輸出存取控制信號。芯控制電路根據(jù)存取控制信號和刷新控制信號分別進行存取操作和刷新操作。結(jié)果，甚至當在存取請求和刷新請求之間出現(xiàn)沖突時，也能夠可靠地進行存取操作和刷新操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第三方面的優(yōu)選例，存儲芯具有分別與存儲單元連接的多條字線。刷新操作的結(jié)束時間對應(yīng)于字線的停用時間。即，芯控制電路根據(jù)提供存取操作的定時通過停用字線而結(jié)束刷新操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第三方面的優(yōu)選例，存儲芯具有與存儲單元連接的位線和與位線連接的感測放大器。刷新操作的結(jié)束時間對應(yīng)于感測放大器的停用時間。即，芯控制電路根據(jù)提供存取請求的定時，通過停用感測放大器并且停用字線而結(jié)束刷新操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第三方面的優(yōu)選例，芯控制電路具有用于產(chǎn)生用于通報第一時間的第一時間信號和用于通報第二時間的第二時間信號的定時發(fā)生器。芯控制電路根據(jù)提供存取請求的定時相對于產(chǎn)生第一和第二時間信號的定時來設(shè)置結(jié)束時間。結(jié)果，可以通過使用簡單的邏輯電路根據(jù)提供存取請求的定時來結(jié)束刷新操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第三方面的優(yōu)選例，當在第一時間之前提供存取請求時，將結(jié)束時間設(shè)為第一時間，并且進行第一短刷新操作。當在第一時間和第二時間之間提供存取請求時，將結(jié)束時間設(shè)置為提供存取請求的時間，并且進行第二短刷新操作。當在第二時間之后提供存取請求時，將結(jié)束時間設(shè)置為第二時間，并且進行正常短刷新操作。
刷新操作總是在第一時間或者之后結(jié)束。由于確保了最短的刷新操作時間(第一短刷新操作)，因此能夠防止存儲單元中的數(shù)據(jù)被刷新操作破壞。此外，刷新操作總是在第二時間或者之前結(jié)束。甚至當沒有提供存取請求時，刷新操作也總是在第二時間終結(jié)。由此可以防止存儲芯不必要的操作。結(jié)果，能夠避免芯操作電流的不必要的消耗。此外，當將刷新操作設(shè)置為在第一時間和第二時間之間結(jié)束時，能夠與提供存取請求的定時同步完成刷新操作。這里，利用在存取時間能夠重寫而不會退化的最大電荷來寫存儲單元。這樣與第一短刷新操作的情況相比能夠提供數(shù)據(jù)保持特性的裕度。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第三方面的優(yōu)選例，存儲芯具有與存儲單元連接的多個字線。半導(dǎo)體存儲器具有其中將從刷新定時器輸出的刷新請求的產(chǎn)生間隔較長的第一操作模式和其中該刷新請求的產(chǎn)生間隔較短的第二操作模式。響應(yīng)于刷新請求選擇字線之一。
在第一操作模式，當響應(yīng)于刷新請求進行第一或者第二短刷新操作時，半導(dǎo)體存儲器試圖在該第一或者第二刷新操作之后在選擇的字線上進行正常刷新操作。當存取請求具有優(yōu)先權(quán)并且在下一個刷新請求出現(xiàn)之前不能在選擇的字線上進行正常刷新操作時，該半導(dǎo)體存儲器進入第二操作模式。由于對進入第二操作模式的確認推遲了預(yù)定時段，因此能夠可靠地確定提供存取請求的頻率是臨時高還是保持高。因此能夠根據(jù)存取頻率進入最佳操作模式。結(jié)果，可以使處于第二操作模式的時段最短，以使刷新操作的功耗最低。即，能夠降低半導(dǎo)體存儲器的功耗。
根據(jù)本發(fā)明的半導(dǎo)體存儲器的第三方面的優(yōu)選例，刷新計數(shù)器響應(yīng)于刷新請求進行計數(shù)操作，以便接連地選擇字線。當進行正常刷新操作并且刷新計數(shù)器在第二操作模式走一圈時，半導(dǎo)體存儲器進入第一操作模式。當存取請求的頻率下降預(yù)定時段時，進入第一操作模式，以降低刷新請求的頻率。這樣能降低功耗。


圖1是示出了本發(fā)明的半導(dǎo)體存儲器的第一實施例的方框圖；圖2是示出了圖1所示的刷新控制電路的細節(jié)的方框圖；圖3是示出了圖1所示的芯控制電路的主要部分的細節(jié)的電路圖；圖4是示出了圖1所示的刷新地址輸入電路、外部地址輸入電路和開關(guān)電路的細節(jié)的電路圖；圖5是示出了根據(jù)第一實施例的存儲單元陣列的基本操作的時序圖；圖6是示出了第一實施例的操作例的時序圖；圖7是示出了第一實施例的另一操作例的時序圖；圖8是示出了第一實施例的又一操作例的時序圖；圖9是示出了本發(fā)明的半導(dǎo)體存儲器的第二實施例的方框圖；圖10是示出了圖9所示芯控制電路的主要部分的細節(jié)的電路圖；圖11是示出了第二實施例的操作例的時序圖；圖12是示出了第二實施例的另一個操作例的時序圖；圖13是示出了本發(fā)明的半導(dǎo)體存儲器的第三實施例的方框圖；圖14是示出了圖13所示的刷新控制電路的方框圖；圖15是示出了圖13所示的芯控制電路的細節(jié)的電路圖；圖16是示出了第三實施例的操作例的時序圖；圖17是示出了第三實施例的另一個操作例的時序圖；圖18是示出了本發(fā)明的半導(dǎo)體存儲器的第四實施例的方框圖；圖19是示出了圖18所示的刷新決定電路的細節(jié)的電路圖；圖20是示出了圖18所示的數(shù)據(jù)輸出電路的細節(jié)的電路圖；圖21是示出了根據(jù)第四實施例的存儲單元陣列的基本操作的時序圖；圖22是示出了在正常操作模式下第四實施例的操作例的時序圖；圖23是示出了在正常操作模式下第四實施例的另一操作例的時序圖；圖24是示出了在正常操作模式下第四實施例的又一操作例的時序圖；圖25是示出了在第一測試模式下第四實施例的操作例的時序圖；圖26是示出了在第二測試模式下第四實施例的操作例的時序圖；圖27是示出了在第二測試模式下第四實施例的操作例的時序圖；圖28是示出了本發(fā)明的半導(dǎo)體存儲器的第五實施例的方框圖；圖29是示出了本發(fā)明的半導(dǎo)體存儲器的第六實施例的方框圖；圖30是示出了在測試模式下第六實施例的操作例的時序圖；圖31是示出了本發(fā)明的半導(dǎo)體存儲器的第七實施例的方框圖；圖32是示出了圖31所示的芯控制電路的主要部分的細節(jié)的電路圖；圖33是示出了在芯控制電路內(nèi)部形成的在先決定電路(precedencedecision)的方框圖；圖34是示出了第七實施例的操作例的時序圖；圖35是示出了第七實施例的另一操作例的時序圖；圖36是示出了第七實施例的又一操作例的時序圖；圖37是示出了在存取請求和刷新請求之間出現(xiàn)沖突的情況下的存取時間的特性圖；圖38是示出了根據(jù)第七實施例從第一操作模式向第二操作模式轉(zhuǎn)換的時序圖；圖39是示出了根據(jù)第七實施例從第二操作模式向第一操作模式轉(zhuǎn)換的時序圖。
具體實施例方式
下面參考附圖描述本發(fā)明的實施例。在圖中，粗線表示信號線，每個信號線都由多個位構(gòu)成。圖中的雙圓圈表示外部端子。以“/”開頭的信號和以“X”結(jié)束的信號都是負邏輯(negative logic)。以“Z”結(jié)束的信號表示正邏輯(positive logic)。
圖1示出了本發(fā)明的半導(dǎo)體存儲器的第一實施例。將該半導(dǎo)體存儲器形成為偽SRAM，其具有DRAM存儲單元和SRAM接口。偽SRAM在芯片內(nèi)進行周期性的刷新操作而不從外部接收刷新命令，從而在其存儲單元中保持寫入的數(shù)據(jù)。該偽SRAM例如用作將在蜂窩電話上安裝的工作存儲器。
該偽SRAM具有命令控制電路10、刷新定時器12、刷新控制電路14、刷新計數(shù)器16、刷新地址輸入電路18、外部地址輸入電路20、開關(guān)電路22、數(shù)據(jù)輸入/輸出電路24、芯控制電路26和存儲芯28。
命令控制電路10通過命令端子從外部接收命令信號(芯片使能信號/CE、輸出使能信號/OE和寫使能信號/WE)，對所接收的命令解碼，并輸出讀控制信號RDZ、寫控制信號WRZ(存取信號)和讀/寫控制信號RWZ及RWIZ(存取信號)。當分別提供讀命令和寫命令時，輸出讀控制信號RDZ和寫控制信號WRZ(高電平)。當既提供讀命令又提供寫命令時，輸出讀/寫控制信號RWZ和RWIZ(高電平)。讀/寫控制信號RWIZ比讀/寫控制信號RWZ更早輸出。
刷新定時器12以預(yù)定的周期輸出刷新請求信號REFIOZ(刷新命令)。周期地產(chǎn)生刷新請求信號REFIOZ使得可以接連地刷新存儲單元MC而不丟失保持在存儲單元MC中的數(shù)據(jù)。例如，設(shè)置刷新請求信號REFIOZ的產(chǎn)生周期，使得所有存儲單元MC在64ms內(nèi)都刷新一次。具體地說，當設(shè)置有2048條字線WL將由各個刷新請求接連地選擇時，每31μs產(chǎn)生刷新請求信號REFIOZ。
刷新控制電路14根據(jù)讀/寫控制信號RWZ和RWIZ以及刷新請求信號REFIOZ輸出刷新信號REFSZ(第一刷新信號)和刷新信號REFZ(第二刷新信號)。刷新計數(shù)器16在刷新信號REFZ的上升沿之后經(jīng)過一定時間進行計數(shù)操作，并隨后輸出刷新地址信號RAZ。
刷新地址輸入電路18輸出刷新地址信號RAZ作為刷新地址信號REFAD。外部地址輸入電路20通過地址端子接收地址信號ADD，并且輸出所接收的信號作為行地址信號RAD(上位地址，upper address)和列地址信號CAD(下位地址，lower address)。注意，偽SRAM是地址非多路型存儲器(memory of address non-multiplex type)，其同時接收上位地址和下位地址。
當刷新信號REFZ或者REFSZ處于高電平時，開關(guān)電路22輸出刷新地址信號REFAD作為內(nèi)部行地址信號IRAD。當刷新信號REFZ和REFSZ都處于低電平時，開關(guān)電路22輸出行地址信號RAD作為行地址信號IRAD。
數(shù)據(jù)輸入/輸出電路24通過公用數(shù)據(jù)總線CDB接收讀出的數(shù)據(jù)，并且將接收的數(shù)據(jù)輸出給數(shù)據(jù)端子DQ。數(shù)據(jù)輸入/輸出電路24通過數(shù)據(jù)端子DQ接收寫數(shù)據(jù)，并且將接收的數(shù)據(jù)輸出給公用數(shù)據(jù)總線CDB。數(shù)據(jù)端子DQ的位數(shù)例如是16位。
芯控制電路26具有第一定時控制電路30和第二定時控制電路32以及OR電路34。
第一定時控制電路30與讀/寫控制信號RWZ和刷新信號REFZ同步輸出第一字定時信號TWX1。第二定時控制電路32與刷新信號REFSZ同步輸出第二字定時信號TWX2。OR電路34輸出第一字定時信號TWX1或者第二字定時信號TWX2作為字定時信號TWZ。
順便提及，芯控制電路26具有未示出的感測放大器控制電路和預(yù)充電控制電路。當感測放大器控制電路接收讀/寫控制信號RWZ和刷新信號REFZ及REFSZ中任何一個時，其輸出感測放大器激勵信號LEZ，用于激勵后面將描述的感測放大器部分SA的感測放大器。當位線BL和/BL不是正在使用時，預(yù)充電控制電路輸出位線復(fù)位信號BRS。
存儲芯28具有存儲單元陣列ARY、字解碼器部分WDEC、感測放大器部分SA、列解碼器部分CDEC、感測緩沖器部分SB和寫放大器部分WA。存儲單元陣列ARY具有多個易失性存儲單元MC(動態(tài)存儲單元)和連接到存儲單元MC的多個字線WL以及多個位線BL和/BL。存儲單元MC與一般的DRAM存儲單元相同，每個都具有用于以電荷形式保持數(shù)據(jù)的電容器和設(shè)置在該電容器和位線BL(或者/BL)之間的傳送晶體管(transfertransistor)。傳送晶體管的柵極連接到字線WL。通過字線WL的選擇，進行讀操作、寫操作和刷新操作中的任一種。在執(zhí)行用于響應(yīng)于位線復(fù)位信號BRS將位線BL和/BL預(yù)充電到預(yù)定電壓的預(yù)充電操作之前，存儲單元陣列ARY進行讀操作、寫操作和刷新操作中的任一種。
當字解碼器部分WDEC接收高電平的字線控制信號TWZ時，其根據(jù)內(nèi)部行地址信號IRAD選擇任意一條字線WL，并且將所選擇的字線WL改變到高電平。列解碼器部分CDEC根據(jù)列地址信號CAD輸出列線信號，用于導(dǎo)通連接各自的位線BL和/BL與數(shù)據(jù)總線DB的列開關(guān)。
感測放大器部分SA具有多個感測放大器。這些感測放大器響應(yīng)于感測放大器激勵信號LEZ而操作，并且放大各個位線BL和/BL上的數(shù)據(jù)的信號量。由感測放大器放大的數(shù)據(jù)在讀操作中通過列開關(guān)傳輸?shù)綌?shù)據(jù)總線DB。在寫操作中，由感測放大器放大的數(shù)據(jù)通過位線寫入到存儲單元MC中。
感測緩沖器部分SB放大數(shù)據(jù)總線DB上的讀出的數(shù)據(jù)的信號量，并且將其輸出到公用數(shù)據(jù)總線CDB。寫放大器部分WA放大公用數(shù)據(jù)總線CDB上的寫數(shù)據(jù)的信號量，并且將其輸出給數(shù)據(jù)總線DB。
圖2示出了圖1所示的刷新控制電路14的細節(jié)。
刷新控制電路14具有用于接收刷新請求信號REFIOZ和讀/寫控制信號RWIZ并輸出刷新請求信號REFIZ的判優(yōu)器ARB、用于產(chǎn)生刷新信號REFZ的第一刷新發(fā)生器36和用于產(chǎn)生刷新信號REFSZ的第二刷新發(fā)生器38。
當判優(yōu)器ARB在讀/寫控制信號RWIZ之后經(jīng)過預(yù)定時間的延遲接收刷新請求信號REFIOZ時，其臨時保持刷新請求信號REFIOZ，并在讀/寫控制信號RWIZ的輸出之后輸出刷新請求信號REFIOZ作為刷新請求信號REFIZ。
當讀/寫控制信號RWZ和RWIZ都處于低電平時，第一刷新發(fā)生器36響應(yīng)于高電平的刷新請求信號REFIZ輸出高電平的刷新信號REFZ。當讀/寫控制信號RWIZ處于高電平時，第二刷新發(fā)生器38響應(yīng)于高電平的刷新請求信號REFIZ輸出高電平的刷新信號REFSZ。
圖3示出了圖1所示的芯控制電路26的主要部分的細節(jié)。
第一定時控制電路30與讀/寫控制信號RWZ或者刷新信號REFZ的上升沿同步輸出具有預(yù)定脈沖寬度的第一字定時信號TWX1(低電平脈沖)。第二定時控制電路32與刷新信號REFSZ的上升沿同步地輸出具有預(yù)定脈沖寬度的第二字定時信號TWX2(低電平脈沖)。如上所述，OR電路34輸出作為字定時信號TWZ的第一字定時信號TWX1或者第二字定時信號TWX2。
圖4示出了圖1所示的刷新地址輸入電路18、外部地址輸入電路20和開關(guān)電路22的細節(jié)。順便提及，圖4所示的電路是與1位地址信號對應(yīng)的電路。實際上，存在大量的與地址信號的位數(shù)對應(yīng)的電路。
刷新地址輸入電路18由奇數(shù)個級的倒相器構(gòu)成。刷新地址輸入電路18將刷新地址信號RAZ倒相，并將其輸出作為刷新地址信號REFAD。外部地址輸入電路20具有兩個緩沖器電路，每個都由奇數(shù)個級的倒相器構(gòu)成。這兩個緩沖器電路分別輸出作為行地址信號RAD和列地址信號CAD的地址信號ADD。
當刷新信號REFZ或者REFSZ為高電平時，開關(guān)電路22輸出刷新地址信號REFAD的倒相邏輯作為內(nèi)部行地址信號IRAD。當刷新信號REFZ或者REFSZ為低電平時，開關(guān)電路22輸出行地址信號RAD的倒相邏輯作為行地址信號IRAD。
圖5示出了根據(jù)第一實施例的存儲單元陣列ARY的基本操作。
在該實施例中，存儲單元陣列ARY根據(jù)兩個基本時序A和B之一操作。基本時序A和B都由讀階段RP、放大階段AP和預(yù)充電階段PP構(gòu)成。讀階段RP是其中將數(shù)據(jù)從存儲單元MC讀到位線BL(或者/BL)的時段，所述存儲單元MC是響應(yīng)于字線WL的激勵(選擇)而選擇的。
放大階段AP是這樣的時段，在該時段中，在將數(shù)據(jù)讀取到位線BL(或者/BL)之后，響應(yīng)于感測放大器激勵信號LEZ的激勵，感測放大器放大位線BL和/BL之間的電壓差(數(shù)據(jù))，并且將位線BL和/BL的放大電壓重寫到從其中讀出了數(shù)據(jù)的存儲單元MC。預(yù)充電階段PP是這樣的時段，在該時段中，停用(取消選擇)字線WL并且將位線BL和/BL預(yù)充電到預(yù)定電壓。
通過使用基本時序A進行寫操作WR、讀操作RD和正常的刷新操作REF(第二刷新操作)。即，正常的刷新操作REF的執(zhí)行時間與寫操作WR和讀操作RD的執(zhí)行時間相同。字線WL的激勵時間是基本時間T的7倍(7T)。這里，循環(huán)時間tRC是8T。在寫操作WR中，從存儲單元MC中讀取并且在位線BL和/BL上放大的數(shù)據(jù)必須通過寫數(shù)據(jù)使其倒相。因此寫操作WR中循環(huán)時間tRC最長。對于讀操作RD而言，為方便用戶，使用與寫操作WR相同的基本時序。
在正常的刷新操作REF中，位線BL和/BL不需要與數(shù)據(jù)總線DB連接，也不需要在位線BL和/BL上使數(shù)據(jù)倒相。為此，即使將字線WL的激勵時間設(shè)定為6T(圖5的基本時序C所述的實際刷新操作REFr)，也能夠再次將在存儲單元MC中保持的數(shù)據(jù)完全寫入存儲單元MC。不過，在該實施例中，為了簡化芯控制電路26的結(jié)構(gòu)，將與寫操作WR相同的基本時序用于正常的刷新操作REF。當輸出刷新信號REFZ時進行刷新操作REF。
由于通過刷新操作REF將數(shù)據(jù)完全寫入存儲單元MC，因此每個存儲單元MC都具有64ms或者更長的數(shù)據(jù)保持時間(暫停時間)。
順便提及，使用基本時序C的刷新操作REFr的循環(huán)時間tRC與在常規(guī)技術(shù)中描述的刷新操作的循環(huán)時間相同，或者說是7T。
使用基本時序B進行短刷新操作REFf(第一刷新操作)。這里，當在存取請求(讀命令或者寫命令)和刷新請求之間出現(xiàn)沖突時，使用短刷新操作REFf進行最短時間的刷新操作。短刷新操作REFf之后，可以立即進行存取操作(讀操作RD或者寫操作WR)，以縮短存取時間。在短刷新操作REFf中，將字線WL的激勵時間設(shè)置為3T。短刷新操作REFf的循環(huán)時間tRCf為4T。
由于感測放大器的激勵時間(LEZ信號的高電平時間)短，因此短刷新操作REFf將不會充分放大位線BL和/BL之間的電壓差。由于重寫到存儲單元MC中的數(shù)據(jù)信號量(恢復(fù)電平)小，因此在短刷新操作REFf之后必須在例如200ns內(nèi)再次進行使用基本時序A的正常刷新操作REF。換句話說，當在200ns內(nèi)能夠進行正常的刷新操作RFF時，可以臨時進行短刷新操作REFf以避免存儲單元MC中的數(shù)據(jù)損失。如上所述，短刷新操作REFf的執(zhí)行時間(用于放大和重寫數(shù)據(jù)的時間)應(yīng)使得在從執(zhí)行短刷新操作REFf到執(zhí)行正常刷新操作REF的時段中能夠保持存儲單元MC中的數(shù)據(jù)不損失。
基本時序A和B的循環(huán)時間之差來源于與感測放大器的激勵時間對應(yīng)的放大階段AP之間的時間差?；緯r序A和B中讀階段RP和預(yù)充電階段PP的時間一致。
圖6示出了根據(jù)第一實施例的偽SRAM的操作。
在該示例中，接連進行兩個讀操作RD，并且第一讀命令和刷新請求信號REFIOZ幾乎同時發(fā)生。
最初，圖1所示的命令控制電路10接收未示出的低電平的芯片使能信號/CE、低電平的輸出使能信號/OE和高電平的寫使能信號/WE，并且檢測到提供了讀命令(讀存取請求)(圖6(a))。響應(yīng)于該讀命令，命令控制電路10輸出讀/寫控制信號RWIZ和讀/寫控制信號RWZ(圖6(b，c))。在讀/寫控制信號RWIZ改變到低電平之前輸出讀/寫控制信號RWZ。
圖2所示的刷新定時器12幾乎與提供讀命令的時間同時地輸出刷新請求信號REFIOZ。刷新控制電路14的判優(yōu)器ARB響應(yīng)于刷新請求信號REFIOZ輸出刷新請求信號REFIZ(圖6(d))。
由于在讀/寫控制信號RWIZ的高電平時段產(chǎn)生刷新請求信號REFIZ，因此刷新控制電路14的第二刷新發(fā)生器38輸出高電平的刷新信號REFSZ(圖6(e))。響應(yīng)于高電平的刷新信號REFSZ，圖4所示的開關(guān)電路22輸出刷新地址信號RAZ(RA1)作為行地址信號IRAD(圖6(f))。
圖3所示的第二定時控制電路32與刷新信號REFSZ同步輸出第二字定時信號TWX2(圖6(g))。由于第二字定時信號TWX2的輸出，導(dǎo)致輸出了字定時信號TWZ(圖6(h))，并且進行圖5所示的短刷新操作REFf(第一刷新操作)。
接著，對讀/寫控制信號RWIZ改變到低電平作出響應(yīng)，第二刷新發(fā)生器38停止輸出刷新信號REFSZ(圖6(i))。響應(yīng)于低電平的刷新信號REFSZ，開關(guān)電路22輸出與第一讀命令對應(yīng)的外部地址信號ADD(AD1)，作為行地址信號IRAD(圖(6j))。
圖3所示的第一定時控制電路30與讀/寫控制信號RWZ的上升沿同步輸出第一字定時信號TWX1(圖6(k))。由于第一字定時信號TWX1的輸出，導(dǎo)致輸出了字定時信號TWZ(圖6(1))，并且圖5所示的讀操作RD被執(zhí)行。順便提及，將字定時信號TWZ的輸出間隔設(shè)置為預(yù)充電操作時間tRP，以便正確地進行位線BL和/BL上的預(yù)充電操作。將通過讀操作RD在位線BL和/BL上放大的讀出數(shù)據(jù)DO通過公用數(shù)據(jù)總線CDB輸出到數(shù)據(jù)端子DQ(圖6(m))。
由于響應(yīng)于與讀請求沖突的刷新請求進行短刷新操作REFf，因此從芯片使能信號/CE的下降沿到從數(shù)據(jù)端子DQ輸出數(shù)據(jù)的芯片使能存取時間tCE與以前相比縮短了時間T1。
接著，圖2所示的刷新控制電路14的第一刷新發(fā)生器36檢測到低電平的讀/寫控制信號RWZ和RWIZ，并且輸出刷新信號REFZ(圖6(n))。在刷新信號REFZ的上升沿之后的預(yù)定的時間，圖1所示的刷新計數(shù)器16遞增計數(shù)將刷新信號RAZ增加“1”(圖6(o))。響應(yīng)于高電平的刷新信號REFZ，開關(guān)電路22輸出與進行短刷新操作REFf時相同的刷新地址RAZ(RA1)，作為行地址信號IRAD(圖6(p))。
第一定時控制電路30與刷新信號REFZ同步輸出第一字定時信號TWX1(圖6(q))。由于第一字定時信號TWX1的輸出，導(dǎo)致輸出了字定時信號TWZ(圖6(r))，并且進行圖5所示的正常刷新操作REF(第二刷新操作)。
順便提及，比以前更早地進行了與地址AD1對應(yīng)的讀操作RD。結(jié)果，也比以前更早地進行了正常刷新操作REF。
接著，再次提供未示出的低電平芯片使能信號/CE、低電平的輸出使能信號/OE和高電平的寫使能信號/WE(圖6(s))。響應(yīng)于讀命令，命令控制電路10輸出讀/寫控制信號RWIZ和讀/寫控制信號RWZ(圖6(t，u))。
與刷新信號REFSZ的下降沿同步，開關(guān)電路22輸出與第二讀命令對應(yīng)的外部地址信號ADD(AD2)，作為行地址信號IRAD(圖6(v))。第一定時控制電路30與讀/寫控制信號RWZ的上升沿同步輸出第一字定時信號TWX1(圖6(w))。
由于第一字定時信號TWX1的輸出，導(dǎo)致輸出了字定時信號TWZ(圖6(x))并且進行圖5所示的讀操作RD。由讀操作RD在位線BL和/BL上放大的讀出數(shù)據(jù)DO通過公用數(shù)據(jù)總線CDB輸出給數(shù)據(jù)端子DQ(圖(y))。
由于短刷新操作REFf的效果，所以讀操作RD和正常刷新操作REF的實施比以前更早地進行。結(jié)果，也更早地進行了與地址AD2對應(yīng)的讀操作RD。如上所述，與以前相比將芯片使能存取時間tCE縮短了時間T1。
順便提及，如圖6所示，該偽SRAM被設(shè)計為使短刷新操作REFf和正常刷新操作REF的執(zhí)行時間和兩個讀操作RD的執(zhí)行時間的總和比提供存取請求的最小間隔(或者外部存取循環(huán)時間tERC)的兩倍短。結(jié)果，可以在兩個外部存取循環(huán)時間tERC期間進行短刷新操作REFf、正常刷新操作REF和兩個讀操作RD。在本發(fā)明中，如上所述，短刷新操作REFf具有更短的執(zhí)行時間。因此與以前相比能夠縮短外部存取周期tERC。
圖7示出了根據(jù)第一實施例的偽SRAM的另一種操作。省略了對與圖6相同的操作的詳細描述。
在該示例中，接連進行兩個讀操作RD，并且在提供第一讀命令之后出現(xiàn)刷新請求信號REFIOZ。
在讀/寫控制信號RWIZ的輸出之后，圖2所示的刷新控制電路14的判優(yōu)器ARB臨時保持刷新請求信號REFIOZ，并且輸出刷新請求信號REFIOZ作為刷新請求信號REFIZ(圖7(a))。判優(yōu)器ARB延遲刷新請求信號REFIZ的輸出，從而避免第二刷新發(fā)生器38輸出刷新信號REFSZ。由于沒有輸出刷新信號REFSZ，因此在讀操作之前不進行短刷新操作。這樣，當在存取請求和刷新請求之間沒有出現(xiàn)沖突時，屏蔽刷新信號REFSZ的輸出。這樣可以僅在需要時進行短刷新操作REFf。結(jié)果，能夠減小操作過程中的功耗。
接著，與圖6中的一樣，與讀/寫控制信號RWZ的上升沿同步地輸出第一字定時信號TWX1(圖7(b))，輸出字定時信號TWZ(圖7(c))，并且進行讀操作RD。讀操作RD之后的定時與圖6中的相同。如圖6中的一樣，與以前相比讀操作RD中的芯片使能存取時間tCE縮短了時間T1。
圖8示出了根據(jù)第一實施例的偽SRAM的另一種操作。省略了與圖6相同的操作的詳細描述。
在該示例中，接連進行讀操作RD和寫操作WR，并且?guī)缀跬瑫r出現(xiàn)讀命令和刷新請求信號REFIOZ。除了與圖6的地址AD2對應(yīng)的讀操作RD被寫操作WR代替外，圖8所示的定時與圖6的相同。即，即使當重復(fù)進行讀操作RD和寫操作WR時，也能夠與圖6中的一樣縮短循環(huán)時間。
如上所述，根據(jù)本實施例，當在存取請求和刷新請求之間出現(xiàn)沖突時，停止刷新信號REFSZ的輸出，以便中斷短刷新操作REFf。這樣可以更早地開始與存取請求對應(yīng)的存取操作。也就是說，可以減少存取時間。
在短刷新操作REFf之后總是進行正常刷新操作REF。這樣，即使短刷新操作REFf僅不充分地重寫了存儲單元MC，也可通過后續(xù)的刷新操作REF將足夠信號量的數(shù)據(jù)重寫到存儲單元MC。結(jié)果，即使存取請求和刷新請求之間出現(xiàn)沖突并且將優(yōu)先權(quán)給予存取請求，也能夠可靠地保持存儲單元MC中的數(shù)據(jù)。具體地，在本實施例中，由于短刷新操作REFf的執(zhí)行時間最短，因此甚至能夠更早地開始存取操作。
由于通過刷新信號REFSZ和REFZ切換外部地址信號ADD(RAD)和刷新地址信號REFAD，因此能夠簡單地構(gòu)造開關(guān)電路22。
僅通過改變放大階段AP的時間就可調(diào)整短刷新操作REFf和正常刷新操作REF的執(zhí)行時間。因此可以容易地將短刷新操作REFf的執(zhí)行時間調(diào)整到期望的時間。此外，由于僅通過放大階段AP調(diào)整刷新操作REFf和REF的執(zhí)行時間，因此簡化了對存儲芯28的操作控制。這使得可以簡化芯控制電路26的電路結(jié)構(gòu)。
當在存取請求和刷新請求之間沒有出現(xiàn)沖突時，可以省略短刷新操作REFf，以降低操作過程中的功耗。
由于將在讀操作RD和寫操作WR之前進行的短刷新操作REFf的執(zhí)行時間設(shè)置到最小，因此與以前相比能夠縮短外部存取循環(huán)時間tERC。
由于正常刷新操作REF的執(zhí)行時間與讀操作RD和寫操作WR的執(zhí)行時間相同，因此能夠共享進行這些操作的控制電路。具體地說，可以分享第一定時控制電路30，減小偽SRAM的電路規(guī)模。
圖9示出了本發(fā)明的半導(dǎo)體存儲器的第二實施例。與在第一實施例中描述的部件相同的部件將通過相同的附圖標記或者符號表示。因此省略對其的詳細描述。
在該實施例中，形成取代第一實施例的芯控制電路26的芯控制電路26A。該結(jié)構(gòu)的其余部分與第一實施例相同。芯控制電路26A具有第一定時控制電路30A和第二定時控制電路32A以及OR電路34A。
第一定時控制電路30A與讀/寫控制信號RWZ同步地輸出第一字定時信號TWX1。第二定時控制電路32A分別與刷新信號REFZ和REFSZ同步輸出第三字定時信號TWX3和第二字定時信號TWX2。OR電路34A輸出第一、第二或者第三字定時信號TWX1、TWX2或者TWX3，作為字定時信號TWZ。
順便提及，與第一實施例相同，芯控制電路26A具有用于輸出感測放大器激勵信號LEZ的感測放大器控制電路和用于輸出位線復(fù)位信號BRS的預(yù)充電控制電路。
圖10示出了圖9所示的芯控制電路26A的主要部分的細節(jié)。
第一定時控制電路30A與讀/寫控制信號RWZ的上升沿同步地輸出具有預(yù)定脈沖寬度的第一字定時信號TWX1(低電平脈沖)。第二定時電路32A與刷新信號REFZ的上升沿同步地輸出具有預(yù)定脈沖寬度的第三字定時信號TWX3(低電平脈沖)。第二定時控制電路32A還與刷新信號REFSZ的上升沿同步地輸出具有預(yù)定脈沖寬度的第二字定時信號TWX2(低電平脈沖)。根據(jù)與NAND門連接的倒相器行的級數(shù)設(shè)置定時信號TWX1-3的脈沖寬度。即，在該實施例中，字線WL的選擇時段(selection period)的由長到短的順序為讀操作RD和寫操作WR；正常刷新操作REF；和短刷新操作REFf。OR電路34A輸出定時信號TWX1、TWX2和TWX3，作為字定時信號TWZ。
圖11示出了根據(jù)第二實施例的偽SRAM的操作。將省略對與第一實施例中的操作(圖6)相同的操作的詳細描述。
在該示例中，與第一實施例的圖6中的相同，接連進行兩個讀操作RD，并且第一讀命令和刷新請求信號REFIOZ幾乎同時出現(xiàn)。短刷新操作REFf和第一及第二讀操作RD的時序與第一實施例相同。
第一讀操作RD之后，刷新控制電路14(圖2)的第一刷新發(fā)生器36檢測到低電平的讀/寫控制信號RWZ和RWIZ，并且輸出刷新信號REFZ(圖11(a))。響應(yīng)于高電平的刷新信號REFZ，開關(guān)電路22輸出與進行短刷新操作REFf時相同的刷新地址RAZ(RA1)，作為行地址信號IRAD(圖11(b))。
圖10所示的第二定時控制電路32A與刷新信號REFZ同步輸出第三字定時信號TWX3(圖11(c))。第三字定時信號TWX3的脈沖寬度比第一字定時信號TWX1的窄。其時序?qū)?yīng)于圖5所示的基本時序C。由于第三字定時信號TWX3的輸出，導(dǎo)致輸出了字定時信號TWZ(圖11(d))，并且進行與基本時序C對應(yīng)的實際刷新操作REFr。
以比第一實施例的循環(huán)時間tRC短的循環(huán)時間tRCr進行實際刷新操作REFr。結(jié)果，在從完成實際刷新操作REFr到開始第二讀操作RD的時間內(nèi)出現(xiàn)裕量時間(margin time)tMRG。裕量時間tMRG使得可以改進偽SRAM的內(nèi)部電路(例如芯控制電路26A)的操作裕量(operation margin)。換句話說，便于偽SRAM的時序設(shè)計。
圖12示出了根據(jù)第二實施例的偽SRAM的另一種操作。將省略對與上述圖6、7和11中的操作相同的操作的詳細描述。
在該示例中，接連進行兩個讀操作RD，并且在提供第一讀命令之后，出現(xiàn)刷新請求信號REFIOZ。除了在讀操作RD之間進行實際刷新操作REFr，這些操作與第一實施例(圖7)中的操作相同。
如上所述，第二實施例可以提供與上述第一實施例相同的效果。此外，在該實施例中，正常刷新操作REF的執(zhí)行時間比寫操作WR和讀操作RD的執(zhí)行時間短。這樣正常刷新操作的執(zhí)行和下一存取操作RD或者WR的執(zhí)行之間產(chǎn)生了定時裕量(timing margin)。結(jié)果，可以改進芯控制電路26A等的操作裕量，從而便于這些電路的時序設(shè)計。
圖13示出了本發(fā)明的半導(dǎo)體存儲器的第三實施例。與第一實施例中的部件相同的部件將用相同的附圖標記或者符號表示。將省略對其的詳細描述。
在該實施例中，形成取代第一實施例的刷新控制部分14、開關(guān)電路22和芯控制電路26的刷新控制部分14B、開關(guān)電路22B和芯控制電路26B。該結(jié)構(gòu)的其余部分與第一實施例的相同。
刷新控制電路14B響應(yīng)于讀/寫控制信號RWIZ和刷新請求信號REFIOZ輸出刷新信號REFZ(高電平)。當刷新信號REFZ為高電平時，開關(guān)電路22B輸出刷新地址信號REFAD作為內(nèi)部行地址信號IRAD。當刷新信號REFZ為低電平時，開關(guān)電路22B輸出行地址信號RAD作為行地址信號IRAD。如將要描述的，刷新信號REFZ不僅在正常刷新操作REF時而且還在短刷新操作REFf時輸出。
芯控制電路26B具有第一定時控制電路30B和第二定時控制電路32B以及OR電路34。第一定時控制電路30B與讀/寫控制信號RWZ同步地輸出第一字定時信號TWX1。第二定時控制電路32B與刷新信號REFZ同步地輸出第二字定時信號TWX2。OR電路34輸出第一或者第二字定時信號TWX1或者TWX2作為字定時信號TWZ。
圖14示出了圖13所示刷新控制電路14B的細節(jié)。
刷新控制電路14B具有用于產(chǎn)生刷新信號REFZ和REFIX的刷新發(fā)生器40和與第一實施例相同的判優(yōu)器ARB。
當刷新請求信號REFIZ為高電平時，在讀/寫控制信號RWIZ的上升沿之后的第一預(yù)定時間后，刷新發(fā)生器40將刷新信號REFZ改變到低電平。在讀/寫控制信號RWIZ的下降沿之后的第二預(yù)定時間后，刷新發(fā)生器40將刷新信號REFZ改變到高電平。第一預(yù)定時間比第二預(yù)定時間短。通過延遲電路DLY1設(shè)置第一和第二預(yù)定時間。例如，通過串連連接偶數(shù)個倒相器構(gòu)成延遲電路DLY1。
當刷新信號REFZ(高電平脈沖)的脈沖寬度大于或者等于預(yù)定時間時，刷新發(fā)生器40還輸出刷新計數(shù)信號REFCZ。將刷新計數(shù)信號REFCZ反饋給刷新定時器12。
圖15示出了圖13所示芯控制電路26B的主要部分的細節(jié)。
第一定時控制電路30B與讀/寫控制信號RWZ的上升沿同步地輸出具有預(yù)定脈沖寬度的第一字定時信號TWX1(低電平脈沖)。第二定時控制電路32B與刷新信號REFZ的上升沿同步輸出具有預(yù)定脈沖寬度的第二字定時信號TWX2(低電平脈沖)。
根據(jù)與NAND門連接的倒相器行的級數(shù)設(shè)置定時信號TWX1和TWX2的脈沖寬度。這里，當刷新信號REFZ與讀/寫控制信號RWIZ的上升沿(短刷新操作REFf中)同步改變到低電平時，定時信號TWX2的脈沖寬度與刷新信號REFZ的脈沖寬度一致。OR電路34輸出定時信號TWX1和TWX2作為字定時信號TWZ。
在該實施例中，與第一實施例一樣，字線WL的選擇時段在讀操作RD、寫操作WR和正常刷新操作中未改變，并且在短刷新操作REFf中較短。
圖16示出了根據(jù)第三實施例的偽SRAM的操作。省略了對與第一實施例相同的操作的詳細描述(圖6)。
在該示例中，與第一實施例的圖6中的一樣，接連進行兩個讀操作RD，并且第一讀命令和刷新請求信號REFIOZ幾乎同時出現(xiàn)。短刷新操作REFf和第一及第二讀操作RD的時序與第一實施例相同。區(qū)別僅在于電路操作。
最初，圖14所示的刷新控制電路14B的刷新發(fā)生器40與刷新請求信號REFIZ的上升沿同步地將刷新信號REFZ改變到高電平(圖16(a))。響應(yīng)于高電平刷新信號REFZ，開關(guān)電路22B輸出刷新地址信號RAZ(RA1)作為行地址信號IRAD(圖16(b))。第二定時控制電路32B與刷新信號REFZ同步地輸出第二字定時信號TWX2(圖16(c))。
響應(yīng)于提供的讀命令，讀/寫控制信號RWIZ改變到高電平(圖16(d))。在讀/寫控制信號RWIZ的上升沿之后經(jīng)過第一預(yù)定時間，刷新發(fā)生器40將刷新信號REFZ改變到低電平(圖16(e))。響應(yīng)于刷新信號REFZ改變到低電平，第二定時控制電路32B將第二字定時信號TWX2改變到高電平(圖16(f))。即，產(chǎn)生具有對應(yīng)于短刷新操作REFf的脈沖寬度的第二字定時信號TWX2。
OR電路34將第二字定時信號TWX2的邏輯電平倒相，并將其輸出作為字定時信號TWZ(圖16(g))。接著，進行短刷新操作REFf。響應(yīng)于刷新信號REFSZ改變到低電平，開關(guān)電路22B輸出與第一讀命令對應(yīng)的外部地址信號ADD(AD1)，作為行地址信號IRAD(圖16(h))。
接著，與第一實施例(圖6)中一樣地進行第一讀操作RD。
然后，在響應(yīng)于第一讀命令產(chǎn)生的讀/寫控制信號RWIZ的下降沿之后，經(jīng)過第二預(yù)定時間，刷新發(fā)生器40將刷新信號REFZ改變到高電平(圖16(i))。隨后，與第一實施例(圖6)一樣，開始正常刷新操作REF(圖16(j))。
當刷新信號REFZ的高電平時段超過預(yù)定的時段時，刷新發(fā)生器40作出響應(yīng)，將刷新計數(shù)信號REFCZ改變到高電平(圖16(k))。刷新計數(shù)信號REFCZ反饋給刷新定時器12。
響應(yīng)于刷新請求信號REFIOZ(REFIZ)改變到低電平，刷新發(fā)生器40將刷新請求信號REFIX改變到高電平(圖16(l))。在刷新請求信號REFIX的上升沿之后，經(jīng)過預(yù)定的時間，刷新計數(shù)器16進行遞增計數(shù)，將刷新地址信號RAZ增加“1”(圖16(m))。
在響應(yīng)于第二讀命令產(chǎn)生的讀/寫控制信號RWIZ的上升沿之后，經(jīng)過第一預(yù)定時間，刷新發(fā)生器40將刷新信號REFZ改變到低電平(圖16(n))。然后，完成正常刷新操作REF。響應(yīng)于刷新信號REFZ改變到低電平，開關(guān)電路22B輸出與第二讀命令對應(yīng)的外部地址信號ADD(AD2)，作為行地址信號IRAD(圖16(o))。
接著，與第一實施例(圖6)中的操作一樣地進行第二讀操作。
圖17示出了根據(jù)第三實施例的偽SRAM的另一種操作。對與上述圖6和7相同的操作的詳細描述將被省略。
在該示例中，與第一實施例(圖7)一樣，接連進行兩個讀操作RD，并在提供第一讀命令之后，出現(xiàn)刷新請求信號REFIOZ。因此，將不進行短刷新操作REF。后出現(xiàn)刷新請求信號REFIOZ也延遲了刷新請求信號REFIX的上升沿(圖17(a))。結(jié)果，刷新計數(shù)器16在第二讀操作RD之后遞增計數(shù)(圖17(b))。操作的其余部分與上述圖16中的相同。
第三實施例可以提供與上述第一實施例相同的效果。
圖18示出了本發(fā)明的半導(dǎo)體存儲器的第四實施例。圖中的雙方框代表測試焊盤(test pad)。測試焊盤不與待發(fā)貨產(chǎn)品的任何外部端子(引線框等)連接。例如，在探測測試中，該測試焊盤與探測器連接，并且接收測試圖形(test pattern)。該半導(dǎo)體存儲器形成為具有DRAM存儲單元(動態(tài)存儲單元)和SRAM接口的偽SRAM。偽SRAM在芯片內(nèi)部進行周期性的刷新操作，而無需接收來自外部的刷新命令，從而保持寫入其存儲單元中的數(shù)據(jù)。例如，該偽SRAM用作將安裝在蜂窩電話上的工作存儲器。
偽SRAM具有存取定時發(fā)生器110、命令解碼器112、刷新選擇電路114、刷新定時器116、刷新計數(shù)器118、地址輸入電路120、開關(guān)電路122、數(shù)據(jù)輸出電路124、數(shù)據(jù)輸入電路126、判優(yōu)器128、刷新確定電路130、行操作控制電路132、芯控制電路134和存儲芯136。
存取定時發(fā)生器110通過命令端子CMD從外部接收命令信號CMD(包含芯片使能信號/CE、輸出使能信號/OE和寫使能信號/WE)，并輸出存取定時信號ATDPZ等，用于進行讀操作或者寫操作。
命令解碼器112對命令信號CMD進行解碼，并且輸出用于進行讀操作的讀控制信號RDZ或者用于進行寫操作的寫控制信號WRZ。
刷新選擇電路114輸出從刷新定時器116輸出的內(nèi)部刷新請求IREFZ，作為正常操作模式的刷新定時信號SRTPZ。刷新選擇電路114通過外部測試探頭SRC輸出從偽SRAM的外部提供的測試刷新信號EREFZ，作為測試模式的刷新定時信號SRTPZ。即，在測試模式，從刷新定時器116輸出的內(nèi)部刷新請求信號IREFZ被屏蔽。輸出測試刷新請求信號EREFZ來取代內(nèi)部刷新請求信號IREFZ，作為刷新定時信號SRTPZ。
順便提及，當偽SRAM接收了在正常操作中不使用的多個命令信號的組合時，該偽SRAM從正常操作模式轉(zhuǎn)換到測試模式(第一測試模式或者第二測試模式)。根據(jù)命令信號CMD的邏輯值，將偽SRAM的狀態(tài)設(shè)定為第一測試模式或者第二測試模式。當在第一測試模式時，偽SRAM將測試信號TES1Z維持在高電平，并且在第二測試模式時，使測試信號TES2Z維持在高電平。
刷新定時器116以預(yù)定周期輸出內(nèi)部刷新請求信號IREFZ。周期性產(chǎn)生內(nèi)部刷新請求信號IREFZ使得可以接連刷新存儲單元MC而不丟失在存儲單元MC中保持的數(shù)據(jù)。例如，設(shè)定內(nèi)部刷新請求信號IREFZ的產(chǎn)生周期，以便在300ms內(nèi)將所有存儲單元MC刷新一次。更具體地說，當設(shè)置有將由各個刷新請求接連選擇的8k條字線WL時，每36至37μs產(chǎn)生內(nèi)部刷新請求信號IREFZ。刷新定時器116例如包括具有1μs振蕩周期的環(huán)形振蕩器和用于根據(jù)所述環(huán)形振蕩器的輸出產(chǎn)生內(nèi)部刷新請求信號IREFZ的分頻器。
刷新計數(shù)器118響應(yīng)于內(nèi)部刷新請求信號IREFZ進行計數(shù)操作，從而依次產(chǎn)生刷新地址信號REFAD。
地址輸入電路120通過地址端子ADD接收地址信號ADD，并且將所接收的地址輸出作為行地址信號RAD(上位地址)和列地址信號CAD(下位地址)。注意，偽SRAM是地址非多路型存儲器，其同時接收上位地址和下位地址。
當進行刷新操作時，開關(guān)電路122輸出刷新地址信號REFAD作為內(nèi)部行地址信號IRAD。當進行讀操作或者寫操作時，開關(guān)電路122輸出行地址信號RAD作為內(nèi)部行地址信號IRAD。
數(shù)據(jù)輸出電路124通過公用數(shù)據(jù)總線CDB接收來自存儲單元MC的讀出數(shù)據(jù)，并且將接收的數(shù)據(jù)輸出給數(shù)據(jù)端子DQ(DQ0-7)。此外，在測試模式，當數(shù)據(jù)輸出電路124接收了從刷新確定電路128輸出的短刷新檢測信號REFSSZ(檢測信號)時，數(shù)據(jù)輸出電路124將數(shù)據(jù)端子DQ0-7設(shè)置為高阻抗狀態(tài)。
數(shù)據(jù)輸入電路126通過數(shù)據(jù)端子DQ(DQ0-7)接收寫數(shù)據(jù)，并且將接收的數(shù)據(jù)輸出給公用數(shù)據(jù)總線CDB。
判優(yōu)器128比較存取定時信號ATDPZ(存取請求)和刷新定時信號SRTPZ(刷新請求)，以對這些請求之間的沖突進行判定，并且決定給存取操作還是刷新操作優(yōu)先權(quán)。當存取操作具有優(yōu)先權(quán)時，判優(yōu)器128臨時保持刷新定時信號SRTPZ，并且響應(yīng)于讀控制信號RDZ或者寫控制信號WRZ輸出讀定時信號RDPZ或者寫定時信號WRPZ。接著，判優(yōu)器128根據(jù)芯周期狀態(tài)信號ICSX的停用(inactivation，改變到高電平)檢測存取操作的完成，并且根據(jù)所保持的刷新定時信號SRTPZ輸出刷新開始信號REFPZ和刷新狀態(tài)信號REFIZ(第二刷新控制信號)。刷新狀態(tài)信號REFIZ是用于表示刷新操作處于執(zhí)行狀態(tài)的信號。
當刷新操作具有優(yōu)先權(quán)時，判優(yōu)器128臨時保持存取定時信號ATDPZ，并且響應(yīng)于刷新定時信號SRTPZ輸出刷新開始信號REFPZ和刷新狀態(tài)信號REFIZ(第一刷新控制信號)。接著，判優(yōu)器128根據(jù)芯周期狀態(tài)信號ICSX的停用(改變到高電平)檢測刷新操作的完成，并且根據(jù)所保持的存取定時信號ATDPZ輸出讀定時信號RDPZ或者寫定時信號WRPZ。
順便提及，當從刷新確定電路130輸出了短刷新信號REFS2Z時，判優(yōu)器128輸出刷新開始信號REFPZ和刷新狀態(tài)信號REF1Z，并且即使在進行了刷新操作之后，也臨時保持刷新定時信號SRTPZ。然后，在再次輸出刷新開始信號REFPZ和刷新狀態(tài)信號REF1Z(第二刷新控制信號)以進行刷新操作之前，其根據(jù)芯周期狀態(tài)信號ICSX的停用檢測存取操作的完成。即，當輸出短刷新信號REFS2Z時，響應(yīng)于單個刷新請求進行兩個刷新操作。
當輸出短刷新信號REFS2Z時，判優(yōu)器128輸出與第一刷新操作對應(yīng)的刷新狀態(tài)信號REFIZ(第一刷新控制信號)，輸出時間比正常刷新操作短(對應(yīng)于后面將描述的第一時段(first period))。判優(yōu)器128輸出與第二刷新操作對應(yīng)的刷新狀態(tài)信號REF1Z(第二刷新控制信號)，輸出時間與正常刷新操作相同(對應(yīng)于后面將描述的第二時段)。
當存取定時信號ATDPZ和刷新狀態(tài)信號REF1Z的轉(zhuǎn)換沿(transitionedge)之間的間隔比預(yù)定時間短時，刷新確定電路130輸出短刷新信號REFS2Z。此外，當在第一測試模式(TES1Z＝高電平)時，刷新確定電路130輸出短刷新信號REFS2Z作為短刷新檢測信號EFSSZ(檢測信號)。在第二模式(TES2Z＝高電平)中，當接連兩次輸出短刷新信號REFS2Z時，刷新確定電路130輸出短刷新檢測信號REFSSZ。
存取定時發(fā)生器110、命令解碼器112和判優(yōu)器128作為命令控制電路操作。響應(yīng)于通過命令端子CMD提供的存取控制信號(讀命令或者寫命令)，命令控制電路輸出用于訪問后面將描述的存儲單元MC的存取控制信號(讀定時信號RDPZ或者寫定時信號WRPZ)。
判優(yōu)器128和刷新確定電路130作為刷新控制電路操作。根據(jù)出現(xiàn)存取請求和內(nèi)部刷新請求的時序，刷新控制電路輸出用于在第一時段激勵感測放大器的第一刷新控制信號(REF1Z)或者用于在比第一時段更長的第二時段激勵感測放大器的第二刷新控制信號(REF1Z)。
當行操作控制電路132接收讀定時信號RDPZ、寫定時信號WRPZ或者刷新定時信號SRTPZ時，其輸出行控制信號RASZ或者用于操作存儲芯136的基本定時信號。當存儲芯136操作時，行操作控制電路132還將芯周期狀態(tài)信號ICSX維持在低電平。順便提及，當行操作控制電路132接收刷新定時信號SRTPZ而不接收短刷新信號REFS2Z時，其進行正常刷新操作(第二刷新操作)。當行操作控制電路132接收短刷新信號REFS2Z和刷新定時信號SRTPZ時，其進行比正常刷新操作短的短刷新操作(第一刷新操作)。
芯控制電路134具有未示出的字線控制電路、感測放大器控制電路和預(yù)充電控制電路。響應(yīng)于行控制信號RASZ，字線控制電路輸出用于選擇后面將描述的字線WL的字線控制信號TWZ。響應(yīng)于行控制信號RASZ，感測放大器控制電路輸出用于激勵后面將描述的感測放大器部分SA的感測放大器的感測放大器激勵信號LEZ。當位線BL和/BL沒有被使用時，預(yù)充電控制電路輸出位線復(fù)位信號BRS。
行操作控制電路132和芯控制電路134作為操作控制電路操作。操作控制電路使存儲芯136響應(yīng)于讀定時信號RDPZ(存取控制信號)或者寫定時信號WRPZ(存取控制信號)進行存取操作，并且使存儲芯136響應(yīng)于第一和第二刷新控制信號REF1Z進行第一刷新操作和第二刷新操作。
存儲芯136具有存儲單元陣列ARY、字解碼器部分WDEC、感測放大器部分SA、列解碼器部分CDEC、感測緩沖器部分SB和寫放大器部分WA。存儲單元陣列ARY具有多個易失性存儲單元MC(動態(tài)存儲單元)、與存儲單元MC連接的多個字線WL和多個位線BL及/BL(補償位線)。存儲單元MC與典型的DRAM存儲單元相同，每個都具有用于以電荷形式保持數(shù)據(jù)的電容器和設(shè)置在該電容器和位線BL(或者/BL)之間的傳送晶體管。傳送晶體管的柵極與字線WL連接。通過字線WL的選擇，進行讀操作、寫操作和刷新操作中的任一種。在響應(yīng)于位線復(fù)位信號BRS進行預(yù)充電以將位線BL和/BL預(yù)充電到預(yù)定電壓之前，存儲單元陣列ARY進行讀操作、寫操作和刷新操作中的任意一種。
當字解碼器部分WDEC接收到高電平的字線控制信號TWZ時，其根據(jù)內(nèi)部行地址信號IRAD選擇任意一條字線WL，并且將所選擇的字線WL改變到高電平。列解碼器部分CDEC根據(jù)列地址信號CAD輸出列線信號，用于分別導(dǎo)通連接位線BL和/BL以及數(shù)據(jù)總線DB的列開關(guān)。
感測放大器部分SA具有多個感測放大器。感測放大器響應(yīng)于感測放大器激勵信號LEZ而操作，并且放大各個位線BL和/BL上的數(shù)據(jù)的信號量。在讀操作中，由感測放大器放大了的數(shù)據(jù)通過列開關(guān)傳輸?shù)綌?shù)據(jù)總線DB。在寫操作中，通過位線將數(shù)據(jù)寫到存儲單元MC中。
感測放大器部分SA放大數(shù)據(jù)總線DB上的讀出數(shù)據(jù)的信號量，并將其輸出到公用數(shù)據(jù)總線CDB。寫放大器部分WA放大公用數(shù)據(jù)總線CDB上的寫數(shù)據(jù)的信號量，并將其輸出到數(shù)據(jù)總線DB。
圖19示出了圖18所示刷新確定電路130的細節(jié)。
刷新確定電路130具有比較信號發(fā)生器138、短刷新確定電路140、短刷新鎖存電路142和選擇器電路144。
比較信號發(fā)生器138根據(jù)存取定時信號ATDPZ產(chǎn)生比較信號ATDREFZ。短刷新確定電路140比較刷新狀態(tài)信號REF1Z的轉(zhuǎn)換沿和比較信號ATDREFZ的轉(zhuǎn)換沿，并且確定刷新狀態(tài)信號REF1Z表示哪一種刷新操作，是正常刷新操作還是短刷新操作。當短刷新確定電路140確定進行短刷新操作時，其輸出短刷新信號REFS2Z。
短刷新鎖存電路142與刷新狀態(tài)信號REF1Z的下降沿同步地鎖存短刷新信號REFS2Z的邏輯電平，并且輸出鎖存的邏輯電平作為短刷新信號REFSC。結(jié)果，當進行短刷新操作時，短刷新信號REFSCZ改變到高電平，并且當進行正常刷新操作時，改變到低電平。此外，短刷新鎖存電路142在復(fù)位信號RESET2Z的高電平時段期間復(fù)位，并且將短刷新檢測信號REFSSZ改變到低電平。當在第二測試模式中，接收到命令信號CMD作為復(fù)位命令時，復(fù)位信號RESET2Z改變到高電平并保持預(yù)定的時段。
當測試信號TES1Z處于高電平(第一測試模式)時，選擇器電路144輸出短刷新信號REFS2Z作為短刷新檢測信號REFSSZ。當測試信號TES2Z處于高電平(第二測試模式)時，選擇器電路144輸出短刷新信號REFS2Z和短刷新信號REFSCZ的AND邏輯，作為短刷新檢測信號REFSSZ。如將要描述的，在第一測試模式中，每進行一次短刷新操作就輸出短刷新檢測信號REFSSZ。在第二測試模式中，當接連進行兩個短刷新操作時，輸出短刷新檢測信號REFSSZ。因此選擇器電路144作為檢測電路操作，其在測試模式下操作，并當檢測到用于進行短刷新操作的刷新狀態(tài)信號REF1Z(第一刷新控制信號)時，輸出短刷新檢測信號REFSSZ。
圖20示出了圖18所示數(shù)據(jù)輸出電路124的細節(jié)。
數(shù)據(jù)輸出電路124具有輸出屏蔽電路(output mask circuit)146和輸出緩沖器電路148。注意，圖20示出了對應(yīng)于數(shù)據(jù)端子DQ0的輸出緩沖器電路148。對應(yīng)于其它數(shù)據(jù)端子DQ1-7的輸出緩沖器電路與輸出緩沖器電路148相同。輸出屏蔽電路146在對應(yīng)于數(shù)據(jù)端子DQ0-7的輸出緩沖器電路148之間公用。
輸出屏蔽電路146通過高電平的復(fù)位信號RESET1Z復(fù)位，并且倒相和輸出讀定時信號READZ作為輸出使能信號ODEX。當輸出屏蔽電路146接收到高電平的短刷新檢測信號REFSSZ時，其禁止讀定時信號READZ的輸出。即，輸出使能信號ODEX由高電平的短刷新檢測信號REFSSZ保持在高電平。
當輸出使能信號ODEX為低電平時，輸出緩沖器電路148根據(jù)讀出數(shù)據(jù)DATAOX的邏輯電平控制其三態(tài)輸出緩沖器148a，從而將高電平或者低電平輸出給數(shù)據(jù)端子DQ0。當輸出使能信號ODEX為高電平時，輸出緩沖器電路148將三態(tài)輸出緩沖器148a的輸出改變到高阻抗狀態(tài)。即，輸出屏蔽電路146在測試模式控制三態(tài)輸出緩沖器148a，使得響應(yīng)于短刷新檢測信號REFSSZ禁止讀出數(shù)據(jù)DATAOX輸出到數(shù)據(jù)端子DQ0，并且將數(shù)據(jù)端子DQ0設(shè)置到高阻抗狀態(tài)。
圖21示出了根據(jù)第四實施例的存儲單元陣列ARY的基本操作。
在該實施例中，在相同的循環(huán)時間tRC中進行寫操作WR、讀操作RD和正常刷新操作REF(第二刷新操作)。在比循環(huán)時間tRC短的循環(huán)時間tRCf中進行短刷新操作REFf(第一刷新操作)。寫操作WR、讀操作RD、正常刷新操作REF和短刷新操作REFf由讀階段RP、放大階段AP1或者AP2和預(yù)充電階段PP構(gòu)成。
讀階段RP是其中將數(shù)據(jù)從存儲單元MC讀到位線BL(或者/BL)的時段，該存儲單元MC是響應(yīng)于對字線WL的激勵(選擇)而選出的。放大階段AP1和AP2是這樣的時段，在該時段中，在將數(shù)據(jù)讀到位線BL(或者/BL)之后，響應(yīng)于感測放大器激勵信號LEZ，感測放大器被激勵，從而放大位線BL和/BL之間的電壓差(數(shù)據(jù))，并且將位線BL和/BL的放大電壓重寫入從其中讀出了數(shù)據(jù)的存儲單元MC。放大階段AP2的時段(正常刷新操作REF中感測放大器激勵信號LEZ的高電平時段)對應(yīng)于第二時段。放大階段AP1(短刷新操作REFf過程中的感測放大器激勵信號LEZ的高電平時段)對應(yīng)于第一時段。預(yù)充電階段PP是其中停用(取消選擇)字線WL并且將位線BL和/BL預(yù)充電到預(yù)定電壓的時段。
在寫操作WR中，從存儲單元MC讀出并且在位線BL和/BL上放大的數(shù)據(jù)必須通過寫數(shù)據(jù)倒相。這樣使寫操作WR的循環(huán)時間比其它操作的長。然而，在該實施例中，為方便用戶，將讀操作RD的循環(huán)時間設(shè)置為與寫操作WR的循環(huán)時間相同。
此外，在正常刷新操作REF中，位線BL和/BL不需要與數(shù)據(jù)總線DB連接，也不需要在位線BL和/BL上倒相。因此，即使循環(huán)時間短于tRC，在存儲單元MC中保持的數(shù)據(jù)也可以再次完全寫入存儲單元MC。這種完全寫入給每個存儲單元MC賦予了64ms或者更長的數(shù)據(jù)保持時間(暫停時間)。然而，在該實施例中，將正常刷新操作REF的循環(huán)時間設(shè)置為與寫操作WR的循環(huán)時間相同，以便簡化行操作控制電路132和芯控制電路134的結(jié)構(gòu)。
當在存取請求(讀命令或者寫命令)和刷新請求之間出現(xiàn)沖突時，使用短刷新操作REFf來進行最短時段的刷新操作。在短刷新操作REFf之后，可以立即進行存取操作(讀操作RD或者寫操作WR)，以縮短存取時間。
因為感測放大器的激勵時段(LEZ信號的高電平時段)短，所以短刷新操作REFf將不能充分放大位線BL和/BL之間的電壓差。由于寫入到存儲單元MC中的數(shù)據(jù)的信號量小(恢復(fù)電平)，因此在短刷新操作REFf之后，正常刷新操作REF必須在(例如)200ns之內(nèi)進行。換句話說，當能夠在200ns之內(nèi)進行正常刷新操作REF時，可以臨時進行短刷新操作REFf，以避免丟失存儲單元MC中的數(shù)據(jù)。如上所述，短刷新操作REFf的執(zhí)行時間(放大和重寫數(shù)據(jù)的時間)是從短刷新操作REFf的執(zhí)行到正常刷新操作REF的執(zhí)行的時段內(nèi)能夠保持存儲單元MC中的數(shù)據(jù)不丟失的時間。
圖22示出了正常操作模式的第四實施例的操作示例。
在該示例中，接連進行兩個讀操作RD，并且第一讀命令RD和內(nèi)部刷新請求信號IREFZ幾乎同時出現(xiàn)。
最初，圖18所示的存取定時發(fā)生器110接收低電平的芯片使能信號/CE和未示出的低電平的輸出使能信號/OE，并輸出存取定時信號ATDPZ(圖22(a))。命令解碼器112接收低電平的芯片使能信號/CE和未示出的低電平輸出使能信號/OE及高電平的寫使能信號/WE，并檢測到提供了讀命令RD(讀存取請求)。命令解碼器112輸出讀控制信號RDZ(圖22(b))。
圖19所示的刷新定時器116幾乎與提供讀命令RD的同時輸出內(nèi)部刷新請求信號IREFZ。刷新選擇電路114響應(yīng)于內(nèi)部刷新請求信號IREFZ輸出刷新定時信號SRTPZ(圖22(c))。
判優(yōu)器128決定優(yōu)先于讀操作進行刷新操作，并且接連輸出刷新開始信號REFPZ和刷新狀態(tài)信號REF1Z(第一刷新控制信號)(圖22(d))。刷新確定電路130檢測到比刷新開始信號REF1Z早預(yù)定時間產(chǎn)生的存取定時信號ATDPZ，并且輸出短刷新信號REFS2Z(圖22(e))。開關(guān)電路22輸出刷新地址信號REFAD(RA1)作為行地址信號IRAD(圖22(f))以便進行短刷新。
行操作控制電路132與刷新開始信號REFPZ同步地輸出行控制信號RASZ(圖22(g))。芯控制電路134響應(yīng)于行控制信號RASZ輸出字線控制信號TWZ等。接著，執(zhí)行圖21所示的短刷新操作REFf(第一刷新操作)(圖22(h))。在短刷新操作REFf被執(zhí)行的同時，行操作電路132將芯周期狀態(tài)信號ICSX改變到低電平(圖22(i))。
在短刷新操作REFf的執(zhí)行之后，判優(yōu)器128將刷新狀態(tài)信號REF1Z改變到低電平(圖22(j))。開關(guān)電路122輸出地址信號ADD(AD1)作為行地址信號IRAD(圖22(k))，以便進行讀操作。
判優(yōu)器128響應(yīng)于芯周期狀態(tài)信號ICSX的上升沿輸出讀定時信號RDPZ(圖22(l))。行操作控制電路132與讀定時信號RDPZ同步地輸出行控制信號RASZ(圖22(m))。芯控制電路134響應(yīng)于行控制信號RASZ輸出字線控制信號TWZ等。接著，進行圖21所示的讀操作RD(圖22(n))。通過讀操作RD在位線BL和/BL上放大的讀出數(shù)據(jù)D0通過公用數(shù)據(jù)總線CDB輸出給數(shù)據(jù)端子DQ(圖22(o))。
短刷新操作REFf在圖21所示的短時段內(nèi)結(jié)束。因此，即使在刷新請求和存取請求之間出現(xiàn)沖突并且將優(yōu)先權(quán)給予刷新請求時，也能夠較早開始與存取請求對應(yīng)的存取操作。即，能夠縮短從芯片使能信號/CE的下降沿到將數(shù)據(jù)輸出到數(shù)據(jù)端子DQ的芯片使能存取時間。
接著，判優(yōu)器128響應(yīng)于芯周期狀態(tài)信號ICSX的上升沿接連輸出刷新開始信號REFPZ和刷新狀態(tài)信號REF1Z(第二刷新控制信號)(圖22(p))。由于不能檢測到存取定時信號ATDPZ的產(chǎn)生，因此刷新確定電路130將不輸出短刷新信號REFS2Z(圖22(q))。開關(guān)電路22輸出作為行地址信號IRAD的刷新地址信號REFAD(RA1)(圖22(r))，以便在短刷新操作之后進行正常刷新。
行操作控制電路132與刷新開始信號REFPZ同步輸出行控制信號RASZ(圖22(s))。芯控制電路134響應(yīng)于行控制信號RASZ輸出字線控制信號TWZ等。接著，進行圖21所示的正常刷新操作REFf(第二刷新操作)(圖22(t))。與第二刷新控制信號對應(yīng)的刷新操作總是在與第一刷新控制信號對應(yīng)的刷新操作(第一刷新操作)之后進行。這樣，即使第一刷新操作僅不充分地重寫了存儲單元，通過后續(xù)的刷新操作，也能夠?qū)⒆銐蛐盘柫康臄?shù)據(jù)重寫入存儲單元中。結(jié)果，即使在存取請求和刷新請求之間出現(xiàn)沖突并且將優(yōu)先權(quán)給予存取請求時，也能夠可靠地保持在存儲單元中的數(shù)據(jù)。
偽SRAM接收讀命令(低電平的芯片使能信號/CE和未示出的低電平輸出使能信號/OE及高電平的寫使能信號/WE)，同時執(zhí)行刷新操作REF(圖22(u))。存取定時發(fā)生器110和命令解碼器112響應(yīng)于讀命令輸出存取定時信號ATDPZ和讀控制信號RDZ(圖22(v))。
判優(yōu)器128響應(yīng)于正常刷新操作REF的芯周期狀態(tài)信號ICSX的上升沿輸出讀定時信號RDPZ(圖22(w))。行操作控制電路132與讀定時信號RDPZ同步輸出行控制信號RASZ(圖22(x))。芯控制電路134響應(yīng)于行控制信號RASZ輸出字線控制信號TWZ等。接著，進行與地址信號AD2對應(yīng)的讀操作RD(圖22(y))。將通過讀操作RD在位線BL和/BL上放大的讀出數(shù)據(jù)D1通過公用數(shù)據(jù)總線CDB輸出給數(shù)據(jù)端子DQ(圖22(z))。如圖22所示，當內(nèi)部刷新請求信號IREFZ具有優(yōu)于讀命令RD(存取請求)的優(yōu)先權(quán)時，判優(yōu)器128接連輸出刷新狀態(tài)信號REF1Z(第一刷新控制信號)、讀定時信號RDPZ和刷新狀態(tài)信號REF1Z(第二刷新控制信號)。
順便提及，該偽SRAM被設(shè)計為使得短刷新操作REFf和正常刷新操作REF的執(zhí)行時間和兩個讀操作RD的執(zhí)行時間的總和比提供存取請求的最小間隔或者外部存取循環(huán)時間的兩倍短。結(jié)果，可以在兩個外部存取循環(huán)時間內(nèi)進行短刷新操作、正常刷新操作和兩個讀操作RD(或者寫操作)。即，偽SRAM可以進行刷新操作而不需要外部確認。
圖23示出了正常操作模式的第四實施例的另一操作例。對與圖22的操作相同的操作的詳細描述將被省略。
在該示例中，接連進行寫操作WR和讀操作RD，并且寫命令和內(nèi)部刷新請求信號IREFZ幾乎同時出現(xiàn)。
刷新定時器116幾乎與提供寫命令WR同時輸出內(nèi)部刷新請求信號IREFZ(圖23(a))。判優(yōu)器128確定優(yōu)先于寫操作進行刷新操作，并且接連輸出刷新開始信號REFPZ和刷新狀態(tài)信號REF1Z(第一刷新控制信號)(圖23(b))。刷新確定電路130檢測比刷新開始信號REF1Z早預(yù)定時間產(chǎn)生的存取定時信號ATDPZ，并且輸出短刷新信號REFS2Z(圖23(c))。
接著，如圖22所示，接連進行短刷新操作REFf(第一刷新操作)、寫操作WR(存取操作)和正常刷新操作REF(第二刷新操作)(圖23(d)、(e)、(f))。進行刷新操作之后，進行與地址信號AD2對應(yīng)的讀操作(圖23(g))。
如圖23所示，當內(nèi)部刷新請求信號IREFZ具有優(yōu)于寫命令WR(存取請求)的優(yōu)先權(quán)時，判優(yōu)器128接連輸出刷新狀態(tài)信號REF1Z(第一刷新控制信號)、寫定時信號WRPZ和刷新狀態(tài)信號REF1Z(第二刷新控制信號)。
圖24示出了正常操作模式中第四實施例的另一個操作例。對與圖22中的操作相同的操作的詳細描述被省略了。
在該示例中，接連進行兩個讀操作RD，并且在提供第一讀命令RD之后出現(xiàn)內(nèi)部刷新請求信號IREFZ。
在判優(yōu)器128接收刷新定時信號SRTPZ之前，其接收存取定時信號ATDPZ。因此判優(yōu)器128確定優(yōu)先于刷新操作進行讀操作。接著，判優(yōu)器128輸出讀定時信號RDPZ，而不輸出刷新開始信號REFPZ或者刷新狀態(tài)信號REF1Z(圖24(a))。
由于刷新確定電路130接收存取定時信號ATPDZ而不接收刷新狀態(tài)信號REF1Z，因此刷新確定電路130將不輸出短刷新信號REFS2Z(圖24(b))。以這種方式，當讀命令RD(或者寫命令WR)具有優(yōu)于刷新命令(內(nèi)部刷新請求信號IREFZ)的優(yōu)先權(quán)時，不進行短刷新操作。在提供讀命令RD之后，產(chǎn)生內(nèi)部刷新請求信號IREFZ(圖24(c))。接著，在比刷新操作優(yōu)先的情況下進行與地址AD1對應(yīng)的讀操作RD(圖24(d))。
判優(yōu)器128與由讀操作RD的完成產(chǎn)生的芯周期狀態(tài)信號ICSX的上升沿同步地輸出刷新開始信號REFPZ和刷新狀態(tài)信號REF1Z(圖24(e))。接著，如圖22所示，接連進行正常刷新操作REF(第二刷新操作)和對應(yīng)于地址AD2的讀操作RD(圖24(f)、(g))。如上所述，當讀命令RD(存取請求)具有優(yōu)于內(nèi)部刷新請求信號IREFZ的優(yōu)先權(quán)時，判優(yōu)器128在輸出刷新狀態(tài)信號REF1Z(第二刷新控制信號)之前輸出讀定時信號RDPZ。
圖25示出了第一測試模式的第四實施例的操作例。與圖22中的操作相同的操作的詳細描述將被省略。偽SRAM已經(jīng)從正常操作模式移向第一測試模式。例如，將第一測試模式用于對開發(fā)中的偽SRAM的特性進行評估。通過將晶片狀態(tài)的偽SRAM與探測器連接，并且將測試圖形從LSI測試儀輸入到偽SRAM進行特性評估。
該示例示出了當提供測試刷新請求信號EREFZ的定時相對于讀命令RD逐漸提前直到找到出現(xiàn)短刷新操作定時的定時。即，示出了在刷新請求和存取請求之間出現(xiàn)沖突的定時。剛好在圖25之前的定時(在出現(xiàn)短刷新操作之前的定時)與上面看到的圖24相同。
在第一測試模式，圖18所示的刷新選擇電路114屏蔽從刷新定時器116輸出的內(nèi)部刷新請求信號IREFZ。刷新選擇電路114接收通過測試探針SRC由LSI測試儀提供的測試刷新請求信號EREFZ，而不是接收內(nèi)部刷新請求信號IREFZ，并且將其輸出作為刷新定時信號SRTPZ(圖25(a))。由于期望時序的刷新請求和存取請求能夠利用LSI測試儀等從偽SRAM的外部提供，因此能夠高精度地控制存取請求和刷新請求之間的偏離(時間差)。
在第一測試模式中，例如，LSI測試儀逐漸將提供測試刷新請求信號EREFZ的定時相對于存取命令(例如讀命令RD)提前。接著，找到給予刷新操作優(yōu)于讀操作的優(yōu)先權(quán)以進行短刷新操作的定時。即，能夠檢測轉(zhuǎn)換短刷新操作REFf和正常刷新操作REF的定時。
在第一測試模式，圖19所示的刷新確定電路130的選擇器電路144響應(yīng)于高電平的測試信號TES1Z輸出短刷新信號REFS2Z作為短刷新信號REFSSZ(圖25(b))。響應(yīng)于短刷新信號REFSSZ，圖20所示的數(shù)據(jù)輸出電路124的輸出屏蔽電路146屏蔽讀定時信號READZ，以將輸出使能信號ODEX固定到高電平。這樣停用圖20所示的數(shù)據(jù)輸出電路124的輸出緩沖器電路148。三態(tài)輸出緩沖器148a禁止由讀操作RD所得的讀出數(shù)據(jù)D0輸出到數(shù)據(jù)端子DQ，并將數(shù)據(jù)端子DQ設(shè)置到高阻抗狀態(tài)Hi-Z(圖25(c))。即，在第一測試模式，當進行短刷新操作REFf時，數(shù)據(jù)端子DQ進入高阻抗狀態(tài)Hi-Z。接著，根據(jù)是否檢測到高阻抗狀態(tài)Hi-Z確定在刷新請求和存取請求之間是否存在沖突。由于前面的評估不需要形成任何專用測試探針，因此可以防止偽SRAM的芯片尺寸增加。
在實際評估中，將數(shù)據(jù)端子DQ被拉高(邏輯“1”)的評估板或者探針卡(probe card)裝載到LSI測試儀中，使得預(yù)先將邏輯“0”寫入與地址AD1對應(yīng)的存儲單元MC中。接著，如果不能讀出邏輯“0”并且在前面的測試中出現(xiàn)錯誤，那么確定由于在刷新請求和存取請求之間出現(xiàn)沖突而進行了短刷新操作REFf。
數(shù)據(jù)端子DQ保持在高阻抗狀態(tài)Hi-Z，直到將復(fù)位信號RESET1Z被提供給輸出屏蔽電路146。結(jié)果，當進行短刷新操作REFf時，甚至在與地址AD2對應(yīng)的讀操作RD中也會出現(xiàn)讀錯誤(圖25(d))。
注意，圖25示出了進行與地址AD1對應(yīng)的讀操作RD以評估在讀命令和刷新命令之間的沖突的情況。然而，如圖23所示，可以進行與地址AD1對應(yīng)的寫操作WR以評估寫命令和刷新命令之間的沖突。
在第一測試模式評估了出現(xiàn)短刷新操作的定時之后，偽SRAM進入第二測試模式，以基于第一測試模式的評估結(jié)果進行其它的評估。
圖26和27示出了第二測試模式的第四實施例的操作例。對與圖22的操作相同的詳細描述將被省略。偽SRAM已經(jīng)從正常操作模式或者第一測試模式移向第二測試模式。類似于第一測試模式，例如，第二測試模式也用于對正在開發(fā)的偽SRAM進行特性評估。通過將晶片狀態(tài)的偽SRAM與探測器連接并且將測試圖形從LSI測試儀輸入到偽SRAM中進行特性評估。
在第二測試模式，圖18所示的刷新選擇電路114屏蔽從刷新定時器116輸出的內(nèi)部刷新請求信號IREFZ。刷新選擇電路114接收通過測試探針SRC由LSI測試儀提供的測試刷新請求信號EREFZ，取代內(nèi)部刷新請求信號IREFZ，并且將其作為刷新定時信號SRTPZ輸出(圖26(a)，圖27(a))。
在第二測試模式，LSI測試儀逐漸縮短循環(huán)時間(例如，讀循環(huán)時間)，而不改變在第一測試模式中評估的定時條件。然后，找到在短刷新操作REFf之后進行的正常刷新操作REF轉(zhuǎn)換到短刷新操作REFf的定時。即，對偽SRAM正確操作的最小循環(huán)時間進行評估。
圖26所示的基本時序與圖22相同。這里，偽SRAM正確操作，使得接連進行短刷新操作REFf、讀操作RD和正常刷新操作REF(圖26(b)、(c)、(d))。當進行短刷新操作REFf時，圖19所示的刷新確定電路130的短刷新鎖存電路142與刷新狀態(tài)信號REF1Z的下降沿同步地鎖存高電平的短刷新信號REFS2Z，并且將其作為短刷新信號REFSCZ輸出。
此外，當在短刷新操作REFf之后進行正常刷新操作REF時，短刷新鎖存電路142與刷新狀態(tài)信號REF1Z的下降沿同步地鎖存低電平的短刷新信號REFS2Z，并且將其作為短刷新信號REFSCZ輸出(圖26(f))。即，短刷新信號REFSCZ從高電平改變到低電平。
如圖26所示，短刷新信號REFS2Z和FEFSSZ的高電平時段彼此不重疊。因此短刷新信號REFSSZ維持在低電平(圖26(g))。結(jié)果，圖20所示的輸出緩沖器電路148沒有被短刷新信號REFSSZ停用。結(jié)果，由讀操作RD獲得的讀出數(shù)據(jù)D1通過數(shù)據(jù)端子DQ輸出到偽SRAM的外部(圖26(h))。即，如果在刷新操作和存取操作之間出現(xiàn)沖突，則當偽SRAM正確操作時讀出正確的數(shù)據(jù)D1。
相反，圖27示出了偽SRAM由于過短的循環(huán)時間而不能正常操作時的示例。這里，接連進行短刷新操作REFf、讀操作RD和短刷新操作REFf(圖27(b)、(c)、(d))。在圖27中，進行短刷新操作REFf以取代正常刷新操作REF(圖27(d))。因此，沒有利用足夠的電荷重寫存儲單元MC，并且保存在存儲單元MC中的數(shù)據(jù)丟失了。
在該示例中，在對應(yīng)于地址AD1的讀操作RD之后，為了短刷新操作REFf輸出短刷新信號REFS2Z(圖27(e))。當進行短刷新操作REFf時，短刷新鎖存電路142與刷新狀態(tài)信號REF1Z的下降沿同步地再次鎖存高電平的短刷新信號REFS2Z，并且將其作為短刷新信號REFSCZ輸出(圖27(f))。因此短刷新信號REFS2Z和REFSSZ的高電平時段彼此疊加，并且短刷新信號REFSSZ改變到高電平(圖27(g))。
響應(yīng)于短刷新信號REFSSZ，圖20所示的數(shù)據(jù)輸出電路124的輸出屏蔽電路146屏蔽讀定時信號READZ，以將輸出使能信號ODEX固定到高電平。這樣停用圖20所示的數(shù)據(jù)輸出電路124的輸出緩沖器電路148。三態(tài)輸出緩沖器148a禁止由與地址信號AD2對應(yīng)的讀操作RD獲得的讀出數(shù)據(jù)D1輸出給數(shù)據(jù)端子DQ，并且將數(shù)據(jù)端子DQ設(shè)置到高阻抗狀態(tài)Hi-Z(圖27(h))。
結(jié)果，與圖25中所示的一樣，當數(shù)據(jù)端子DQ拉高(邏輯“1”)時，當預(yù)先寫入存儲單元MC中的邏輯“0”不能被讀出并且出現(xiàn)錯誤時，確定輸出緩沖器電路148s由于短刷新操作的執(zhí)行而被停用。即，通過檢測兩個連續(xù)短刷新信號REFS2Z的出現(xiàn)對偽SRAM進行適當刷新操作的最小循環(huán)時間進行評估。
圖26和27示出了進行與地址AD1對應(yīng)的讀操作RD以評估讀命令和刷新請求之間沖突的情況。然而，如圖23所示，可以進行與地址AD1對應(yīng)的寫操作WR以評估寫命令和刷新請求之間的沖突。
順便提及，可以通過檢查寫入存儲單元MC中的數(shù)據(jù)實際上是否消失來評估具有短刷新功能的偽SRAM是否進行了刷新操作。更具體地說，可以進行用于評估存儲單元的數(shù)據(jù)保持特性的測試(一般稱為中止測試)，同時相對于存取請求逐步移動刷新請求。然而，寫入DRAM存儲單元MC中的數(shù)據(jù)保持幾百毫秒到幾秒。因此，通過中止測試檢查刷新操作的適當執(zhí)行會需要大量的測試時間。
如上所述，在第四實施例中，當在刷新請求和存取請求之間出現(xiàn)沖突時，將數(shù)據(jù)端子DQ設(shè)置到高阻抗狀態(tài)，并且進行短刷新操作REFf。因此，用于評估偽SRAM的評估裝置(例如LSI測試儀)可以容易并且精確地評估插入短刷新操作REFf的定時。即，可以容易地評估刷新請求和存取請求之間出現(xiàn)沖突的定時。結(jié)果，可以縮短偽SRAM的開發(fā)期，降低開發(fā)成本。在批量制造的偽SRAM中，當因制造條件的變化等而出現(xiàn)失效時，可以及時進行失效分析，以使低生產(chǎn)率時段最短。
此外，當短刷新操作REFf連續(xù)出現(xiàn)以導(dǎo)致操作失效時，可以由檢測信號REFSSZ安全地評估出現(xiàn)失效的定時。
在測試模式中將與三態(tài)輸出緩沖器148a連接的數(shù)據(jù)端子DQ用作外部測試探針。這樣不再需要形成用于評估的新端子，并且因此可以避免增加偽SRAM的芯片尺寸。
當在存取請求和刷新請求之間出現(xiàn)沖突時，在短時間內(nèi)終結(jié)的短刷新操作REFf在存取操作之前進行。因此，甚至當刷新請求具有優(yōu)于存取請求的優(yōu)先權(quán)時，也可以更早地開始與存取請求對應(yīng)的存取操作。即，能夠縮短存取時間。
當進行短刷新操作REFf時，在存取操作之后總是進行正常刷新操作REF。結(jié)果，即使在存取請求和刷新請求之間出現(xiàn)沖突，并且給予存取請求優(yōu)先權(quán)，也能夠可靠地在存儲單元MC中保持數(shù)據(jù)。
圖28示出了本發(fā)明的半導(dǎo)體存儲器的第五實施例。與第四實施例相同的元件將用相同的附圖標記或者符號表示。將省略對其的詳細描述。
在該實施例中，取代第四實施例的命令解碼器112和刷新定時器116，形成命令解碼器112A和刷新定時器116A。此外，在本實施例中沒有形成刷新選擇電路114和外部測試探針SRC。該結(jié)構(gòu)的其余部分與第四實施例幾乎相同。
命令解碼器112A解碼命令信號CMD，并且輸出用于進行讀操作的讀控制信號RDZ或者用于進行寫操作的寫控制信號WRZ。此外，在第一和第二測試模式中，命令解碼器112A根據(jù)提供給命令端子CMD的命令信號CMD(測試命令)輸出用于改變刷新定時器116A的周期的刷新調(diào)整信號REFADJ。
刷新定時器116A在預(yù)定周期輸出內(nèi)部刷新請求信號IREFZ。在正常操作模式中，周期地產(chǎn)生內(nèi)部刷新請求信號IREFZ，以使存儲單元MC能夠接連被刷新而不丟失存儲在存儲單元MC中的數(shù)據(jù)。在第一和第二測試模式中，在與刷新調(diào)整信號REFADJ的邏輯值對應(yīng)的周期產(chǎn)生內(nèi)部刷新請求信號IREFZ。
在本實施例中，進行與第四實施例相同的評估，同時通過在第一和第二測試模式中通過命令端子CMD提供的測試命令來改變刷新定時器116A的周期。
如上所述，第五實施例可以提供與上述第四實施例相同的效果。此外，在本實施例中，刷新定時器116A接收用于改變第一和第二測試模式中的刷新請求產(chǎn)生周期的刷新調(diào)整信號REFADJ。因此能夠通過使用在正常操作中操作的電路在偽SRAM內(nèi)部產(chǎn)生期望定時的刷新請求。結(jié)果，能夠在與偽SRAM的實際電路操作相同的條件下評估刷新特性。
圖29示出了本發(fā)明的半導(dǎo)體存儲器的第六實施例。與前述第一和第二實施例相同的部件將用相同的附圖標記和符號表示，并省略對其的詳細描述。圖中的雙方框表示測試焊盤(外部測試探針SRC)。測試焊盤不與待發(fā)貨的產(chǎn)品的任何外部端子(引線框等)連接。例如，測試焊盤與探測器測試中的探測器連接，并且接收測試圖形。該半導(dǎo)體存儲器形成為具有DRAM存儲單元(動態(tài)存儲單元)和SRAM界面的偽SRAM。
在該實施例中，形成了取代第二實施例的命令控制電路10、刷新控制電路14和刷新計數(shù)器16的命令控制電路10B、刷新控制電路14B和刷新計數(shù)器16B。此外，新形成了測試控制電路42。該結(jié)構(gòu)的其余部分與第二實施例相同。
當命令控制電路10B接收在正常操作中未使用的多個命令信號/CE、/OE和/WE的組合時，其輸出測試模式信號TMDZ(高電平)，以便將偽SRAM從正常操作模式轉(zhuǎn)換到測試模式。在測試模式，命令控制電路10B禁止讀/寫控制信號RWZ和RWIZ、讀控制信號RDZ和寫控制信號WRZ的輸出。即，在測試模式既不進行讀操作也不進行寫操作。
當刷新控制電路14B接收高電平的測試模式信號TMDZ時，其停止操作。即，在測試模式，刷新控制電路14B不輸出刷新信號REFZ和REFSZ。
當刷新計數(shù)器16B接收高電平的測試模式信號TMDZ時，其屏蔽刷新信號REFZ的輸入，并且接收通過外部測試探針SRC從偽SRAM外部提供的測試刷新請求信號EREFZ。
當測試控制電路42接收高電平的測試模式信號TMDZ時，其被激勵，并且響應(yīng)于測試刷新信號EREFZ輸出刷新信號REFSZ(第一刷新信號)和刷新信號REFZ(第二刷新信號)。即，在測試模式，由從測試控制電路42輸出的刷新信號REFSZ(第一測試刷新信號)和刷新信號REFZ(第二測試刷新信號)進行刷新操作。
如將要描述的，測試控制電路42產(chǎn)生刷新信號REFSZ和REFZ的產(chǎn)生間隔對應(yīng)于測試刷新請求信號EREFZ的脈沖寬度。順便提及，正常刷新模式的刷新信號REFSZ和REFZ的產(chǎn)生間隔與第一實施例設(shè)置的一樣，或者說是大約200ns。
圖30示出了測試模式的第六實施例的操作例。
最初，在切換到測試模式之前，將預(yù)定數(shù)據(jù)(期望值)寫入偽SRAM的存儲單元MC。接著，向偽SRAM提供測試命令，并且偽SRAM從正常操作模式切換到測試模式。命令控制電路10B將測試模式信號TMDZ維持在高電平(圖30(a))。
接著，從外部測試探針SRC提供具有脈沖波形的測試刷新請求信號EREFZ(圖30(b))。測試控制電路42輸出用于與測試刷新請求信號EREFZ的上述邊緣同步地進行短刷新操作的刷新信號REFSZ(圖30(c))。測試控制電路42還與測試刷新請求信號EREFZ的下降沿同步地輸出用于進行正常刷新操作的刷新信號REFZ(圖30(d))。以這種方式，測試刷新請求信號EREFZ的脈沖寬度對應(yīng)于刷新信號REFSZ和REFZ的產(chǎn)生間隔。換句話說，測試刷新請求信號EREFZ的脈沖寬度對應(yīng)于短刷新操作的開始時間和正常刷新操作的開始時間之間的差DIF。
刷新計數(shù)器16B與測試刷新請求信號EREFZ同步地遞增計數(shù)，并且輸出刷新地址信號REFAD(RADZ)(圖30(e))。然后，根據(jù)刷新地址信號REFAD接連切換字線WL，使得依次在各單條字線WL上進行短刷新操作和正常刷新操作。
在通過短刷新操作重寫(重存儲)到存儲單元MC中的數(shù)據(jù)在存儲單元MC中一直保留到正常刷新操作時的情況下，該刷新操作將正確的數(shù)據(jù)重寫到了存儲單元MC中。另一方面，在通過短刷新操作重寫到存儲單元MC中的數(shù)據(jù)沒能在存儲單元MC中保存到正常刷新操作時的情況下，存儲單元MC中的數(shù)據(jù)被破壞。這里，通過正常刷新操作將不正確的數(shù)據(jù)重寫到存儲單元MC中。
進行圖30所示的測試，直到刷新計數(shù)器16B走過一圈(singleround)。將一圈所需的時間設(shè)定成比直到在正常刷新操作之后保存存儲單元MC中數(shù)據(jù)不丟失的時間短得多。接著，將命令信號提供給偽SRAM，使得偽SRAM從測試模式轉(zhuǎn)換到正常操作模式。然后，從存儲單元MC讀取數(shù)據(jù)。根據(jù)讀取的數(shù)據(jù)與期望值是否一致確定短刷新操作和正常刷新操作之間的間隔是否足夠。
實際上，用于測試偽SRAM的LSI測試儀重復(fù)進行前述測試，同時連續(xù)增加測試刷新請求信號EREFZ的脈沖寬度。例如，將差值DIF連續(xù)地從100ns改變到300ns。接著，測量通過短刷新操作重寫到存儲單元MC中的數(shù)據(jù)的保持時間。換句話說，評估短刷新操作的操作裕度。
如上所述，第六實施例可以提供與上述第一和第二實施例相同的效果。此外，實施該實施例，使得在測試模式中能夠在期望的定時從偽SRAM的外部輸入短刷新操作和正常刷新操作的刷新請求。因此能夠容易地評估短刷新操作的操作裕度。
根據(jù)測試刷新請求信號EREFZ的脈沖寬度設(shè)定刷新信號REFSZ和REFZ的產(chǎn)生間隔。結(jié)果，可以由單個外部測試探針SRC自由地設(shè)定刷新信號REFSZ和REFZ的產(chǎn)生間隔。
圖31示出了本發(fā)明的半導(dǎo)體存儲器的第七實施例。與第四實施例相同的部件將用相同的附圖標記或者符號表示。將省略對其的詳細描述。該半導(dǎo)體存儲器形成為具有DRAM存儲單元(動態(tài)存儲單元)和SRAM界面的偽SRAM。偽SRAM在芯片內(nèi)部進行周期性刷新操作而不從外部接收刷新命令，從而保持寫入其存儲單元的數(shù)據(jù)。例如，將該偽SRAM用作安裝在蜂窩電話上的工作存儲器。
偽SRAM具有存取定時發(fā)生器110、命令解碼器112、熔斷電路FUS1和FUS2、分支開關(guān)電路(divide switch circuit)150、刷新定時器152、刷新計數(shù)器118、地址輸入電路120、開關(guān)電路122、數(shù)據(jù)輸出電路124、數(shù)據(jù)輸入電路126、判優(yōu)器154、再請求定時器156、芯控制電路158和存儲芯136。命令端子CMD(外部端子)接收用于存取存儲單元MC的命令信號(存取請求)。
熔斷電路FUS1和FUS2每個都具有用于調(diào)節(jié)將從刷新定時器152輸出的內(nèi)部刷新請求信號IREFZ的產(chǎn)生周期的熔斷器。
當短標記信號(short flag signal)SFLGZ為低電平時，分支開關(guān)電路150選擇熔斷電路FUS1的輸出(第一操作模式)。當從芯控制電路158輸出的短標記信號SFLGZ為高電平時，分支開關(guān)電路150選擇熔斷電路FUS2的輸出(第二操作模式)。分支開關(guān)電路150將所選的信號輸出給刷新定時器152的分頻器。
當選擇熔斷電路FUS1的輸出時，內(nèi)部刷新請求信號IREFZ的產(chǎn)生周期變得較長(大約73μs)。當選擇熔斷電路FUS2的輸出時，內(nèi)部刷新請求信號IREFZ的產(chǎn)生周期變得較短(大約7.3μs)。
刷新定時器152具有振蕩器OSC和分頻器。分頻器根據(jù)分支開關(guān)電路150的輸出劃分從振蕩器OSC輸出的時鐘信號的頻率，并且輸出劃分的信號作為內(nèi)部刷新請求信號IREFZ(刷新請求)。
判優(yōu)器154比較存取定時信號ATDPZ(存取請求)和內(nèi)部刷新信號IREFZ(刷新請求)的轉(zhuǎn)換沿，或者存取定時信號ATDPZ和刷新操作的再請求信號RREQZ(刷新請求)的轉(zhuǎn)換沿。從而判優(yōu)器154決定存取請求和刷新請求之間的沖突，并且決定給予存取請求還是刷新請求優(yōu)先權(quán)。當存取操作具有優(yōu)先權(quán)時，判優(yōu)器154臨時保持刷新請求，并且響應(yīng)于讀控制信號RDZ或者寫控制信號WRZ輸出存取開始信號CMDPZ(存取控制信號)。接著，判優(yōu)器154由芯周期狀態(tài)信號ICSX的停用來檢測存取操作的完成(改變到高電平)，并且根據(jù)保持的刷新請求輸出刷新開始信號REFPZ(刷新控制信號)。
此外，當刷新操作具有優(yōu)先權(quán)時，判優(yōu)器154臨時保持存取請求，并且響應(yīng)于刷新請求輸出刷新開始信號REFPZ。接著，判優(yōu)器154根據(jù)芯周期狀態(tài)信號ICSX的停用檢測刷新操作的完成(改變到高電平)，并且根據(jù)保持的存取請求輸出存取開始信號CMDPZ。
當再請求定時器156接收低電平的短標記信號SFLGZ時，其被激勵而操作(第一操作模式)。被激勵的再請求定時器156根據(jù)刷新開始信號REFPZ確定芯控制電路158不能進行正常刷新操作，并且輸出再請求信號RREQZ以進行正常刷新操作。如上所述，判優(yōu)器154接收再請求信號RREQZ作為刷新請求。即，當響應(yīng)于刷新請求只進行后面將描述的第一或者第二短刷新操作，而不能進行正常刷新操作時，偽SRAM試圖在具有較長刷新周期的第一操作模式下對選擇的字線WL進行正常刷新操作。
芯控制電路158幾乎具有與前述第四實施例的行操作控制電路132和芯控制電路134相同的功能。當芯控制電路158接收刷新開始信號REFPZ或者存取開始信號CMDPZ時，其輸出行控制信號RASZ(未示出)，行控制信號RASZ是操縱存儲芯136的基本定時信號。當存儲芯136操作時，芯控制電路158還將芯周期狀態(tài)信號ICSX保持在低電平。順便提及，芯控制電路158響應(yīng)于刷新請求進行第一短刷新操作、第二短刷新操作和正常刷新操作中的任意一種操作。
芯控制電路158還具有未示出的字線控制電路、感測放大器控制電路和預(yù)充電控制電路。字線控制電路響應(yīng)于行控制信號RASZ輸出用于選擇字線WL的字線控制信號TWZ。感測放大器控制電路響應(yīng)于行控制信號RASZ輸出感測放大器激勵信號LEZ，用于激勵后面將描述的用于激勵感測放大器部分SA的感測放大器。預(yù)充電控制電路輸出預(yù)充電信號PREPZ，用于將位線BL和/BL預(yù)充電到預(yù)定電壓。
圖32示出了圖31所示的芯控制電路158的主要部分的細節(jié)。
芯控制電路158具有觸發(fā)器158a、波形成形電路158b、第一延遲電路158c、第二延遲電路158d、脈沖發(fā)生器158e、觸發(fā)器158f、脈沖發(fā)生器158g和預(yù)充電發(fā)生器158h。
當觸發(fā)器158a接收存取開始信號CMDPZ或者刷新開始信號REFPZ時，其將行控制信號RASZ改變到高電平，并且當其接收起動器信號STTZ或者預(yù)充電信號PREPZ時將行控制信號RASZ改變到低電平。行控制信號RASZ的高電平時段對應(yīng)于字線WL的激勵時段和感測放大器SA的激勵時段。
波形成形電路158b延遲行控制信號RASZ的下降沿(停用邊緣)，并且將其作為字線導(dǎo)通信號WONZ輸出。第一延遲電路158c將字線導(dǎo)通信號WONZ延遲預(yù)定時間，并且將其作為字線導(dǎo)通信號WONBZ(第一時間信號)輸出。第二延遲電路158d將字線導(dǎo)通信號WONBZ延遲預(yù)定時間，并且將其作為字線導(dǎo)通信號WONDZ(第二時間信號)輸出。脈沖發(fā)生器158e輸出與字線導(dǎo)通信號WONDZ的上升沿同步的字線上脈沖信號WONDPZ。第一延遲電路158c和第二延遲電路158d分別作為用于產(chǎn)生第一時間信號和第二時間信號的定時發(fā)生器操作。
當觸發(fā)器158f在行控制信號RASZ的高電平時段接收到存取開始信號CMDPZ時，其將字線截止信號(word-line-off signal)WOFFZ改變到高電平。當觸發(fā)器158f接收預(yù)充電信號PREPZ或者起動器信號STTZ時，其將字線截止信號WOFFZ改變到低電平。當脈沖發(fā)生器158g在字線截止信號WOFFZ的高電平時段期間檢測到字線上芯片WONBZ的上升沿時，脈沖發(fā)生器158g輸出字線截止脈沖信號WOFFPZ。
當在行控制信號RASZ的高電平期間保持下列任一條件時，預(yù)充電發(fā)生器158h輸出預(yù)充電信號PREPZ(1)當輸出字線截止脈沖信號WOFFPZ時；(2)當在字線導(dǎo)通信號WONBZ為高電平和字線導(dǎo)通信號WONDZ為低電平期間提供了存取開始信號CMDPZ時；和(3)當輸出字線導(dǎo)通脈沖信號WONDPZ時。
圖33示出了在芯控制電路158內(nèi)部形成的優(yōu)先權(quán)確定電路160。
優(yōu)先權(quán)確定電路160響應(yīng)于內(nèi)部刷新信號IREFZ復(fù)位，并且將短信號SHRTZ改變到低電平。當優(yōu)先權(quán)確定電路160接收在字線導(dǎo)通脈沖信號WONDPZ之前的預(yù)充電信號REFPZ時，優(yōu)先權(quán)確定電路160將短信號SHRTZ改變到高電平。與下一個內(nèi)部刷新請求信號IREFZ同步輸出的高電平的短信號SHRTZ作為短標記信號SFLGZ。
如將要描述的，當響應(yīng)于刷新請求進行第一或者第二刷新操作而不是正常刷新操作時，在字線導(dǎo)通脈沖信號WONDPZ之前輸出了用于表示刷新操作完成的預(yù)充電信號PREPZ，使得輸出短信號SHRTZ。即，當下一個刷新請求從刷新定時器152出現(xiàn)而非進行正常刷新操作時，輸出短標記信號SFLGZ。
圖34示出了第七實施例的操作例。在該示例中，在刷新開始信號REFPZ之后立即提供存取命令(存取請求)(圖34(a))。
最初，圖32所示的觸發(fā)器158a與刷新開始信號REFPZ同步輸出行控制信號RASZ(圖34(b))。響應(yīng)于行控制信號RASZ，接連輸出字線導(dǎo)通信號WONZ、WONBZ和WONDZ(圖34(c)、(d)、(e))。字線導(dǎo)通信號WONBZ(第一時間信號)總是在輸出行控制信號RASZ之后的第一時間TIME1輸出。字線導(dǎo)通信號WONDZ(第二時間信號)總是在輸出行控制信號RASZ之后的第二時間TIME2輸出。
字線控制信號TWZ與行控制信號RASZ同步輸出，從而激勵與地址AD對應(yīng)的字線WL(圖34(f))。由于字線WL的激勵，從存儲單元MC將數(shù)據(jù)讀到位線BL和/BL(圖34(g))。激勵字線WL之后，輸出感測放大器激勵信號LEZ，以激勵感測放大器SA。由于感測放大器SA的激勵，放大了位線BL和/BL上的數(shù)據(jù)(圖34(h))。即，開始刷新操作，用于將數(shù)據(jù)重寫到與字線WL連接的存儲單元MC。
圖32所示的觸發(fā)器158f與對應(yīng)于命令請求的存取開始信號CMDPZ同步輸出字線截止信號WOFFZ(圖34(i))。由于字線導(dǎo)通信號WONBZ在字線截止信號WOFFZ的高電平時段期間改變到高電平，因此在第一時間TIME1輸出了字線截止脈沖信號WOFFPZ(圖34(j))。
圖32所示的預(yù)充電發(fā)生器158h與字線截止脈沖信號WOFFPZ同步輸出預(yù)充電信號PREPZ(圖34(k))。預(yù)充電信號PREPZ的輸出將行控制信號RASZ改變到低電平(圖34(l))。由于行控制信號RASZ改變到低電平，因此停用了字線WL，并且停用了感測放大器激勵信號LEZ(圖34(m))。接著，預(yù)充電位線BL和/BL，刷新操作響應(yīng)于第一時間TIME1結(jié)束。
響應(yīng)于行控制信號RASZ改變到低電平，字線導(dǎo)通信號WONZ、WONBZ和WONDZ接連改變到低電平。圖中的虛線表示在刷新請求(后面將看到的圖36所示的正常刷新操作)之后延遲出現(xiàn)的存取請求的情況的波形。
如上所述，當從刷新開始信號REFPZ算起經(jīng)過第一時間TIME1輸出存取開始信號CMDPZ時，即當在第一時間TIME1之前提供存取請求時，刷新操作響應(yīng)于第一時間TIME1結(jié)束。對于刷新操作而言，進行最短的第一短刷新操作。
圖35示出了第七實施例的另一個操作例。對與圖34的操作相同的操作的詳細描述將被省略。這里，在第一時間TIME1和第二時間TIME2之間提供存取命令(存取請求)(圖35(a))。
最初，與行控制信號RASZ同步地接連輸出字線控制信號TWZ(字線WL)和感測放大器激勵信號LEZ，并且開始刷新操作(圖35(b))。
當字線導(dǎo)通信號WONBZ為高電平并且字線導(dǎo)通信號WONDZ為低電平時，輸出存取開始信號CMDPZ。因此預(yù)充電發(fā)生器158h與存取開始信號CMDPZ同步地輸出預(yù)充電信號PREPZ(圖35(c))。
預(yù)充電信號PREPZ的輸出將行控制信號RASZ改變到低電平(圖35(d))。由于行控制信號RASZ改變到低電平，因此停用字線WL，并且停用感測放大器激勵信號LEZ(圖35(e))。接著，預(yù)充電位線BL和/BL以結(jié)束刷新操作。圖中的虛線表示在刷新請求(后面將看到的圖36所示的正常刷新操作)之后出現(xiàn)的具有延遲的存取請求的情況的波形。
如上所述，當在第一時間TIME1和第二時間TIME2之間輸出存取請求信號CMDPZ時，刷新操作與存取開始信號CMDPZ同步結(jié)束。在第一時間TIME1和第二時間TIME2之間結(jié)束其操作的刷新操作將被稱作第二短刷新操作。第二短刷新操作的操作時間比第一短刷新操作的時間長并且比正常刷新操作的時間短。第二短刷新操作的操作時間根據(jù)存取開始信號CMDPZ的產(chǎn)生定時而變。
圖36示出了第七實施例的另一個操作例。對與圖34相同的操作的詳細描述將被省略。在該示例中，在第二時間TIME2之后提供存取命令(存取請求)(圖36(a))。
最初，與行控制信號RASZ同步地接連輸出字線控制信號TWZ(字線WL)和感測放大器激勵信號LEZ，并且開始刷新操作(圖36(b))。此外，如圖34中所示的一樣，響應(yīng)于刷新開始信號REFPZ，接連輸出行控制信號RASZ和字線導(dǎo)通信號WONZ、WONBZ和WONDZ(圖36(c)、(d)、(e)、(f))。響應(yīng)于字線導(dǎo)通信號WONDZ，輸出字線導(dǎo)通脈沖信號WONDPZ(圖36(g))。
圖32所示的預(yù)充電發(fā)生器158h與字線導(dǎo)通脈沖信號WONDPZ同步地輸出預(yù)充電信號PREPZ(圖36(h))。預(yù)充電信號PREPZ的輸出將行控制信號RASZ改變到低電平(圖36(i))。由于行控制信號RASZ改變到低電平，因此停用字線WL，并且停用感測放大器激勵信號LEZ(圖36(j))。接著，預(yù)充電位線BL和/BL，以結(jié)束刷新操作。
如上所述，當在第二時間TIME2之后輸出存取開始信號CMDPZ時，刷新操作與第二時間TIME2同步結(jié)束。即，進行操作時間比第一和第二短刷新操作長的正常刷新操作。
順便提及，通過第一和第二短刷新操作重寫到存儲單元MC中的數(shù)據(jù)的保持時間達到或者超過30ms。通過正常刷新操作重寫到存儲單元MC中的數(shù)據(jù)的保持時間達到或者超過300ms。
圖37示出了對于在存取請求和刷新請求之間出現(xiàn)沖突的情況下的存取時間。在圖中，黑方框和黑圓圈表示在應(yīng)用本實施例之前的存取時間。白三角表示根據(jù)本實施例的存取時間。
圖中的虛線(REF)表示出現(xiàn)刷新請求的時間。虛線左側(cè)區(qū)域表示存取請求比刷新請求早，虛線右側(cè)區(qū)域表示存取請求比刷新請求遲。
黑方塊示出了一種偽SRAM，其中當刷新操作具有優(yōu)于存取操作的優(yōu)先權(quán)時，存取操作總是在刷新操作之后預(yù)定時間開始。在這種情況下，當在刷新請求之后立即出現(xiàn)存取請求時，存取時間達到其最大值(圖37(a))。
黑圓圈表示一種偽SRAM，當在刷新請求之后立即提供存取請求時，該偽SRAM進行具有更短操作周期(固定操作時間)的短刷新操作，并且自刷新請求過一會之后提供存取請求時，進行具有更長操作周期(固定操作時間)的正常刷新操作。在該偽SRAM中，使用兩個延遲電路通路中的任意一個來轉(zhuǎn)換刷新操作的結(jié)束時間。在這種情況下，存取時間的峰值與延遲電路之間的轉(zhuǎn)換時間一致。此外，存取時間響應(yīng)于延遲電路的延遲時間(量化誤差)產(chǎn)生跳越。圖中的左峰表示優(yōu)先進行短刷新操作的情況(圖37(b)。圖中右峰表示優(yōu)先進行正常刷新操作的情況(圖37(c))。順便提及，當通過三個或者更多個延遲電路轉(zhuǎn)換刷新操作時，出現(xiàn)與延遲電路數(shù)量一樣多的峰。這里，能夠使存取時間的最大值更小，然而延遲電路的轉(zhuǎn)換控制變復(fù)雜了。此外，存取時間產(chǎn)生對應(yīng)于延遲電路的延遲時間的跳越。即，存取時間表現(xiàn)出鋸齒狀特性。
同時，在本實施例的偽SRAM中(白三角)，當在第一時間TIME1之前提供存取請求時，存取時間增加(圖37(d))。然而，存取時間接著變成恒定(圖37(e))。其原因是在第一時間TIME1和第二時間TIME2之間，刷新操作響應(yīng)于圖35所示的存取請求結(jié)束。在本實施例中，由判優(yōu)器154的操作而導(dǎo)致的存取時間的變化由此最小。此外，存取時間僅具有單跳越。
圖38示出了根據(jù)第七實施例從第一操作模式向第二操作模式的偏移。圖中的數(shù)值表述刷新地址REFAD。
在時序圖的開始，正常刷新操作已經(jīng)在所有存儲單元MC上進行。在第一操作模式，每73μs左右出現(xiàn)內(nèi)部刷新請求信號IREFZ。該圖是通過用對于存儲單元MC而言能夠通過正常刷新操作(300ms)維持數(shù)據(jù)的時間除以字線數(shù)量(4096)而得到的。在第二操作模式，每7.3μs左右出現(xiàn)內(nèi)部刷新請求信號IREFZ。該圖是通過用對于存儲單元MC而言能夠通過第一或者第二刷新操作(30ms)維持數(shù)據(jù)的時間除以字線數(shù)量(4096)而得到的。
最初，在對應(yīng)于刷新地址REFAD(＝“00”)的內(nèi)部刷新請求信號IREFZ之后立即輸出由存取請求產(chǎn)生的存取定時信號ATDPZ(圖38(a))。因此，進行第一或者第二短刷新操作(REF)(圖38(b))。圖33所示的芯控制電路158的優(yōu)先權(quán)確定電路160響應(yīng)于在字線導(dǎo)通脈沖信號WONDPZ之前提供的預(yù)充電信號PREPZ將短信號SHRTZ改變到高電平(圖38(c))。
在刷新操作REF之后進行與存取請求對應(yīng)的存取操作(R/W)(圖38(d))。這里，存取操作是讀操作或者寫操作。
圖31所示的再請求定時器156在第一操作模式期間被激勵(SFLGZ＝低電平)。在請求定時器156響應(yīng)于表示第一或者第二短刷新操作的刷新開始信號REFPZ輸出再請求信號RREQZ(圖38(e))。然后，在存取操作之后，再次開始刷新地址“00”的刷新操作。
幾乎與刷新操作開始的同時，提供下一個存取請求(圖38(f))。結(jié)果，進行第二短刷新操作作為刷新操作(圖38(g))。由于不能進行正常刷新操作，所以再請求定時器156再次輸出再請求信號RREQZ(圖38(h))。接著，重復(fù)與再請求信號RREQZ對應(yīng)的第一或者第二刷新操作。
在進行刷新地址“00”的正常刷新操作之前，用于刷新地址“01”的下一個內(nèi)部刷新請求信號IREFZ出現(xiàn)(圖38(i))。優(yōu)先權(quán)確定電路160與內(nèi)部刷新請求信號IREFZ同步地將短標記信號SFLGZ改變到高電平(圖38(j))。由于短標記信號SFLGZ改變到高電平，因此偽SRAM從第一操作模式移向第二操作模式。
以這種方式，當頻繁提供存取請求并且正常刷新操作不能在第一操作模式進行時，偽SRAM進入第二操作模式。將進入第二操作模式的確認延遲，延遲時間與內(nèi)部刷新請求信號IREFZ的提供間隔(大約72微秒)一樣長。當存取請求停止并且在該間隔進行正常刷新操作時，偽SRAM將不進入第二操作模式。在第二操作模式，刷新請求的間隔更短，并且功耗比第一操作模式高。由于將進入第二操作模式的確定延遲了刷新請求的單個周期，因此避免了不必要地進入第二操作模式，以防止功耗增加。
圖31所示的分支開關(guān)電路150接收高電平的短標記信號SFLGZ，并且選擇熔斷電路FUS2。由于選擇了熔斷電路FUS2，刷新定時器152在每7.3微秒左右輸出內(nèi)部刷新請求信號IREFZ。即，在第二操作模式，刷新請求的出現(xiàn)間隔大約變?yōu)榈谝徊僮髂Ｊ降氖种弧?br> 在第二操作模式，響應(yīng)于高電平的短標記信號SFLGZ停用再請求定時器156。這樣防止了再請求信號RREQZ的輸出(圖38(k))，使得與再請求信號RREQZ對應(yīng)的刷新操作將不進行(圖38(l))。由于刷新請求的出現(xiàn)間隔變得比第二操作模式短，因此在刷新計數(shù)器118走一圈的同時，通過進行第一或者第二刷新操作正確地保持了存儲單元MC中的數(shù)據(jù)。換句話說，與再請求信號RREQZ對應(yīng)的刷新操作不再需要。禁止不必要的刷新操作防止了功耗的增加。
圖39示出了根據(jù)第七實施例從第二操作模式向第一操作模式的轉(zhuǎn)換。圖中的數(shù)值表示刷新地址REFAD。
當?shù)谝换蛘叩诙趟⑿虏僮?REF)都不進行、而是只進行正常刷新操作(REF)時，刷新計數(shù)器118在第二操作模式走一圈，芯控制電路158將短標記信號SFLGZ改變到低電平(圖39(a))。
分支開關(guān)電路150接收低電平的短標記信號SFLGZ，并且選擇熔斷電路FUS1。由于選擇了熔斷電路FUS1，刷新定時器152每73微秒左右輸出內(nèi)部刷新請求信號IREFZ。即，由于短標記信號SFLGZ改變到低電平，操作模式從第二操作模式回到第一操作模式，并且刷新請求的出現(xiàn)間隔再次變長。如上所述，當偽SRAM確定存取請求頻率低，并且可以連續(xù)進行正常刷新操作時，該偽SRAM從第二操作模式向第一操作模式轉(zhuǎn)換。進入第一操作模式減小了功耗。
如上所述，在第七實施例中，當在刷新請求和存取請求之間出現(xiàn)沖突時，刷新操作的結(jié)束時間不固定，而是隨著提供存取請求的定時而變。結(jié)果，當在刷新請求和存取請求之間出現(xiàn)沖突時，甚至可以更早地開始刷新操作之后的存取請求。即，可以進一步縮短存取時間。
具體地說，當在第一時間TIME1之前提供存取請求時，將刷新操作的結(jié)束時間設(shè)置為第一時間TIME1。這里，進行第一短刷新操作。結(jié)果，刷新操作總是在第一時間TIME1或者之后結(jié)束。由于確保了最短的刷新操作時段，因此能夠防止存儲單元MC中數(shù)據(jù)被刷新操作破壞。
當在第一時間TIME1和第二時間TIME2之間提供存取請求時，將刷新操作的結(jié)束時間設(shè)置為提供存取請求的時間。這里，進行第二短刷新操作。因此，可以與提供存取請求的時間同步完成刷新操作。結(jié)果，可以更早地開始刷新操作之后的存取操作，縮短存取時間。
當在第二時間TIME2之后提供存取請求時，將刷新操作的結(jié)束時間設(shè)置為第二時間TIME2。這里，進行正常刷新操作。因此，刷新操作總是在第二時間TIME2或者之前結(jié)束。甚至當沒有提供存取請求時，刷新操作也總是在第二時間TIME2結(jié)束。因此能夠避免不必要的存儲芯136的操作。
由于刷新操作的結(jié)束時間根據(jù)提供存取請求的定時而變，因此即使存取請求逐漸偏離刷新請求，存取時間也將不變。這樣可以防止存取時間隨著刷新請求和存取請求之間的時間差而變(存取時間跳越)。由于存取時間不變，因此能夠縮短存取時間的最大值(最差值)。
即使在存取請求和刷新請求之間出現(xiàn)沖突，判優(yōu)器154也使其能夠可靠地進行存取操作和刷新操作。
芯控制電路158設(shè)置有延遲電路158c和158d(定時發(fā)生器)，這些延遲電路產(chǎn)生用于通報第一時間TIME1的字線導(dǎo)通信號WONBZ和用于通報第二時間TIME2的字線導(dǎo)通信號WONDZ。因此能夠通過使用簡單的邏輯電路根據(jù)提供存取請求的定時結(jié)束刷新操作。
延遲對從第一操作模式向第二操作模式的偏移的確定，直到出現(xiàn)下一個刷新請求。因此能夠可靠地確定提供存取請求的頻率是臨時高還是保持高。結(jié)果，能夠根據(jù)存取頻率進入最佳操作模式。結(jié)果，可以使處于第二操作模式的時段最短，以使刷新操作的功耗最少。即，可以降低半導(dǎo)體存儲器的功耗。
在第二操作模式，當只進行正常刷新操作并且刷新計數(shù)器走一圈時，偽SRAM確定存取請求的頻率已經(jīng)下降了預(yù)定的時段，并且從第二操作模式向第一操作模式轉(zhuǎn)換。結(jié)果，當存取請求的頻率低時，可以在減小功耗的同時降低刷新請求的頻率。
如上所述，可以根據(jù)存取請求的頻率自動調(diào)整刷新請求的出現(xiàn)間隔，從而使刷新操作導(dǎo)致的功耗最小。即，能夠降低偽SRAM的功耗。
本發(fā)明并不限于上面的實施例，在不離開本發(fā)明的精神的范圍的情況下可以進行各種修改。可以對部分元件或者全部元件進行任何改進。
工業(yè)實用性根據(jù)本發(fā)明的半導(dǎo)體存儲器，第二刷新操作總是在第一刷新操作之后進行。因此，即使第一刷新操作僅不充分地重寫了存儲單元，通過后續(xù)的第二刷新操作也能將足夠信號量的數(shù)據(jù)寫入了存儲單元。結(jié)果，甚至當在存取請求和刷新請求之間出現(xiàn)沖突并且將優(yōu)先權(quán)給予存取請求時，也能夠可靠地在存儲單元中保持數(shù)據(jù)。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，由于開關(guān)電路通過第一和第二刷新信號操作，因此能夠簡化對地址信號的開關(guān)控制。結(jié)果，可以簡單地構(gòu)成開關(guān)電路。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，可以使第一刷新操作的執(zhí)行時間最短，以更早地開始存取請求。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，在第一和第二刷新操作中，通過單獨調(diào)節(jié)放大階段的時間，可以容易地使第一刷新操作的執(zhí)行時間最短。即，可以簡單地構(gòu)成這種作為芯控制電路的電路。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，，只在需要時進行第一刷新操作，使得能夠降低操作過程中的功耗。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，可以在兩個外部存取循環(huán)時間內(nèi)進行第一和第二刷新操作和兩個存取操作。第一刷新操作的執(zhí)行時間短。因此與以前相比能夠減小外部存取周期。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，能夠共享用于進行第二刷新操作和存取操作的控制電路。結(jié)果，可以減小芯控制電路等的電路規(guī)模。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，能夠在第二刷新操作的執(zhí)行和下一個存取操作的執(zhí)行之間提供時間裕度。結(jié)果，可以提高芯控制電路等的操作裕度，從而便于這些電路的定時設(shè)計。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，在測試模式中由通過外部測試探針提供的測試刷新請求信號產(chǎn)生第一和第二刷新信號使其能夠容易地評估第一刷新操作的操作裕度。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，可以由單個外部測試探針自由地設(shè)置第一和第二刷新信號的產(chǎn)生間隔。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，通過檢測電路檢測輸出的檢測信號，可以檢測刷新控制電路在第一和第二刷新控制信號之間切換的定時。即，即使半導(dǎo)體存儲器具有兩種類型的刷新操作功能(facilities)，也能夠評估進行各個刷新操作的定時條件。此外，當?shù)谝凰⑿驴刂菩盘柨梢赃B續(xù)出現(xiàn)而引起操作失效時，通過檢測信號能夠可靠地評估出現(xiàn)失效時的定時。
由于可以容易地檢測在半導(dǎo)體存儲器內(nèi)部自動進行的兩種類型的刷新操作，因此能夠通過簡單的技術(shù)精確地評估為這些刷新操作所固有的半導(dǎo)體存儲器的操作特性。結(jié)果，能夠縮短評估時間，縮短半導(dǎo)體存儲器的開發(fā)周期。即，可以降低開發(fā)成本。在另一技術(shù)方案中，當批量制造的半導(dǎo)體存儲器因制造條件等的變化而出現(xiàn)失效時，能夠立即進行失效分析并且使合格率下降的時段最短。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，通過利用用于評估半導(dǎo)體存儲器刷新特性的評估裝置檢測檢測信號，能夠精確地評估為刷新操作所固有的半導(dǎo)體存儲器的操作特性。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，與半導(dǎo)體存儲器連接的評估裝置可以通過測量高阻抗狀態(tài)的數(shù)據(jù)信號檢測檢測信號，并且可以容易地評估屬于刷新操作的半導(dǎo)體存儲器的操作特性。此外，使用數(shù)據(jù)端子作為外部端子可以不需要形成新的端子，從而避免增加芯片尺寸。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，能夠從半導(dǎo)體存儲器的外部提供期望定時的刷新和存取請求。能夠高精度地控制存取請求和刷新請求之間的偏離(時間差)。結(jié)果，可以詳細評估屬于刷新操作的半導(dǎo)體存儲器的操作特性。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，通過使用在正常操作狀態(tài)操作的電路，能夠在半導(dǎo)體存儲器芯片內(nèi)部產(chǎn)生期望定時的刷新請求。結(jié)果，可以在與半導(dǎo)體存儲器的實際電路操作相同的條件下評估刷新特性。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，甚至當內(nèi)部刷新請求具有優(yōu)于存取請求的優(yōu)先權(quán)時，也能夠早早地開始與存取請求對應(yīng)的存取操作。即，能夠縮短存取時間。因此，即使第一刷新操作僅不充分地重寫了存儲單元，通過后續(xù)的刷新操作，也能將足夠信號量的數(shù)據(jù)寫入了存儲單元。結(jié)果，甚至當在存取請求和刷新請求之間出現(xiàn)沖突并且給予存取請求優(yōu)先權(quán)時，也能夠可靠地在存儲單元中保持數(shù)據(jù)。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，將第一刷新操作的執(zhí)行時間設(shè)置到其最小值，使得甚至可以更早地開始存取操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，刷新操作的結(jié)束時間不固定，而是隨著提供存取請求的定時而變。結(jié)果，當在刷新請求和存取請求之間出現(xiàn)沖突時，甚至能夠更早地開始刷新操作之后的存取請求。即，能夠進一步縮短存取時間，并且防止存取時間隨著刷新請求和存取請求之間的時間差而變。由于存取時間沒有變化，因此能夠使存取時間的最大值更小。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，甚至當在存取請求和刷新請求之間出現(xiàn)沖突時，通過判優(yōu)器電路也能夠可靠地進行存取操作和刷新操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，定時發(fā)生器產(chǎn)生第一時間信號和第二時間信號。這樣可以根據(jù)存取請求的提供定時通過簡單的邏輯電路結(jié)束刷新操作。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，刷新操作總是在第一時間或者之后結(jié)束，確保最短的刷新時段，從而防止存儲單元中數(shù)據(jù)被刷新操作破壞。此外，刷新操作總是在第二時間或者之前結(jié)束，使得即使沒有提供存取請求，也能夠避免存儲芯不必要的操作。這樣允許此后存取操作響應(yīng)于存取請求迅速開始。此外，當將刷新操作設(shè)置為在第一時間和第二時間之間結(jié)束時，能夠與存取請求的提供定時同步完成刷新操作。結(jié)果這樣使刷新操作之后的存取操作更早地開始，從而縮短存取時間。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，由于將對進入第二操作模式的確認延遲了預(yù)定時段，因此能夠可靠地確定存取請求的提供頻率時臨時高還是保持高。因此能夠根據(jù)存取頻率進入最佳操作模式。結(jié)果，可以使處于第二操作模式的時段最短，以使刷新操作的功耗最小。即，可以降低半導(dǎo)體存儲器的功耗。
根據(jù)本發(fā)明的半導(dǎo)體存儲器，當存取請求的頻率下降預(yù)定時段時，其從第一操作模式進入第二操作模式，從而降低刷新操作的頻率，并且降低功耗。
權(quán)利要求
1.一種半導(dǎo)體存儲器，包括具有多個存儲單元的存儲芯；命令控制電路，響應(yīng)于通過命令端子提供的存取請求、輸出用于訪問所述存儲單元的存取信號；刷新定時器，以預(yù)定周期產(chǎn)生刷新請求以刷新所述存儲單元；刷新控制電路，該刷新控制電路響應(yīng)于所述刷新請求輸出第一刷新信號，以開始刷新操作，在所述存取請求和所述刷新請求之間出現(xiàn)沖突時，停止所述第一刷新信號的輸出，并在與所述存取請求對應(yīng)的存取操作之后輸出與所述刷新請求對應(yīng)的第二刷新信號；和芯控制電路，該芯控制電路響應(yīng)于所述存取信號進行所述存取操作，并分別響應(yīng)于所述第一和第二刷新信號進行第一和第二刷新操作。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器，包括外部地址輸入電路，通過地址端子接收外部地址信號；刷新計數(shù)器，用于產(chǎn)生指明所述多個存儲單元中的待刷新的存儲單元的刷新地址信號；開關(guān)電路，該開關(guān)電路響應(yīng)于所述第一和第二刷新信號的輸出選擇所述刷新地址，當所述第一和第二刷新信號都沒有輸出時，選擇所述外部地址信號，并且將所選擇的地址信號輸出給所述存儲芯。
3.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器，其中，所述第一刷新操作的執(zhí)行時間比所述第二刷新操作的執(zhí)行時間短。
4.根據(jù)權(quán)利要求3的半導(dǎo)體存儲器，其中，所述第一刷新操作的執(zhí)行時間是這樣的時間，在該時間中，將通過所述第一刷新操作重寫到所述存儲單元的數(shù)據(jù)被放大到直到進行所述第二刷新操作都能夠保持而不丟失的信號量。
5.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器，其中所述存儲芯包含分別與所述存儲單元連接的多條字線；與所述存儲單元連接的位線；和與所述位線連接的感測放大器；所述第一和第二刷新操作包含從響應(yīng)于任意一條所述字線的選擇而存取的存儲單元將數(shù)據(jù)讀到所述位線的讀階段；在將數(shù)據(jù)讀到所述位線之后激勵所述感測放大器、放大所述位線上數(shù)據(jù)并且將放大后的數(shù)據(jù)重寫到被訪問的存儲單元的放大階段；和取消對所述字線的選擇并且將所述位線預(yù)充電到預(yù)定電壓的預(yù)充電階段；所述第一和第二刷新操作的所述讀階段在時間上彼此一致；所述第一和第二刷新操作的所述預(yù)充電階段在時間上彼此一致；和所述第一刷新操作的所述放大階段占用的時間比所述第二刷新操作的所述放大階段占用的時間短。
6.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器，其中，當所述存取請求和所述刷新請求之間未出現(xiàn)沖突時，所述刷新控制電路屏蔽所述第一刷新信號的輸出，并且單獨輸出所述第二刷新信號。
7.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器，其中，所述第一和第二刷新操作的執(zhí)行時間和兩次所述存取操作的執(zhí)行時間的總和小于提供所述存取請求的最小間隔或者外部存取循環(huán)時間的兩倍。
8.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器，其中，所述第二刷新操作的執(zhí)行時間與所述存取操作的執(zhí)行時間相同。
9.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器，其中，所述第二刷新操作的執(zhí)行時間比所述存取操作的執(zhí)行時間短。
10.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器，包括外部測試探針，在測試模式接收測試刷新請求信號；和測試控制電路，該測試控制電路響應(yīng)于提供給所述外部測試探針的所述測試刷新請求信號產(chǎn)生第一測試刷新信號和第二測試刷新信號，并且接連地輸出所產(chǎn)生的第一和第二測試刷新信號，作為所述第一和第二刷新信號。
11.根據(jù)權(quán)利要求10的半導(dǎo)體存儲器，其中，所述外部測試探針在測試模式接收具有脈沖波形的所述測試刷新請求信號；并且所述測試控制電路根據(jù)所述測試刷新請求信號的脈沖寬度設(shè)置所述第一和第二刷新信號的產(chǎn)生間隔。
12.一種半導(dǎo)體存儲器，包括存儲芯，該存儲芯具有多個存儲單元、與所述存儲單元連接的位線和與所述位線連接的感測放大器；命令控制電路，該命令控制電路響應(yīng)于通過命令端子提供的存取請求，輸出用于存取所述存儲單元的存取控制信號；刷新定時器，以預(yù)定周期產(chǎn)生內(nèi)部刷新請求；刷新控制電路，該刷新控制電路根據(jù)所述存取請求和所述內(nèi)部刷新請求的出現(xiàn)時序輸出第一刷新控制信號和第二刷新控制信號中的任一個，第一刷新控制信號用于激勵所述感測放大器，激勵時間為第一時段，第二刷新控制信號用于激勵所述感測放大器，激勵時間為第二時段，所述第二時段比所述第一時段長；操作控制電路，該操作控制電路響應(yīng)于所述存取控制信號使所述存儲芯進行存取操作，并且響應(yīng)于所述第一和第二刷新控制信號使所述存儲芯進行第一和第二刷新操作；和檢測電路，在測試模式操作，當檢測到所述第一刷新控制信號時，該檢測電路輸出檢測信號。
13.根據(jù)權(quán)利要求12的半導(dǎo)體存儲器，包括外部端子，該外部端子將所述檢測信號輸出到所述半導(dǎo)體存儲器的外部。
14.根據(jù)權(quán)利要求13的半導(dǎo)體存儲器，包括作為所述外部端子的數(shù)據(jù)端子；三態(tài)輸出緩沖器，向所述數(shù)據(jù)端子輸出從所述存儲單元讀出的數(shù)據(jù)；和輸出屏蔽電路，在測試模式控制所述三態(tài)輸出緩沖器，從而響應(yīng)于所述檢測信號禁止所述讀出的數(shù)據(jù)輸出到所述數(shù)據(jù)端子，并且將所述數(shù)據(jù)端子設(shè)置到高阻抗狀態(tài)。
15.根據(jù)權(quán)利要求12的半導(dǎo)體存儲器，包括刷新選擇電路，在測試模式，該刷新選擇電路屏蔽從所述刷新定時器輸出的所述內(nèi)部刷新請求，并取代所述內(nèi)部刷新請求，將通過外部測試探針提供的測試刷新請求輸出到所述刷新控制電路。
16.根據(jù)權(quán)利要求12的半導(dǎo)體存儲器，其中所述刷新定時器在測試模式中接收刷新調(diào)整信號，所述刷新調(diào)整信號用于改變所述刷新請求的產(chǎn)生周期。
17.根據(jù)權(quán)利要求12的半導(dǎo)體存儲器，其中所述刷新控制電路具有判優(yōu)器，當在所述存取請求和所述內(nèi)部刷新請求之間出現(xiàn)沖突時，該判優(yōu)器確定在與所述存取請求對應(yīng)的存取操作和與所述刷新請求對應(yīng)的刷新操作之間的優(yōu)先權(quán)；并且當所述存取請求具有優(yōu)于所述內(nèi)部刷新請求的優(yōu)先權(quán)時，所述判優(yōu)器輸出所述存取控制信號并且接著輸出所述第二刷新控制信號，和當所述內(nèi)部刷新請求具有優(yōu)于所述存取請求的優(yōu)先權(quán)時，所述判優(yōu)器接連地輸出所述第一刷新控制信號、所述存取控制信號和所述第二刷新控制信號。
18.根據(jù)權(quán)利要求17的半導(dǎo)體存儲器，其中所述第一刷新操作的執(zhí)行時間是這樣的時間，在該時間中，將通過所述第一刷新操作重寫到所述存儲單元的數(shù)據(jù)被放大到直到進行所述第二刷新操作都能夠保持而不丟失的信號量。
19.一種半導(dǎo)體存儲器，包括具有多個存儲單元的存儲芯；外部端子，接收用于訪問所述存儲單元的存取請求；刷新定時器，以預(yù)定周期產(chǎn)生刷新請求；和芯控制電路，當在所述存取請求和所述刷新請求之間出現(xiàn)沖突并且優(yōu)先權(quán)被給予所述刷新請求時，所述芯控制電路根據(jù)提供所述存取請求的定時，將與所述刷新請求對應(yīng)的刷新操作的結(jié)束時間設(shè)置到第一時間和比所述第一時間晚的第二時間之間。
20.根據(jù)權(quán)利要求19的半導(dǎo)體存儲器，其中，如果所述存取請求的接收時間和所述刷新請求的出現(xiàn)時間之間的差小，則所述芯控制電路將所述結(jié)束時間設(shè)置到較早的時間，并且如果所述存取請求的接收時間和所述刷新請求的出現(xiàn)時間之間的差大，則所述芯控制電路將所述結(jié)束時間設(shè)置到較晚的時間。
21.根據(jù)權(quán)利要求19的半導(dǎo)體存儲器，包括判優(yōu)器，當在所述存取請求和所述內(nèi)部刷新請求之間出現(xiàn)沖突時，所述判優(yōu)器確定與所述存取請求對應(yīng)的存取操作和與所述刷新請求對應(yīng)的刷新操作之間的優(yōu)先權(quán)，并且其中當所述存取請求具有優(yōu)于所述刷新請求的優(yōu)先權(quán)時，所述判優(yōu)器向所述芯控制電路輸出用于開始存取操作的存取控制信號，并且接著輸出用于開始刷新操作的刷新控制信號，并且當所述刷新請求具有優(yōu)于所述存取請求的優(yōu)先權(quán)時，所述判優(yōu)器向所述芯控制電路輸出所述刷新控制信號并且接著輸出所述存取控制信號，并且所述芯控制電路分別根據(jù)所述存取控制信號和所述刷新控制信號進行所述存取操作和所述刷新操作。
22.根據(jù)權(quán)利要求19的半導(dǎo)體存儲器，其中所述存儲芯具有分別與所述存儲單元連接的多個字線；并且所述刷新操作的結(jié)束時間對應(yīng)于所述字線的停用時間。
23.根據(jù)權(quán)利要求22的半導(dǎo)體存儲器，其中所述存儲芯具有與所述存儲單元連接的位線和與所述位線連接的感測放大器；并且所述刷新操作的結(jié)束時間對應(yīng)于所述感測放大器的停用時間。
24.根據(jù)權(quán)利要求19的半導(dǎo)體存儲器，其中所述芯控制電路具有定時發(fā)生器，用于產(chǎn)生通報所述第一時間的第一時間信號和用于通報所述第二時間的第二時間信號；并且所述芯控制電路根據(jù)提供所述存取請求的定時，相對于產(chǎn)生所述第一和第二時間信號的定時來設(shè)置所述結(jié)束時間。
25.根據(jù)權(quán)利要求19的半導(dǎo)體存儲器，其中當在所述第一時間之前提供所述存取請求時，所述芯控制電路將所述結(jié)束時間設(shè)置到所述第一時間，從而使所述存儲芯進行第一短刷新操作，當在所述第一時間和所述第二時間之間提供所述存取請求時，所述芯控制電路將所述結(jié)束時間設(shè)置為提供所述存取請求的時間，從而使所述存儲芯進行第二短刷新操作，并且當在所述第二時間之后提供所述存取請求時，所述芯控制電路將所述結(jié)束時間設(shè)置為所述第二時間，從而使所述存儲芯進行正常短刷新操作。
26.根據(jù)權(quán)利要求19的半導(dǎo)體存儲器，其中所述存儲芯具有與所述存儲單元連接的多個字線；半導(dǎo)體存儲器具有第一操作模式和第二操作模式，在所述第一操作模式中，將從所述刷新定時器輸出的所述刷新請求的產(chǎn)生間隔較長，在所述第二操作模式中，所述刷新請求的產(chǎn)生間隔較短；響應(yīng)于所述刷新請求選擇所述字線之一；在第一操作模式，當響應(yīng)于所述刷新請求進行所述第一或者第二短刷新操作時，試圖在該第一或者第二刷新操作之后在所選的字線上進行所述正常刷新操作；并且當所述存取請求具有優(yōu)先權(quán)并且在下一個刷新請求出現(xiàn)之前不能在選擇的字線上進行所述正常刷新操作時，進入所述第二操作模式。
27.根據(jù)權(quán)利要求26的半導(dǎo)體存儲器，包括刷新計數(shù)器，該刷新計數(shù)器響應(yīng)于所述刷新請求進行計數(shù)操作，以便接連地選擇所述字線，并且其中當在第二操作模式中單獨進行所述正常刷新操作并且所述刷新計數(shù)器走過一圈時，進入所述第一操作模式。
全文摘要
一種半導(dǎo)體存儲器。響應(yīng)于在預(yù)定周期產(chǎn)生的刷新請求輸出刷新信號，并且進行刷新操作。當在存取請求和刷新請求之間出現(xiàn)沖突時，刷新操作結(jié)束。結(jié)果，可以較早地開始與存取請求對應(yīng)的存取操作，縮短存取時間。通過根據(jù)提供存取請求的定時改變刷新操作的結(jié)束時間，能夠進一步縮短存取時間。由于形成了用于向外部通報刷新操作狀態(tài)的測試電路，因此能夠在短時間內(nèi)評估刷新操作的操作裕度。結(jié)果，能夠縮短半導(dǎo)體存儲器的開發(fā)周期。
文檔編號G11C7/00GK1669092SQ0282959
公開日2005年9月14日 申請日期2002年11月6日 優(yōu)先權(quán)日2002年9月20日
發(fā)明者筱崎直治, 神田達哉, 佐藤貴彥, 船生明裕 申請人:富士通株式會社