專利名稱：非易失性存儲器和通過附加修改的空存儲單元加速測試地址解碼器的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有其集成解碼器的非易失性存儲器的結(jié)構(gòu)和設(shè)計。這樣的存儲器常常利用相關(guān)的微處理器嵌入在IC上，以便用于移動電話、個人數(shù)字輔助設(shè)備、汽車的GPS應(yīng)用或其他導(dǎo)航目的。
背景技術(shù)：
將解碼器與其非易失性存儲器集成導(dǎo)致某些問題，這些問題在這樣的集成呈現(xiàn)出預(yù)期的優(yōu)點之前必須加以解決。問題之一是測試時間太長，即，在大批生產(chǎn)過程中執(zhí)行為了建立存儲器/解碼器組合的充分和可靠的工作而必需的測試的總時間太長。由于這個制造過程期間的“測試瓶頸”，極其希望減少用于這樣的存儲器/解碼器組合的總的測試時間。
這些存儲器的例子被描述在例如授予Kato的美國專利5214604或授予Alapat的美國專利5357471中。后者(即，Alapat美國專利)描述了一種存儲器的結(jié)構(gòu)，其中額外行和額外列的存儲單元被添加到常規(guī)的存儲器陣列中。額外的列被配置成這樣，以使得在第一測試周期期間，在一個特定的行地址被輸入時，一個連接到額外列的列線的檢測設(shè)備將檢測是否正好選擇具有正確地址或奇偶性的行線。同樣地，額外行的單元被配置成這樣，以便在第二測試周期期間，當(dāng)一個特定列地址被輸入時，一個連接到常規(guī)陣列的列線的檢測設(shè)備將確定是否正好選擇具有正確地址或奇偶性的列線。行解碼器和行地址線與列解碼器和列地址線分開進(jìn)行測試。
雖然Alapat裝置示出一種令人感興趣的解決方案，但這在應(yīng)用于依據(jù)本發(fā)明的設(shè)計時仍有不足，如在下面將進(jìn)一步解釋的。
而且，低電源電壓(這由于其他的原因而是優(yōu)選的)使得Fowler-Nordheim隧道傳送效應(yīng)作為編程機(jī)制是必要的。結(jié)果，對于單個存儲單元的編程時間相對長，即，在ms范圍內(nèi)。大量的反映存儲單元數(shù)量的程序步數(shù)導(dǎo)致測試整個存儲器所消耗的總時間相當(dāng)長?？偟恼f來，解碼器的測試在非易失性存儲器測試過程中是一個非?；〞r間的階段。因此，本發(fā)明的主要目的是減少用于非易失性存儲器的必要測量時間，尤其是對這樣一種非易失性存儲器的解碼器測試。
典型情況下，正如在本領(lǐng)域中已知的那樣，非易失性存儲器矩陣內(nèi)的一條對角線(見圖3)為此測試目的而被編程。然而，即使利用這樣一種測試方法，測試所需的時間是不能令人滿意的。這將利用以下的例子來說明。
假定存儲器的規(guī)模是16Mb，得到4096個存儲器行。為了對一條對角線進(jìn)行編程，每行必須被分別編程。如果單個單元的編程恰好花費5ms，則編程一條對角線將消耗5ms*4096＝20s的總測試時間?？紤]到現(xiàn)代測試器的高成本和因而所希望的以及經(jīng)濟(jì)上必要的吞吐量，大于20秒的測試時間僅用于利用Fowler-Nordheim機(jī)制對此對角線編程是絕對不可接受的。
在此，本發(fā)明提供一種解決方案。簡單地說，本發(fā)明通過在非易失性存儲器內(nèi)提供特殊設(shè)計的附加單元來解決這個問題，其設(shè)計和功能大大縮短這樣一種存儲器所需的測試時間，導(dǎo)致大大改進(jìn)和最佳化測試器的使用。


以下，從一種現(xiàn)有技術(shù)方案開始。本發(fā)明及其解決上述問題的方法將利用一種實施方案連同附圖進(jìn)行描述，其中圖1是一個兩晶體管非易失性存儲單元的基本布局；圖2是一種通常的存儲器矩陣的組織結(jié)構(gòu)；圖3是“對角線測試”方案；圖4a，4b表示依據(jù)本發(fā)明將非易失性單元變換成ROM單元；和圖5表示利用ROM代碼和一種檢驗板圖型測試X解碼器。
具體實施例方式
首先，將考慮一種利用所謂的“對角線”對X和Y解碼器進(jìn)行測試的常規(guī)方法。
圖1示出單個非易失性存儲單元是如何被構(gòu)成和組織的，示出這樣一種存儲器中的一對存儲單元。每個單元由受在源一側(cè)上的選擇門SG控制的選擇晶體管以及受控制門CG控制的存儲晶體管組成。由于成對排列，所以圖1中示出兩個選擇門SG1和SG2以及兩個控制門CG1和CG2。信息被存儲在每個存儲晶體管的浮動門(floating gate)上，在圖中表示為一條附加的水平線。一對單元之中的兩個單元共享同一位線BL。
當(dāng)讀取存儲的信息時，相應(yīng)的選擇晶體管分別通過選擇門SG 1或SG2被“打開”，并因而允許電流從位線BL流到電流源，即圖1中的“源”。當(dāng)一個存儲單元被“編程”時，將利用相應(yīng)的浮動門來禁止電流流動。
圖2表示一種通常的存儲器矩陣的組織結(jié)構(gòu)。為清楚起見，只示出幾個單元。此存儲器矩陣由兩個X解碼器構(gòu)成，頂部的一個解碼器用于這些單元的控制門GC，底部的一個解碼器用于這些單元的選擇門SG。在此矩陣的左邊是一個單一的用于位線BL的Y解碼器，如上面的圖1中所示。單個單元利用相應(yīng)的控制門CG、相應(yīng)的選擇門SG和相應(yīng)的位線BL來接入訪問。
圖3示出在現(xiàn)有技術(shù)解決方案中已經(jīng)使用的“對角線測試”方法。當(dāng)所示的一條對角線被編程時，即，一種數(shù)據(jù)圖型被輸入和讀取，并且此后整個存儲器被讀取時，X和Y解碼器的正確功能都被全部測試。這種現(xiàn)有技術(shù)方法的缺點在于對于以上給出的16Mb非易失性存儲器的例子來說，4096個存儲器字必須被編程，如以上解釋過的那樣，這導(dǎo)致超過20秒的總測試時間。也正如以上所提到的那樣，這在測試時間方面是不可接受的。
從Kato美國專利5 214 604中，已知將所謂的空(dummy)單元隨機(jī)地耦合到可編程ROM中的字線，以便實施地址解碼器的測試。然而，由于其隨機(jī)性，這種測試只是對任何X解碼器的部分測試。因此，Kato并沒有解決在合乎情理的時間內(nèi)完全解碼器測試的問題。而且，空單元必須被編程，這甚至使測試時間增加得更多。
從Alapat美國專利5 357 471中，已知添加額外行和額外列的存儲單元到常規(guī)的矩陣陣列，并將這些額外的行和列用于測試目的。然而，Alapat的測試是不完全的，并因此不保證完全測試存儲器的解碼器的功能。
與以上的現(xiàn)有技術(shù)相反，依據(jù)本發(fā)明的新方法將與一個實施方案一起在下面進(jìn)行描述。
一般地說，本發(fā)明是基于這樣的思路，即，在預(yù)選的位置上(最好在板的一側(cè)上)將小的ROM部分添加到非易失性存儲器矩陣中，并隨后利用這個新添加的內(nèi)置ROM來測試適當(dāng)?shù)慕獯a器，在此為X解碼器。新穎的發(fā)明思路是利用一種簡單而直捷了當(dāng)?shù)姆椒▽⒊Ｒ?guī)的非易失性存儲單元轉(zhuǎn)換成ROM單元，最好通過簡單地除去(或保留)位線觸點來實現(xiàn)，從而把這些單元轉(zhuǎn)換成ROM單元。而且，限制這樣被修改過的單元的數(shù)量。這使ROM非常有效，因為存儲器圖型的規(guī)律性未受干擾，并從而使IC的制造仍為簡單。在用作說明的例子中，只利用0.27％的附加面積消耗能夠?qū)崿F(xiàn)附加ROM，利用專用ROM示例不可能達(dá)到這個數(shù)。這是本發(fā)明的一個關(guān)鍵點。
本發(fā)明的另一個關(guān)鍵點是測試本身，它大體上包括將一個預(yù)定的簡單圖型(例如，一種檢驗板圖型)寫入非易失性存儲器以及最好順序地讀出新添加的ROM單元，并且特別地只讀出非易失性存儲單元的第一位。
將會表明，這種新方法既易于制造(即，只增加最小的成本)又提供一種用于快速和完全功能測試解碼器的完美手段。在依據(jù)本發(fā)明的測試不僅測試單一線被選擇(如現(xiàn)有技術(shù)所做的那樣)而且也檢驗所選擇的線是否是正確線的方面來說，依據(jù)本發(fā)明的測試也是完全的。
圖1的非易失性存儲單元對再次被示于圖4a和4b中，這些圖表示依據(jù)本發(fā)明將非易失性單元轉(zhuǎn)換成ROM單元。然而，在圖4a中位線是連接的，這與圖1中相同，但在圖4b中是斷開的。這種位線的打開是一種極其簡單的措施，其實施是直捷了當(dāng)?shù)亩恍枰薷膯卧Y(jié)構(gòu)的任何制造過程或其他變更，但它具有所希望的修改所涉及的單元對的效果。
通過略去位線觸點，連到這條位線的兩個存儲單元對被轉(zhuǎn)換成一個恒定的邏輯值‘0’。如果位線未被除去，則這兩個單元是邏輯‘1’。這樣，非易失性存儲器矩陣或其一部分可被轉(zhuǎn)換成(硬編碼的)ROM。當(dāng)然，兩個相鄰行的位始終具有相同的硬編碼值。
用于ROM編碼的存儲器矩陣的行和列的數(shù)目取決于存儲器矩陣的總規(guī)模。這將在以下的例子中進(jìn)行展示和解釋。
對于本領(lǐng)域的技術(shù)人員來說，顯然這種方法要求非易失性單元的本征(原本)閾值電壓是0V＜Vtvigin＜Vdd。必須保證用于ROM編碼的所有非易失性存儲單元在執(zhí)行所建議的X解碼器測試時滿足0V＜Vt＜Vdd。只有那時才有可能利用Vcg＝OV/Vdd來接通/斷開(on/off)存儲器晶體管，其中Vdd是芯片的電源電壓，例如，1.8V。假定非易失性單元在“出廠(fab-out)”加工以后處于本征閾值電平的情況。如果不是的話，可以應(yīng)用紫外線(UV)照射，以便將所有的單元設(shè)置為其本征閾值電平。
在依據(jù)本發(fā)明實施以上的單元修改并因而建立ROM特性之后，采用后者來替代從現(xiàn)有技術(shù)中公知的通常的對角線測試。
這被描述在圖5中。存儲器矩陣的一部分被依據(jù)以上的描述進(jìn)行ROM編碼。因為存儲單元是成對排列的，即，背靠背地編組，所以兩個相鄰的單元具有相同的ROM代碼值，也就是‘0’或‘1’。假定此存儲器中有4096行，唯一的號數(shù)必須被分配給2048個行對。為了對2048個不同的行對進(jìn)行編碼，需要11個附加位。結(jié)果，11個附加列必須被添加到原先的非易失性存儲器矩陣中，從而對于具有4096行和列的16Mb存儲器只增加0.27％的面積。
如果更一般地表達(dá)，假定非易失性存儲器包括均為第一數(shù)量m的行和列，得到數(shù)量為m2的非易失性單元，則應(yīng)該滿足條件m＝2n，也就是，附加的被修改的單元數(shù)應(yīng)是n＝1dm。
利用這個添加的ROM，有可能只識別行對，而不是單個行。但是，這只是能夠識別任何單行的一個簡短步驟。利用兩個編程脈沖，可以將一種檢驗板圖型編程到存儲器矩陣中，如圖5中所示。現(xiàn)在，藉助于硬編碼的行號和檢驗板圖型可以識別每個單行。以下對圖2中所示的兩個X解碼器測試的描述將解釋這些。
圖2中的兩個X解碼器被按以下方法進(jìn)行測試1a.用于選擇門SG的X解碼器(即，底部X解碼器)通過讀取整個存儲器進(jìn)行測試。從而，所有的控制門CG被用于控制門的X解碼器設(shè)置在Vdd上，如以上解釋過的那樣，Vdd是芯片的電源電壓。
1b.待測試的頂部X解碼器(即，用于選擇門SG的X解碼器)現(xiàn)在將Vdd逐一地施加到選擇門SG上，即，選擇門SG分別被設(shè)置為Vdd。通過位線BL經(jīng)Y解碼器讀取ROM和非易失性存儲器中的檢驗板圖型的第一位。
這樣完成了底部X解碼器(也就是，用于選擇門SG的X解碼器)的測試。為了測試頂部X解碼器，此次序被顛倒
2a.用于控制門CG的X解碼器(也就是，頂部X解碼器)也通過讀取整個存儲器來進(jìn)行測試。從而，所有選擇門SG被底部X解碼器設(shè)置為Vdd。
2b.現(xiàn)在，用于控制門SG的頂部X解碼器逐一地將Vdd施加到控制門CG，即，控制門SG被分別設(shè)置為Vdd。再次通過位線BL經(jīng)Y解碼器進(jìn)行讀取。
這樣完成了頂部X解碼器(即，用于控制門CG的X解碼器)的測試，并從而完成了對兩個X解碼器的測試。如果這兩次讀取操作被成功地完成，即，無差錯被指出，則這兩個X解碼器是好的(ok)。
如果讀出的ROM代碼或非易失性存儲器中的檢驗板的第一位并不表示依據(jù)選擇所期望的值，則指示一個差錯。例如，如果圖5的行3被選擇，則讀出的結(jié)果必須是“1/2”。對于行4，讀出的結(jié)果必須是“0/2”，對于行5，這必須是“1/3”，依此類推。如果讀出其他的任何值，則必然出現(xiàn)差錯。正如以前所說過的那樣，在行之間并因而在相關(guān)的解碼器和讀出值之間存在清楚的和一一對應(yīng)的關(guān)系。
所提出的用于測試存儲器解碼器的方法可被特別有益地應(yīng)用于所有的具有長編程時間的大型非易失性存儲器，例如，通過隧道效應(yīng)編程的非易失性存儲器。
雖然本發(fā)明只在單個實施方案中進(jìn)行展示了，但本領(lǐng)域的技術(shù)人員依據(jù)上述的原理能夠容易地引入修改和變型而不偏離本發(fā)明的要點和所附的權(quán)利要求書的范圍。
權(quán)利要求
1.一種非易失性存儲器，具有用于對存儲單元尋址的一個或多個相關(guān)解碼器，特別地，一種被嵌入在集成電路中的非易失性存儲器，其特征在于·所述存儲器包括至少一行或一列被修改的非易失性存儲單元。
2.依據(jù)權(quán)利要求1的非易失性存儲器，其中·被修改的存儲單元是附加的單元，并且修改包括將R/W單元轉(zhuǎn)換成ROM單元。
3.依據(jù)權(quán)利要求1或2的非易失性存儲器，其中·利用一條公用位線將非易失性存儲單元成對地排列，并且修改包括在選擇的被修改的單元上除去或中斷所述位線。
4.依據(jù)權(quán)利要求3的非易失性存儲器，其中·位線觸點的除去或中斷得到已存儲最好是‘0’的第一固定值的ROM單元，而·具有其余位線的ROM單元被定義為已存儲最好是‘1’的第二固定值。
5.依據(jù)前面任何一項權(quán)利要求的非易失性存儲器，其中·所述非易失性存儲器包括第一數(shù)量m的行以及第二數(shù)量n＝1dm，m＝2n的附加的被修改的單元。
6.依據(jù)前面任何一項權(quán)利要求的非易失性存儲器，進(jìn)一步包括·一對解碼器，用于控制在包含被修改單元的非易失性存儲器的每個成對排列的單元上的相關(guān)門。
7.依據(jù)權(quán)利要求6的非易失性存儲器，·每個單元包括兩個串聯(lián)的晶體管，即，一個具有選擇門的選擇晶體管以及一個具有浮動門和控制門的存儲晶體管，·每對選擇晶體管被連接到一個源，·每對存儲晶體管被連接到一條公用位線，·選擇門被連接到第一解碼器，而控制門被連接到第二解碼器，其中·每個附加的ROM單元呈現(xiàn)相同的結(jié)構(gòu)，但每個第二所述附加的ROM單元使所述公用位線打開。
8.一種用于非易失性存儲器的測試方法，所述存儲器具有成對排列的單元，所述單元具有一條公用位線和用于對所述存儲器的單元尋址的至少一個解碼器，該方法包括以下步驟·提供最好通過除去位線觸點進(jìn)行修改的至少一行或列被修改的存儲單元，并對所述被修改的存儲單元進(jìn)行硬編碼，·通過將預(yù)定圖型寫入未被修改的存儲單元來對所述存儲器編程，以允許分別識別每個單行或列，所述預(yù)定圖型具體為多個‘0’和‘1’的檢驗板圖型；和·通過將一個預(yù)定選擇圖型施加到特定的所述行或列并讀取所述被修改的、硬編碼的存儲單元和至少選擇的所述未被修改的存儲單元，測試所述解碼器。
9.依據(jù)權(quán)利要求8的測試方法，所述存儲器在成對排列的存儲單元上進(jìn)一步具有第一和第二解碼器以及相關(guān)門，所述方法包括以下步驟·通過以下步驟來測試所述第一解碼器·在與所述第二解碼器相關(guān)的所有所述門上建立一個預(yù)定設(shè)置；和·在與所述第一解碼器相關(guān)的所述門上逐一建立一個預(yù)定設(shè)置，并讀取被修改的存儲單元和至少選擇的未被修改的存儲單元；以及·然后，通過以下步驟來測試所述第二解碼器·在與所述第一解碼器相關(guān)的所有所述門上建立一個預(yù)定設(shè)置；和·在與所述第二解碼器相關(guān)的所述門上逐一建立一個預(yù)定設(shè)置，并讀取被修改的存儲單元和至少選擇的未被修改的存儲單元。
10.一種用于測試權(quán)利要求7的非易失性存儲器的方法，該存儲器具有一對解碼器和成對排列的存儲器以及附加的ROM單元，該方法包括以下的通過除去選擇的位線觸點最好利用交替表示‘0’或‘1’來對所述附加的ROM單元進(jìn)行硬編碼的步驟·通過將具有多個‘0’和‘1’的預(yù)定圖型寫入所述存儲器來對所述存儲單元編程，以允許分別識別每個單行或列，其中所述預(yù)定圖型具體是檢驗板圖型；和·通過以下步驟測試第一所述解碼器·將與第二所述解碼器相關(guān)的所述存儲單元的門設(shè)置為一個預(yù)定值；和·將與所述第一解碼器相關(guān)的門逐一設(shè)置為所述預(yù)定值，并因而讀取整個存儲器的至少一部分；以及，隨后·通過以下步驟測試第二所述解碼器·將與第一所述解碼器相關(guān)的所述存儲單元的所述門設(shè)置為所述預(yù)定值；和·將與所述第二解碼器相關(guān)的所述門逐一設(shè)置為所述預(yù)定值，并讀取整個存儲器的至少一部分。
11.一種用于集成電路的測試方法，所述集成電路具有至少一個微處理器和至少一個非易失性存儲器，該存儲器擁有成對排列的單元，所述單元具有一條公用位線、用于對所述存儲器的單元尋址的至少一個相關(guān)解碼器和至少一行或列的被修改成ROM單元的存儲單元，該方法包括以下步驟·最好通過除去位線觸點將所述ROM單元修改成交替表示‘0’或‘1’；·將具有多個‘0’和‘1’的檢驗板圖型編程或?qū)懭胨龃鎯ζ?，以允許識別每個單行；·在第一讀周期中，通過選擇成對排列的存儲單元之中的第一半和讀取相關(guān)的ROM單元以及所述存儲器的至少一部分來測試第一解碼器，其中所述存儲器的至少一部分最好是所述存儲器中的第一位；和·在第二讀周期中，通過選擇成對排列的存儲單元之中的第二半和讀取相關(guān)的ROM單元以及所述存儲器的至少一部分來測試第二解碼器，從而完成測試，其中所述存儲器的至少一部分最好是所述存儲器的第一位。
全文摘要
本發(fā)明涉及一種非易失性存儲器的結(jié)構(gòu)和設(shè)計，特別涉及被嵌入或集成到集成電路(IC)中的這樣一些存儲器的結(jié)構(gòu)和設(shè)計。為了解決用于這樣的存儲器、特別是用于相關(guān)解碼器測試的過多測試時間問題，修改預(yù)定的、與存儲器規(guī)模有關(guān)數(shù)量的非易失性存儲單元，從而將這些單元轉(zhuǎn)換成具有固定內(nèi)容圖型的ROM單元。因為這些附加的ROM單元只是被修改的非易失性單元，所以它們與后者只是稍有差別。因此，它們在制造過程期間并不需要作更多的努力，并且，更為重要的是，只使用存儲器芯片或集成電路上少量的附加空間，卻對于測試卻提供很大的好處。當(dāng)使用成對的基本上對稱的非易失性存儲單元時，每對具有一條公用位線，這條位線觸點的除去或中斷可以用于將一個固定值(例如“0”)加到此對單元中，并且反過來也一樣。在測試期間，寫入和從非易失性存儲器中讀出一個簡單的并因而只需要最少時間的圖型，最好是檢驗板圖型，從而允許快速確定解碼器的正確功能，這允許只利用最少的時間來完全測試存儲器的解碼器。
文檔編號G11C29/02GK1520597SQ02812931
公開日2004年8月11日 申請日期2002年6月28日 優(yōu)先權(quán)日2001年6月29日
發(fā)明者S·加皮施, G·法卡斯, S 加皮施, ㄋ 申請人:皇家菲利浦電子有限公司