專利名稱：高存儲深度快速模擬采樣器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到具有高存儲深度和可變采樣頻率的快速模擬采樣器領(lǐng)域。
背景技術(shù)：
1992.9.1批準(zhǔn)的美國專利5,144,525公開了獲取模擬信號的一個采集系統(tǒng)，模擬信號包括在模擬總線上循環(huán)之模擬信號獲取單元的矩陣陣列。在該專利的現(xiàn)有技術(shù)水平模擬矩陣陣列的說明中，闡明了選擇陣列的一個單元通過兩個移位寄存器來寫入模擬值的情況。第一方向Y上的第一寄存器確定了寫單元的行。第二方向X上的第二寄存器確定寫單元的列。因而寫單元就處在所選定行與列的交點(diǎn)上。還闡明了現(xiàn)有技術(shù)水平下的這一陣列的最高采樣頻率是由這兩個移位寄存器其中之一的最大時鐘頻率所限定的。
為了提高對這種現(xiàn)有技術(shù)的裝置的采樣頻率，美國專利5,144,525提出了一種裝置，其包括如已眾所周知的模擬信號獲取單元16的陣列10。寫單元的行R選擇已由第一移位寄存器18在Y方向上完成。寫單元本身的列C選擇通過具有遞次輸出的延遲線22完成。
通過寫入命令，例如以“與”門24的形式裝備每個單元16，“與”門24有兩個輸入端32，34，一個接收來自行控制移位寄存器18的信號，另一個接收來自延遲線22輸出端之一的信號?！芭c”門的輸出控制一個場效應(yīng)晶體管(FET)26的柵極。當(dāng)場效應(yīng)晶體管(FET)導(dǎo)通時，來自模擬總線12的待采樣信號通過晶體管的漏-源通路流向連接在地與輸出端28之間的獲取電容器30，使得后繼讀出成為可能。
使用這種型式的裝置時，采樣頻率不再由移位寄存器的時鐘頻率限制而是由一個控制信號的延遲長度限制，此延遲長度使一個控制信號從列控制延遲線的一個輸出端傳播到另一個輸出端。在本專利的列4的上部已指出，延遲線22控制信號的傳播持續(xù)時間可能在大約500微微秒，得到的采樣頻率為千兆赫茲。
參照美國專利5 144 525的圖19在列10的10-24行說明了讀出電路的第一個實(shí)例。獲取單元16的每個輸出28都通到有行核準(zhǔn)輸入端96的緩沖級94。某一行緩沖級94之輸出列101上的電壓由多路轉(zhuǎn)接器102依次選擇，轉(zhuǎn)接器依次傳送某一當(dāng)前行的輸出，然后傳送下一行的輸出，直到完成陣列所有獲取單元16的讀出為止。
為使這種型式的裝置正常工作，重要的是，在當(dāng)前行寫入結(jié)束的瞬間進(jìn)行該行的選擇轉(zhuǎn)接。因而，當(dāng)前行的所有獲取單元寫完后，才能夠進(jìn)行到下一行。由移位寄存器18引起的、當(dāng)前行寫入結(jié)束與繼續(xù)進(jìn)行到下一行之間的不良同步，如果到下一行的通路出現(xiàn)的過早，則會導(dǎo)致當(dāng)前行結(jié)束與下一行起始之間有記錄重疊，或如果到下一行的通路出現(xiàn)過晚，則會導(dǎo)致采樣順序中出現(xiàn)間隔。
在這兩種情況當(dāng)中，由于對一定采樣系列之遞次采樣間所過去的時間的錯誤測定或由于采樣不足，信號的后繼讀出將會不正確。
這里應(yīng)當(dāng)指出，信號記錄中的這類錯誤，即使在低速率下也免不了在所記錄信號的傅里葉變換中出現(xiàn)重大錯誤。
為了調(diào)整延遲線22中的過渡時間，故可使其與從一個輸出端到下一個輸出端的通路時間完全相等，這一現(xiàn)有技術(shù)文件提供出由一系列緩沖級62所貢獻(xiàn)的延遲之調(diào)整，此一系列緩沖級62共同形成了延遲線22。在行20起始的列8說明了這種調(diào)整，其包括一個符合探測器，該探測器在一個輸入端A接收行結(jié)束信號，而在輸入端B接收發(fā)自移位寄存器18的時鐘信號。這兩個信號之間的差被轉(zhuǎn)換成電壓差，其用來調(diào)節(jié)各緩沖級62的工作電壓。
雖然有這種預(yù)防措施，但出現(xiàn)上面指出的同步缺欠也不是不可能的。還應(yīng)當(dāng)指出的是，這種型式的裝置，由于其工作原理，它產(chǎn)生很大的固有噪聲，其本身就具有大大增加所記錄信號信噪比數(shù)值的性質(zhì)。這一噪聲基本上是由于下述事實(shí)所造成的從一個獲取單元到下一個獲取單元的通路轉(zhuǎn)接是在包括此單元的整個列上完成的。
應(yīng)當(dāng)注意，為便于與本發(fā)明下述的說明進(jìn)行比較，如果移位寄存器在平行于與列相垂直的方向X上安裝的話，那么它就相當(dāng)于同樣的情況。
美國專利5,526,301也公開了一個數(shù)據(jù)采集系統(tǒng)，它包括有排列在10個行和10個列中的100個采集單元。本專利圖5的參考數(shù)字52代表獲取單元。本專利的圖2表示出各個單元52采樣起始和結(jié)束處的控制器。
結(jié)合說明來查看圖2，不用說位于第一行與第一列交點(diǎn)的單元52采樣的結(jié)束是由信號X00控制的。信號X00與信號X0等值，但時間上移位了一個延遲D00。信號X0為在移位寄存器28之第一輸出端得到的信號。信號X0穿過延遲元件D00到D09的傳播經(jīng)過圖5中示出的觸發(fā)器50依次地控制采樣遞次結(jié)束。第二列單元52的這些采樣作業(yè)也由信號X1控制，信號X1相對于信號X0有一個相當(dāng)于移位寄存器28一個時鐘周期的延遲。這種情況以這種方式持續(xù)進(jìn)行直至信號X9所對應(yīng)的第10列。采樣的開始分別由來自移位寄存器28之第十一或第十二輸出端的信號Xb或XB所控制。一列中采樣結(jié)束與下一列中采樣開始之間的同步問題在本專利中未進(jìn)行討論。還應(yīng)當(dāng)指出，由于采樣起始信號同時共同分配給多個列，采樣延遲對不同的單元52就是可變的，這就成為使被采樣信號產(chǎn)生畸變的原因之一。另外，在被采樣過程中的單元數(shù)目對時間的變化很大時，這就促成了系統(tǒng)通帶對時間的永久性變化。這些變化也是被采樣信號畸變的原因之一。

發(fā)明內(nèi)容
有關(guān)剛剛敘述過的現(xiàn)有技術(shù)水平問題，在所引文件的一個文件或另外一個文件中，本發(fā)明提供出一種記錄和讀出裝置，其具有改善的信噪比和更高的記錄一致性，對各采樣都在限定的時刻和地點(diǎn)予以記錄。
它是一種采樣頻率可變，大深度的FISO(先進(jìn)后出)裝置，其采樣頻率能夠達(dá)到或超過GHz。在這類裝置中，寫入快以便使采樣寬帶信號和讀出在放大的時標(biāo)上可靠地完成。這樣讀出時間在明顯地優(yōu)于寫入時間。
如在現(xiàn)有技術(shù)的情況一樣，獲取陣列包括排列在行和列中的單元組合。包括移位寄存器輸出信號的列寫指示字限定了寫列。本發(fā)明與上面引證的兩個專利中之一個或另一個專利所說明的現(xiàn)有技術(shù)之差別在于一個或多個特性，這一個或多個特性，按照一對一或這些不同特性的任意組合，能夠與上面引證的兩個專利中之一個或另一個專利所說明的現(xiàn)有技術(shù)結(jié)合起來。
本發(fā)明采樣器的每個寫列都裝有延遲線，延遲線至少有與矩陣陣列中行數(shù)一樣多的延遲元件。
寫列是由在移位寄存器輸出端存在的信號所限定的。該列中的寫入單元由來自與該列相關(guān)聯(lián)之延遲線的信號輸出所限定。采樣的起始和結(jié)束信號兩者均來自所說的延遲線。在這種方式中，對每個采樣來說，只有由延遲線所選出的寫列單元才能夠轉(zhuǎn)接。這就意味著只有在前一個單元的采樣開始以后，下一個單元才開始采樣。這也同樣適用于采樣的結(jié)束，只有在前一個單元的采樣結(jié)束以后，后一個單元才結(jié)束采樣。此第一個發(fā)明特征能夠使寫入噪聲降至最小，保證了在所有單元中間每個單元的采樣次數(shù)相等不變，同時保證采樣階段的單元數(shù)目恒定不變并使被采樣信號的畸變大大減小。下文中將對這個第一發(fā)明特征予以更充分的說明。
根據(jù)第二個特征，其可以與上面引證的兩個專利中之一個或另外一個專利所說明的現(xiàn)有技術(shù)相結(jié)合或與根據(jù)第一個特征所修改的現(xiàn)有技術(shù)相結(jié)合，寫入單元和讀出單元的矩陣陣列能夠折疊起來。被理解成折疊矩陣陣列的定義以及這種折疊陣列的一種實(shí)施方案將在下文中給出。
根據(jù)第三個特征，其可以與上面引證的兩個專利中之一個或另外一個專利所說明的現(xiàn)有技術(shù)相結(jié)合，或與根據(jù)第一個特性或第二個特性所修改的現(xiàn)有技術(shù)相結(jié)合，或甚至可以與現(xiàn)有技術(shù)和頭兩個特征相結(jié)合，傳送待記錄信號的模擬總線被分成為像矩陣陣列中的行數(shù)一樣多的區(qū)段，每個區(qū)段都帶有自定向放大器，自定向放大器接收待記錄的信號并使信號達(dá)到足以被記錄下的電平。
根據(jù)第四個特征，其可以單獨(dú)與上面引證的兩個專利中之一個或另外一個專利所說明的現(xiàn)有技術(shù)相結(jié)合，或與已經(jīng)引證的一個或幾個特性相結(jié)合，引入根據(jù)本發(fā)明采樣器中的矩陣陣列的每個單元包括至少兩個寫入開關(guān)。第一個寫入開關(guān)與寫入總線的熱部分相連接，第二個寫入開關(guān)則與此同一寫入總線的冷部分或返回部分相連接。連接寫入總線時，開關(guān)的啟動順序無關(guān)緊要。相反，在單元與寫入總線斷開時，根據(jù)一個重要特性，使單元與寫入總線的冷部或返回部相連接的開關(guān)必須先啟動。為使這一條件得到滿足，這一開關(guān)的控制端在第二開關(guān)接收到其自身的斷開信號的短時間之前，接收到斷開信號就足夠了，此第二開關(guān)將所說單元與寫入總線的熱部相連接。例如，如果把寫入總線的冷部接地，那么其對所記錄的關(guān)于采樣值的數(shù)值就沒有影響。
最后，根據(jù)第五個特征，記錄器為差動記錄器。它包括第一總線。其輸入端與第一信號源相連接，第一信號源提供第一極性的待記錄信號，還包括第二總線，其輸入端與第二信號源相連接，第二信號源提供與第一極性相反的第二極性待記錄信號。將兩個總線分開以便形成區(qū)段。單元的矩陣組成為依次相連的行對。某一對的第一行與第一總線的一個區(qū)段相連接；其第二行與第二總線的一個區(qū)段相連接。由于行對的行是依次相連的，故屬于同一列的行對的單元采樣瞬間幾乎可能是同時的。
下文中說明的這一第五個特征，像在各其他四種情況中的情況一樣，可以與上面引證的兩個專利中之一個或另外一個專利所說明的現(xiàn)有技術(shù)相結(jié)合，或者與由四個其他特性中之一個或多個特性所改進(jìn)的現(xiàn)有技術(shù)相結(jié)合。
在本發(fā)明的采樣器中，列的選擇決定了第一個寫入單元的選擇，例如，位于所說的選擇列和第一行中的單元。在所說列的第一個單元中能進(jìn)行寫入操作，因?yàn)閭魉痛涗浶盘柕膶懭肟偩€是由開和關(guān)受控的開關(guān)來連接的。這個第一開關(guān)的控制是利用在列選擇移位寄存器輸出端的信號實(shí)施的。這個控制信號由延遲線傳輸?shù)较乱粚懭胄械膶戦_關(guān)，直至到達(dá)矩陣陣列記錄行的最后一行為止。因此，矩陣陣列的每一列都有一個延遲線，延遲線包括有與矩陣陣列行數(shù)一樣多的輸出端。延遲線的輸出信號控制一單個單元的選擇并且只對這一單元引起采樣獲取起始轉(zhuǎn)接或獲取結(jié)束轉(zhuǎn)接。因而，防止了重復(fù)率高、頻譜寬的轉(zhuǎn)接噪聲擴(kuò)散到所有矩陣陣列并干擾待記錄的信號。此外，根據(jù)信號產(chǎn)生本身的原理，使人們相信，當(dāng)前單元的采樣瞬間只在先前單元采樣瞬間之后發(fā)生，因?yàn)榭刹蓸拥膯卧嬖谟形ㄒ恍浴?br> 總之，本發(fā)明涉及到記錄與信號相對應(yīng)之模擬數(shù)據(jù)的采樣器，其包括如在現(xiàn)有技術(shù)中所說明的-至少一個傳送待記錄信號的模擬總線；-排列在行和列中的獲取和記錄單元的矩陣陣列，每個單元有與至少一個模擬總線連接的至少一個模擬輸入以及至少一個數(shù)字輸入，每列都有一個列輸入端與該列各單元的一個數(shù)字輸入端相連接；-寫入移位寄存器，其輸入端用來接收時鐘信號以及多個移位輸出，這些移位輸出接至矩陣陣列的列輸入端。
對每一列而言，采樣器包括一個相關(guān)聯(lián)的延遲線，其具有延遲線的一個輸入端以及數(shù)量上等于或大于矩陣陣列行數(shù)的移位串行輸出端，延遲線的輸入端為列輸入端，列輸入端通過所說的延遲線與該列各單元的數(shù)字輸入端中之一個輸入相連接，每個延遲線由一系列基本延遲構(gòu)成，第一延遲與第一行之一個單元的數(shù)字輸入端相連接，每個后繼基本延遲都一對一地與后繼行中其中一行之一個單元的數(shù)字輸入相連接，最后一個基本延遲與最后一行之一個單元的數(shù)字輸入相連接，所說的采樣器的特征在于，所說的與該延遲線基本延遲之一一對一連接的一個單元的數(shù)字輸入端依次為該單元采樣操作之開始和結(jié)束的控制命令輸入。
這樣，在延遲線輸出與獲取和記錄單元輸入之間就存在一對一的對應(yīng)關(guān)系。
根據(jù)該第一實(shí)施方式的另一可供選擇的重要實(shí)施方案，采樣器至少對與某一列相關(guān)的延遲線或?qū)δ骋桓郊友舆t線而言，其包括從該延遲線第一輸入端上接收信號和從第二輸入端上接收參考信號的相位比較器，所說的相位比較器的至少一個輸出端連接至供給泵，供給泵的一個輸出端連接到控制各基本延遲的調(diào)節(jié)電壓上。這一特性保證某一列之最后一個單元以及下一列之第一個單元的采樣操作的起始和結(jié)束以與同一列中各單元同樣的方式依次相連。
如在下文中將會看到的那樣，在一優(yōu)選實(shí)施方案中，待記錄的模擬信號是利用傳送輸入信號正端Vin+的總線和傳送輸入信號負(fù)端Vin-的總線以差分的方式給出。
還將看到，每個單元的數(shù)字式寫輸入端在數(shù)量上可能是兩個一個采樣輸入端和一個確認(rèn)輸入端。
根據(jù)第二個特征，本發(fā)明涉及到與信號相對應(yīng)之模擬數(shù)據(jù)的記錄采樣器，如在由上面引證的兩個專利中之一個或另外一個專利所代表的現(xiàn)有技術(shù)中那樣，其包括-至少一個傳送待記錄信號的模擬總線；-排列在行和列中的獲取與記錄單元的矩陣陣列，所說的每個單元有至少一個模擬輸入端，其與至少一個模擬總線以及它的至少一個數(shù)字輸入端相連接，所說的每一列有一個列輸入端，它與該列每一單元的一個數(shù)字輸入端相連接；-寫入移位寄存器，其有一個輸入端用來接收時鐘信號，以及多個移位輸出端，這些移位輸出端接至矩陣陣列的各個列輸入端。
根據(jù)改進(jìn)現(xiàn)有技術(shù)的第二個特性，采樣器的特征在于，記錄單元的矩陣陣列在其自身上折疊起來，使寫入移位寄存器包括一個180°彎道，進(jìn)而構(gòu)成了位于彎道之前的輸出部分和位于彎道之后的返回部分，位于返回部分上的寫入移位寄存器輸出端所連接的列被插在位于輸出部分上的寫入移位寄存器輸出端所連接的列之間。
根據(jù)第三個特性，本發(fā)明涉及到與信號相對應(yīng)之模擬數(shù)據(jù)的記錄裝置，其包括-至少一個傳送待記錄信號的模擬總線；-排列在行和列中的獲取與記錄單元的矩陣陣列，每個單元有與至少一個模擬總線相連接的至少一個模擬輸入以及至少一個數(shù)字輸入，每列都有一個列輸入端與該列各單元的一個數(shù)字輸入端相連接；-寫入移位寄存器，其有一個輸入端用來接收時鐘信號，以及與矩陣陣列之列輸入端相連接的多個移位輸出端。
采樣器的特征在于，將模擬輸入總線分開以給出一些區(qū)段，每個區(qū)段對應(yīng)于矩陣陣列的一行，這些區(qū)段的每個區(qū)段最好帶有一個自定向放大器。
根據(jù)第四個特性，本發(fā)明涉及到與信號相對應(yīng)之模擬數(shù)據(jù)的記錄采樣器，其包括-至少一個傳送待記錄信號的模擬總線；-排列在行和列中的獲取與記錄單元的矩陣陣列，每個單元有與至少一個模擬總線連接的至少一個模擬輸入和至少一個數(shù)字輸入，每列都有一個列輸入端與該列各單元的一個數(shù)字輸入端相連接，陣列的每個單元包括一個電容器，電容器有兩個端子第一端和第二端，第一端通過第一開關(guān)連接，第一開關(guān)可由總線區(qū)段中的一個區(qū)段控制。
采樣器的特征在于，第二端通過可控的第二開關(guān)連接到恒定電位的總線返回部分，每個單元的第二開關(guān)有延遲器上行連接的一個控制輸入端，其控制第一開關(guān)的開啟使得第二開關(guān)總是在第一開關(guān)之前開啟。
根據(jù)本發(fā)明的第五個特征，根據(jù)現(xiàn)有技術(shù)的與信號相對應(yīng)之模擬數(shù)據(jù)的記錄采樣器，此現(xiàn)有技術(shù)是由上面引證的兩個專利中之一個或另外一個專利所代表的現(xiàn)有技術(shù)或結(jié)合上面引證的本發(fā)明特性之一個或多個特性所說明的現(xiàn)有技術(shù)，采樣器的特征在于，它包括兩個模擬輸入總線，第一個總線用來與第一極性待采樣信號的信號源相連接，第二個總線用來與第一個極性反向器相連接，極性反向器接收待采樣信號并給出一個與第一極性相反的第二極性待采樣信號，將兩個輸入模擬總線分開以給出一些區(qū)段，每個區(qū)段對應(yīng)于矩陣陣列的一行，這些行排列在依次相連的行對中，每一行對包括矩陣陣列的一個奇數(shù)排序行和矩陣陣列的一個偶數(shù)排序行，一個對的行有依次相連的排序，奇數(shù)排序的每一行其單元與傳送第一極性信號的總線的一個區(qū)段相連接，偶數(shù)排序的每一行其單元與傳送第二極性信號的總線的一個區(qū)段相連接。
最好每個區(qū)段都帶有一個自定向放大器。
最后，本發(fā)明還涉及到一種方法，它用來獲取本應(yīng)用結(jié)尾處存在的、在下面該項(xiàng)權(quán)利要求中提到的一些模擬采樣。


參照附圖閱讀以下將要給出的實(shí)施方案及可供選擇方案的舉例說明，本發(fā)明的其它特征和優(yōu)點(diǎn)將會變得顯而易見，其中-圖1是本發(fā)明根據(jù)其第一個特征的最通用實(shí)施方案的圖示；-圖2是矩陣陣列中陣列折疊時列的實(shí)際排列方法的圖示；-圖3是本發(fā)明一種實(shí)施方案的第一個實(shí)例；-圖4是本發(fā)明一種實(shí)施方案的第二個實(shí)例，其特別示出了具有第三特征的一實(shí)施方案，在此方案中行數(shù)與兩個依次相連的行相等；一行記錄待記錄信號的極性，另一行記錄反向的極性；-圖5是根據(jù)本發(fā)明第四實(shí)施方案的記錄單元典型實(shí)施方案的圖示；-圖6是單元中開關(guān)器典型實(shí)現(xiàn)方案的圖示，該開關(guān)器用來確認(rèn)該單元并將該單元轉(zhuǎn)接到待記錄數(shù)據(jù)的總線上。此圖包括部分A，其代表第一個實(shí)例，以及部分B，其代表第二個實(shí)例；-圖7包括部分A、B和C。部分A是延遲線的圖示。部分B和C表示出信號的形狀；-圖8是控制延遲線延遲的電路示；此外，附在本說明上有一表格，其表示出行確認(rèn)字的數(shù)值。
具體實(shí)施方案圖1概括地示出根據(jù)本發(fā)明的記錄裝置1。這一裝置包括單元2的一個矩陣陣列10，單元2最好由數(shù)目為偶數(shù)L的行和數(shù)目為C的列組成，每一行用13表示，每一列用12表示。因而，單元2的數(shù)量為L×C。每個單元2有一個模擬輸入端3接至模擬總線5。為使圖簡化起見，圖1中只表示出最后一行單元與總線5的連接。列寫入移位寄存器6有一個輸入端7接至供給所謂主頻率FP信號的時鐘信號源(未示出)。此移位寄存器6有串行輸出端8。寫入寄存器6的每個輸出端8與延遲線9的一個輸入端8′相連接。延遲線9有數(shù)量為L或2L的串行輸出端11，其至少等于單元2之矩陣陣列10的行數(shù)。在圖1中，為使圖簡化起見，表示出了一個單個的延遲線9，但必須了解，類似的延遲線9都與單元2之矩陣陣列的每一列相關(guān)聯(lián)，這樣總共就有至少C個延遲線9。下文中將會看到，在其中一個實(shí)施方案中可能存在一個附加延遲線，其專門用于這組延遲線的過渡時間控制。所有單元2都是相似的。因?yàn)閷D示使用了簡化，只表示出了位于單元2矩陣陣列左下角的單元2，其數(shù)字控制輸入端11-1接至延遲線9的輸出端11，其模擬輸入端3接至總線5。但是必須了解，同樣的道理適用于所有的單元2。為了說明各單元2的詳細(xì)情況，位于單元2矩陣陣列左下角的單元2以相對于其它單元以放大的比例示出。
每個單元2都包括第一開關(guān)器，其用一個第一可控開關(guān)21表示和一個積累電容器22，該電容器有一端與開關(guān)21相連接。開關(guān)21的另一端與模擬總線5連接。用箭頭表示的開關(guān)21的控制端23與單元2的數(shù)字輸入端11-1連接。
工作情況如下例如，經(jīng)寄存器6之輸入端7引入的持續(xù)時間等于1/FP的列寫入指示字在有C個輸出端8的所述移位寄存器6中以頻率FP傳播。這一寄存器的每個輸出端8的輸出信號都與包括L個延遲的延遲線9相連接，每個延遲的持續(xù)時間為1/(L×FP)。每個延遲的輸出信號包括寫開關(guān)21的控制信號23，其在矩陣陣列電容器22中的一個電容器22中。因而，從列j的延遲i中發(fā)出的信號能夠記錄在位于行i和列j交點(diǎn)之存儲器單元2i，j中的模擬信號采樣數(shù)值。i和j分別為1與L和1與C之間的數(shù)字。
這樣，裝置1就能夠進(jìn)行虛擬周期為1/(L×FP)的模擬信號的采集，虛擬周期1/(L+FP)對應(yīng)的最大采樣頻率Féch＝L×FP。如果延遲線9依次相連的輸出端11之間的每個單個延遲為，例如，約毫微秒，那么利用50MHz下的時鐘信號FP也能夠得到數(shù)量級為GHz的采樣頻率。
根據(jù)本發(fā)明能降低采樣頻率的一種可選的有利特征，器件能夠確認(rèn)或禁止一行中所有單個延遲的寫命令輸出。如果禁止是有規(guī)律的，例如兩行取一行，或三行取兩行，那么相應(yīng)的采樣頻率Fet將分別除以2或3。采樣頻率還可以用一個小數(shù)字m來除。由于稍后在說明中將予以解釋的原因，最好是，采樣頻率的除數(shù)m也是行數(shù)L的整數(shù)除數(shù)。因此，建議選擇有大量整數(shù)除數(shù)的數(shù)字L，例如L＝20，它可以被1，2，4，5和10整除。
上文中結(jié)合圖1已說明的實(shí)施方案具有如下優(yōu)點(diǎn)-電路中沒有大于FP的頻率信號，即使采樣頻率大于FP時也是如此；這一特性能夠-限制由數(shù)字控制的模擬信號的干擾；-減小耗散的功率。
根據(jù)一種實(shí)施方案，其用圖解示于圖2，用來防止因邊緣效應(yīng)，特別是因與傳播次數(shù)相關(guān)的那些邊緣效應(yīng)而造成的不連續(xù)性，記錄單元2的矩陣陣列10本身被折疊起來。移位寄存器(6)包括一個180°的彎道63，進(jìn)而形成了位于彎道之前的輸出部分61和位于彎道之后的返回部分62。列12及其與位于返回部分62上之寫入移位寄存器6的輸出端8相連接的相關(guān)延遲線9被插在列12及其與位于輸出部分61中之寫入移位寄存器(6)的輸出端8相連接的相關(guān)延遲線9之間。
最初在列寫寄存器6第一部分61上的寫指示字從左至右走直到180°彎道63。此第一部分61的輸出端8都連接到列12，例如實(shí)際上為偶數(shù)排序的列12的第一部分上。本實(shí)例中，在寄存器排序?yàn)镃/2列，實(shí)際上相當(dāng)于矩陣陣列倒數(shù)第二列中的入口處，指示字將傳到實(shí)際上為奇數(shù)排序的下一個列12。寫指示字然后將通過實(shí)際上為奇數(shù)排序的所有列返回到左邊。圖2中，用一條從左到右然后再從右到左的水平線圖示出了移位寄存器6。用具有奇數(shù)或偶數(shù)排序的垂直線代表包括一個延遲線9和L個單元2的各個列12。實(shí)際上為偶數(shù)排序2，4，6，…C/2的第一列以及實(shí)際為奇數(shù)排序(C/2+1)的列，從左至右都在移位寄存器6的通路61上。實(shí)際上為奇數(shù)排列(C/2-1)，(C/2-3)，…3，1的最后的列12從右到左都在移位寄存器6的通路62上。圖2中，列排序用羅馬數(shù)字表示，以便使其與阿拉伯?dāng)?shù)字表示的其他參考符號相區(qū)別。實(shí)際為奇數(shù)排序的每個列12，第一列或最后一列可能除外，就位于偶數(shù)排序的兩列之間。記錄過程中列12的通路方向與在偶數(shù)排序增加的方向然后再在奇數(shù)排序減小的方向上這些列的實(shí)際配置相一致。
現(xiàn)將參照圖3和圖4對矩陣陣列10的幾個特點(diǎn)予以說明，如上面剛剛說明的那樣，每個圖都表示一個折疊的矩陣陣列10，但在圖3和圖4的圖示中，為使圖簡化起見，表示出的是未折疊的陣列10。
在圖3和4中所示的實(shí)施方案中，模擬輸入總線5分成為與矩陣陣列10的行13數(shù)目一樣多的區(qū)段51、52…、5L?？偩€5及其區(qū)段包括寫入總線5a和返回寫入總線5b，返回寫入總線5b包括參考電壓。寫信號的返回總線5b一起直接接到輸入信號的參考輸入端5c上。
在圖3和4所示的實(shí)例中，模擬總線之區(qū)段51，52，…5L中的每個區(qū)段都包括一個自定向放大器14(以下稱為寫放大器)，其輸入端接收待采樣的模擬信號，其輸出端置于每個區(qū)段的上行方使得單元2來接收在自定向放大器14的輸出端放大的信號。因此，模擬信號自其進(jìn)入電路的時被緩沖了L，或在圖4情況下被緩沖了2L，每個寬帶自定向放大器都驅(qū)動上寫入總線一個區(qū)段，它與C個存儲器單元2相連接。這些放大器14對通帶與信號上升時間具有極好的配對作用。
這一實(shí)施方案具有如下優(yōu)點(diǎn)-允許各單元的電容器22在該單元經(jīng)開關(guān)21到總線5的整個連接時間內(nèi)通過放大器14的任何放電和充電，這個連接時間可能，例如，長達(dá)1/FP；-模擬總線5的L個區(qū)段中之每個區(qū)段都在最大速率FP下被采樣；-對在各區(qū)段電平下處理模擬輸入的放大器緩沖的限制可以放寬；-因在寫入總線上采樣所產(chǎn)生的干擾的持續(xù)時間幾乎可以像供給速率為FP之信號的標(biāo)準(zhǔn)時鐘周期一樣長；-能夠獲得高信噪比，低畸變的記錄信號，以及高動態(tài)特性。
所以，在寫控制信號沿著與列12相關(guān)聯(lián)的延遲線9的通路時間等于列寫信號從寫入移位寄存器6的輸出端8到緊下一個輸出端的過渡時間時，對延遲線9就進(jìn)行了行進(jìn)中的控制。如圖4中所示，對陣列10的C個列中的第一列都可以有延遲控制器。為此，各個延遲線9都包括一個相位比較器16的組件和供給泵，從而能夠調(diào)節(jié)基本延遲的極化電壓，這些基本延遲一起構(gòu)成一個延遲線9。
也可以只對陣列之C個列中的一列提供延遲控制器。在此情況下，其中控制在用作參考列的一個單個列上實(shí)施，最好是如圖3所示有一個附加延遲線91。
利用一單個延遲線來控制各其他延遲線的這種實(shí)施方案更適合于單元數(shù)低，特別是每列單元數(shù)低的矩陣陣列，且其中采樣頻率也低。
延遲線9傳輸時間調(diào)節(jié)器的更詳細(xì)結(jié)構(gòu)和功能在下面將予以說明。
在上文已經(jīng)看到，通過掩蔽矩陣陣列10之行13的所有行13或部分行13，在一定程度上能夠調(diào)整采樣頻率。當(dāng)實(shí)現(xiàn)這種掩蔽功能，每個單元2都有至少一個用于確認(rèn)的數(shù)字輸入端11-2，其從圖3和4所示的數(shù)字確認(rèn)寄存器15接收確認(rèn)命令。在圖3和4所示的實(shí)例中，實(shí)際上有兩個確認(rèn)寄存器15-1和15-2，從而能夠?qū)σ恍械膯卧?進(jìn)行雙重確認(rèn)。確認(rèn)寄存器與確認(rèn)字生成器(未示出)相連接。確認(rèn)寄存器連同行單元2的結(jié)構(gòu)和功能在下文說明，同時建議要有兩個寄存器15-1和15-2來完成雙重求值。
在圖4所示的優(yōu)選實(shí)施方案中，待記錄的信號以根據(jù)本發(fā)明裝置上行線本身所熟知的方式進(jìn)行處理，以便得到雙極信號。信號的各極性Vin+和Vin-分開記錄，所以每個極性的L×C個采樣的記錄要求的行數(shù)就等于2L。
如圖4所示可任選地，能夠使寫入移位寄存器開啟進(jìn)入寫寄存器6以及參考寄存器40。兩個寄存器6，40相同，都接收同樣的時鐘信號。在控制延遲線9傳輸持續(xù)時間的寫入時間，使用參考寄存器40。
對一起構(gòu)成矩陣陣列10的元件結(jié)構(gòu)和功能，現(xiàn)將予以說明。
參照圖5至圖7，現(xiàn)將說明存儲器單元2的結(jié)構(gòu)和功能。
參看圖5，每個單元2包括代表模擬輸入幅度的電壓之儲存電容器22。電容器22有兩個端22a和22b。第一開關(guān)器21由兩部分組成，即兩個開關(guān)21a和21b。端22a通過第一個寫入開關(guān)器21的第一部分21a連接到模擬總線5的上部5a。固定的連接在總線5a上的第一開關(guān)器21的第一部分21a的部件構(gòu)成了單元2的第一模擬輸入端3a。端22a還通過第一個讀開關(guān)25a接到模擬讀出總線4的上部4a。端22b通過第一個寫入開關(guān)器21的第二部分21b連接到模擬總線5的下部5b。開關(guān)21b固定連接在總線5b上的部件構(gòu)成了單元2的第二模擬輸入端3b。端22b還通過第二個寫開關(guān)25b接到模擬讀出總線4的下部4b。開關(guān)21a，21b，以及25a，25b一起分別組成了寫入開關(guān)器21和讀開關(guān)器25。各開關(guān)器21，25分別由控制器23，26控制開啟與關(guān)閉?？刂破?3，26分別由控制器23a，23b和26a，26b組成，在這一級其也由箭頭23a，23b和26a，26b代表，分別控制開關(guān)21a，21b和25a，25b。
上文中已經(jīng)表明，在寫入隨著所要求的采樣頻率變化時可以確認(rèn)每一行或也可以不確認(rèn)每一行。在第一實(shí)施方案中，總線5與電容器22端之間的連接包括一個第二開關(guān)器27，其包括分別與開關(guān)21a和21b串聯(lián)設(shè)置的開關(guān)27a，27b。在此第一實(shí)施方案中，開關(guān)器21，例如，處于開啟或關(guān)閉是無關(guān)緊要的，信號將不會到達(dá)電容器22，如果開關(guān)器27也不關(guān)閉的話。在第二實(shí)施方案中，行的確認(rèn)或禁止是由下述事實(shí)轉(zhuǎn)換的如果行被確認(rèn)，則開關(guān)控制器能夠關(guān)閉開關(guān)器21。在此第二實(shí)施方案中，確認(rèn)是由所接入的邏輯電路來保證的，該邏輯電路接收確認(rèn)控制和寫命令，并且只在這兩個控制，即確認(rèn)和寫命令，存在時才把關(guān)閉信號傳送至開關(guān)器21。
對每個單元2電平上用于控制和確認(rèn)的寫入開關(guān)器的兩個典型實(shí)施方案將結(jié)合圖6予以說明。第一個實(shí)例相當(dāng)?shù)那闆r是，與開關(guān)器21串聯(lián)的開關(guān)器27為圖6中部分A的內(nèi)容，第二個實(shí)例的情況是，開關(guān)器21為圖6中部分B的內(nèi)容。
寫入開關(guān)器包括-基于CMOS晶體管的上寫開關(guān)21a，其包括通過源-漏通路并聯(lián)連接的PMOS晶體管和NMOS晶體管；-基于NMOS晶體管的下寫開關(guān)21b。
在圖6部分A所示的第一實(shí)施方案中，兩個CMOS開關(guān)串聯(lián)設(shè)置在上寫入總線5a與電容器22的端22a之間，第一個開關(guān)21a構(gòu)成第一開關(guān)器的第一部分，第二個開關(guān)27a構(gòu)成第二開關(guān)器的一部分。
第二個CMOS開關(guān)27a包括NMOS晶體管SEHAN和PMOS晶體管SEHAP，NMOS晶體管SEHAN由加在該晶體管SEHAN柵極上的確認(rèn)信號enw(允許寫)控制，PMOS晶體管SEHAP由加在該晶體管SEHAP柵極上極性與enw信號相反的enw*確認(rèn)信號控制。晶體管SEHAN和SEHAP并聯(lián)放置。
CMOS開關(guān)21a包括NMOS晶體管SEHBN和PMOS晶體管SEHBP，NMOS晶體管SEHBN由加在該晶體管SEHBN柵極上的寫信號wi控制，寫信號wi通過第一極性反向器28由信號wi*反向而獲得，PMOS晶體管SEHBP由加在該晶體管SEHBP柵極上的信號wp控制，信號wp通過第二個極性反向器28對信號wp*的極性反向而獲得。晶體管SEHBN和SEHBP并聯(lián)放置。
開關(guān)21b，27b各包括一個NMOS晶體管。第一開關(guān)器21的第二個開關(guān)21b由加在其柵極上的寫信號wi控制。第二開關(guān)器27的第二個開關(guān)27b由確認(rèn)信號enw控制。兩個開關(guān)21b和27b串聯(lián)置于下總線5b與電容器22第二端22b之間。
在圖6部分B所示的開關(guān)控制器和確認(rèn)控制的第二實(shí)施方案中，開關(guān)21a的構(gòu)成如對圖6部分A所說明的情況。開關(guān)21a包括并聯(lián)的兩個晶體管一個NMOS晶體管SEHN和一個PMOS晶體管SEHP，兩者并聯(lián)連接在上總線5a與電容器22第一端22a之間。開關(guān)21b由接在電容器22第二端22b與下總線5b之間的晶體管組成。晶體管SEHN的柵極通過極性反向器29接收反向“與”門24a的輸出，反向“與”門24a在第一輸入端上接收信號wp并在第二輸入端上接收確認(rèn)信號enw。晶體管SEHP的門直接從反向“與”門24a接收其輸出。構(gòu)成開關(guān)21b的晶體管21b的柵極從反向“與”門24b接收信號，反向“與”門24b的一個輸入端接收極性與信號enw相反的信號enw*，其另一輸入端接收由寫信號wi構(gòu)成的wi*。
信號wi，wi*，wp，wp*為有選擇地通過極性反向裝置來自延遲線9的寫信號。信號enw，enw*為來自確認(rèn)寄存器的確認(rèn)信號，確信寄存器在下文中說明。剛才已提到的所有信號都是加在單元2數(shù)字輸入端的邏輯信號。
在圖6部分A所示的實(shí)例中，單元2的寫數(shù)字輸入由加在構(gòu)成開關(guān)21a的兩個晶體管柵極上和加在晶體管21b柵極上的控制信號所組成；即，總共有三個寫數(shù)字輸入。寫確認(rèn)輸入由加在構(gòu)成開關(guān)27a的晶體管柵極上和加在構(gòu)成開關(guān)27b的晶體管柵極上的控制信號所組成；即，總共有三個確認(rèn)數(shù)字輸入。
在圖6部分B所示的實(shí)例中，單元2的寫數(shù)字輸入由加在門24a輸入端和加在門24b輸入端的控制信號所組成；即，總共有兩個寫數(shù)字輸入。確認(rèn)輸入由加在門24a和24b中每個門另一輸入端上的控制信號所組成。
現(xiàn)將結(jié)合圖7討論只寫階段的操作。下文中，假定對單元所屬的行進(jìn)行確認(rèn)，這樣寫就只由開關(guān)21a和21b的位置所確定。
了解寫順序表所必須的元件示于圖7部分A。
在本實(shí)例中，產(chǎn)生寫控制信號的系統(tǒng)包括-寫入移位寄存器6，其包括相應(yīng)于列12中每個列12的C個輸出端8；-圖3和4中用17表示的C個格式化塊；-C個數(shù)字延遲線9，每個延遲線9包括至少與行數(shù)目相等的若干個輸出端，即，至少L個輸出端(圖3)和2L個輸出端(圖4)。
圖7部分A中只示出這些延遲線9中的一個延遲線9。延遲線是由L或2L個基本延遲92組成。在一種有利的實(shí)施方案中，每個基本延遲92包括串聯(lián)排列的兩個半基本延遲93，94。圖7部分A中這一實(shí)施方案只示出延遲92中的一個延遲92。
在圖7部分A所示的實(shí)例中，每個延遲92包括兩個半基本延遲93，94，延遲線的輸出端數(shù)目是成倍數(shù)的，例如在所示情況下，其為基本延遲92數(shù)目的兩倍。在此具體的典型實(shí)施方案中，半延遲中的每個半延遲都包括一個反向器。因此，在半延遲92輸入端出現(xiàn)的信號wp在通路進(jìn)入半延遲93之后將有一個已轉(zhuǎn)換的信號wi*，而在通路進(jìn)入半延遲94之后，其將再有一個信號wp。信號wi和wp為邏輯信號。寫列移位寄存器6由主時鐘定時在主時鐘頻率FP。電路1初始化時，其第一單元置1(預(yù)置)，所有其他單元置0(復(fù)位)。延續(xù)1/FP、被稱為列指示字的一個單個脈沖沿寄存器以每周期為1/FP一個輸出的速率傳播。
在經(jīng)過(C-1)個時鐘通路之后，脈沖到達(dá)寄存器6的最后一個單元。在下一個時鐘通路，在第一個寄存器單元中將產(chǎn)生一個新的脈沖。這樣，可以預(yù)見兩個解決辦法-或是使寄存器輸出反饋到輸入端；-或是在先前初始化時觸發(fā)的計(jì)數(shù)器計(jì)算出C個時鐘通路時使寄存器進(jìn)行新的再初始化。
實(shí)現(xiàn)這些功能的器件及其連接在本質(zhì)上是已知的，但并未說明，因?yàn)樗鼈儾辉诒景l(fā)明的范圍。
發(fā)自寄存器C個單元的各個脈沖然后進(jìn)行格式化，尤其要將其設(shè)置在獲取周期*t0持續(xù)時間所要求的持續(xù)時間，在此持續(xù)時間中電容器22同時接至上總線5a和下總線5b。這種格式化在每個格式化塊17中進(jìn)行，例如通過離開寄存器6之信號的邏輯“與”或“或”以及該同一信號來完成，信號的上升或下降邊沿被延遲使之在所要求的持續(xù)時間到達(dá)。
在各格式化塊17的輸出端，將信號發(fā)送進(jìn)延遲線9，延遲線9包括圖3和4分鐘所示實(shí)例中的L個基本延遲92。
這些信號來自共同構(gòu)成延遲線9的各基本延遲92，信號包括開關(guān)21和27的關(guān)閉和開啟控制信號。
發(fā)自格式化塊17的信號具有圖7部分B所示的形狀。這些信號為持續(xù)時間為t0的方波信號。信號包括前沿，構(gòu)成高邏輯態(tài)的恒定部分，以及引向低邏輯態(tài)的后沿。在延遲線9基本延遲92的每個輸出端95，信號的形狀和持續(xù)時間均相同，但依次相連之輸出端95的前沿和后沿卻相互移位了一個基本延遲92的持續(xù)時間，這樣這些信號邊沿的第一和最后一條線相對于穿過移位寄存器6之信號的前沿就呈遞增移位。圖7部分B中示出了在依次相連輸出端95處這些信號中的三個信號。在最簡單的實(shí)施方案中，人們可以設(shè)想，開關(guān)21a和21b中的每個開關(guān)都包括一個晶體管，其導(dǎo)通狀態(tài)由各輸出端95處所存在信號的高邏輯態(tài)來控制。
這樣一種實(shí)施方案的優(yōu)點(diǎn)是簡單。但是在閱看一優(yōu)選實(shí)施方案的下述說明時，其缺點(diǎn)就變得顯而易見了。
在這種優(yōu)選實(shí)施方案中，每個基本延遲92都由串聯(lián)排列的兩個半基本延遲92和94構(gòu)成。其優(yōu)點(diǎn)是，每個延遲都包括一個反向器。位于兩個半基本延遲93與94之間的中間輸出端96處的信號具有圖7部分B中所示信號的形狀和持續(xù)時間，但在構(gòu)成一個基本延遲線的兩個中間半延遲92，94之間中間輸出端96處的信號卻具有相反的極性。這些信號相對于移位寄存器6之信號的前沿位移了奇數(shù)個半延遲，而不是移位整數(shù)延遲。輸出端95處的信號其本身相對于第一個信號移位了一個半延遲，且極性相反。兩個信號的一種這樣的組合示于圖7部分C。輸出端96的信號稱為wi*。輸出端95的信號稱為wp。
現(xiàn)將對利用如圖6部分A所示開關(guān)21a和21b的采樣寫順序表予以說明。
輸出96通過反向器28分別接在構(gòu)成開關(guān)21a一部分的NMOS晶體管柵極的輸入端以及晶體管21b的柵極上。在信號wi通過高邏輯態(tài)時，這兩個晶體管導(dǎo)通，使電容器22連接在總線5a和5b之間。在從移位寄存器6所發(fā)出信號的后沿之后出現(xiàn)關(guān)閉的瞬間，在此瞬間，其相對于這一后沿的延遲是各列的寫入移位寄存器6與單元2之間的基本延遲數(shù)目的函數(shù)。延遲數(shù)目相當(dāng)于半延遲關(guān)閉時的行數(shù)。開關(guān)21a和21b同時關(guān)閉，并且在相當(dāng)于信號wi持續(xù)時間的周期to內(nèi)同時保持關(guān)閉。在周期t0期間，電容器22兩端的電壓跟隨兩個寫入總線5a與5b之間的電壓差。這是一個獲取相位，在此相位期間，在電容器22端之間設(shè)定電壓，且其跟隨待記錄信號的波動。參照圖6部分A將會注意到，構(gòu)成開關(guān)21a的晶體管之一，例如NMOS晶體管導(dǎo)通使開關(guān)21a關(guān)閉就足夠了。構(gòu)成開關(guān)21a的第二個晶體管-PMOS晶體管，在信號wp進(jìn)入反向的高邏輯態(tài)時將受控導(dǎo)通。這就是說在構(gòu)成開關(guān)21a一部分的NMOS晶體管本身已導(dǎo)通后的半個基本延遲時，這個晶體管將成為導(dǎo)通的。類似地，在構(gòu)成開關(guān)21a一部分的NMOS晶體管本身變成不導(dǎo)通之后的半個延遲時，這個晶體管將變成不導(dǎo)通的。這樣這個晶體管在構(gòu)成開關(guān)21a一部分的NMOS晶體管以及開關(guān)21b分別開啟時將再次導(dǎo)通。這就是說開關(guān)21b在開關(guān)21a之前開啟。因而，正是開關(guān)21b控制了總線5上信號的采樣時間，因?yàn)橐坏╇娙萜?2的一端斷開時其充電就停止。電容器22兩端上的電壓就記憶了這兩個寫入總線的電壓差。
因?yàn)閷?shí)際采樣是由與電壓恒定的總線5b相連接的開關(guān)21b進(jìn)行的，故采樣的時刻以及由開關(guān)所注入的電荷都與所記憶模擬信號的幅度無關(guān)。
這一實(shí)施方案的另一優(yōu)點(diǎn)是一個NMOS晶體管與一個PMOS晶體管并聯(lián)以獲得開關(guān)21a。由于這種組合，開關(guān)21a的阻抗在很大程度上就與待記錄信號的數(shù)值無關(guān)，這就使記錄的畸變變小。
因而，根據(jù)已說明的實(shí)施方案，每個單元2的第二開關(guān)21b，其控制輸入端就連接到延遲線9位于基本延遲或半基本延遲輸出上行線中的基本延遲92或半基本延遲93，第一開關(guān)21a的控制輸入端也與其相連接。
圖6部分B所示第二實(shí)施方案中開關(guān)工作的順序表基于同樣的原則開關(guān)21b在開關(guān)21a之前的半個延遲關(guān)閉和開放，其中兩個NMOS和PMOS部件同時啟動。
但是，為易于硅注入，根據(jù)所述第二實(shí)施方案的組件最好與圖4所示的差動記錄方式相結(jié)合。將會注意到，在這種差動實(shí)施方案中，奇數(shù)排序行對應(yīng)于第一極性信號，而偶數(shù)排序行對應(yīng)于與第一極性信號極性相反的第二極性信號。
這樣對信號采樣可能有兩種解決辦法根據(jù)第一解決辦法，偶數(shù)和奇數(shù)排序行從寫控制信號的觀點(diǎn)看是連接到延遲線的同一輸出端上；根據(jù)另外一種解決辦法，一對偶數(shù)排序行在該對奇數(shù)排序行之后的半個延遲進(jìn)行采樣。為做到這點(diǎn)，把對偶數(shù)行采樣的控制數(shù)字輸入端在延遲線9半個延遲93或94的輸出端連接起來就足夠了，此輸出端就位于與對奇數(shù)行采樣的數(shù)字輸入端相連接之半個延遲的下行線輸出端。
在已知的方式中，用來使采樣操作控制信號反向的極性反向器可能是必須的，這些控制信號根據(jù)上文指出的順序表來控制PMOS和NMOS晶體管。
因此，在閱看上文所說明的操作方式時可以看出，所使用的方法是獲取單元2中模擬總線上模擬信號之模擬采樣的一種方法，單元2一起形成了單元的矩陣陣列10，其具有C個列12和L個行13或行對，C和L代表整數(shù)，其中-對一單元獲取采樣的起始信號在該單元的第一數(shù)字輸入端接收；-單元中采樣的結(jié)束獲取信號在該單元的第二數(shù)字輸入端接收；其特征在于，例如，在如上文說明的格式化塊17中生成具有上升邊沿和下降邊沿的脈沖，其特征還在于-采樣操作的起始和結(jié)束信號包括該脈沖的上升或下降邊沿，這些邊沿通過實(shí)際上單一的數(shù)字輸入端依次接收，所說的輸入端依次為第一起始控制輸入端和第二采樣獲取結(jié)束數(shù)字控制輸入端。
采樣操作的持續(xù)時間就由包括上升和下降邊沿的采樣脈沖持續(xù)時間所決定，上升和下降邊沿構(gòu)成了采樣操作起始和結(jié)束的控制信號。由于這一脈沖是通過遞次的基本延遲92從當(dāng)前單元傳播到下一個單元而沒有變形，故采樣操作的持續(xù)時間對矩陣陣列的所有單元都是相同的。它等于脈沖的持續(xù)時間。
上文已經(jīng)指出，對延遲線9的單獨(dú)的L個延遲之總和的持續(xù)時間進(jìn)行控制以便使其保持與把寫控制信號移位寄存器6的兩個依次相連輸出分開的持續(xù)時間相等。
通過控制電壓Vcom能夠以已知的方式對由每個基本延遲或半個基本延遲所提供的延遲進(jìn)行調(diào)節(jié)?，F(xiàn)將參照圖8對這種調(diào)節(jié)予以說明。
控制系統(tǒng)能夠固定目標(biāo)電壓Vcom，使一個單元的延遲等于1/(L×FP)。每列都有其自己的反饋。
各延遲線9的各最后一個基本延遲都接至屬于該延遲線9的相位比較器30的第一輸入端18。相位比較器30的第二輸入端19與來自移位寄存器40的信號生成器的輸出端相連接。相位比較器30的輸出端31，37分別接至已知供給泵32的正輸入端和負(fù)輸入端，供給泵32包括一個正電流發(fā)生器和一個負(fù)電流發(fā)生器。供給泵32的輸出33接至電容器34的端35，電容器的另一端36接到參考電壓源上。
如圖8所示，供給列12的移位寄存器40的輸出，其通路時間是受控的，通過兩個反向器41，42接到相位比較器30的輸入端19。
工作情況如下發(fā)自列12延遲線9最后一個基本延遲92的信號后沿的相位在相位比較器30中與來自寄存器40之參考信號的后沿進(jìn)行比較。如果發(fā)自延遲線9最后一個基本延遲92的信號對參考信號是超前的話，那么相位比較器30就起動供給泵32，供給泵32把與在時間上移位成比例的正電荷注入到電容器34。端35上的電壓Vcom將增高，因而在共同構(gòu)成延遲線9各基本延遲的半基本延遲93，94中的傳播時間將會變長，這將有助于延遲線9所發(fā)出的信號與參考信號恢復(fù)相位。
相反，如果由延遲線9最后一個基本延遲92所發(fā)出的信號相對于參考信號是遲后的話，那么供給泵必須向電容器32中注入負(fù)電荷以便使半反向器92，93中的過渡時間加快。
在比較之前，處在由外部電壓(Vdac)所控制的上升邊沿的兩個反向器41，42使在相位比較器30輸入端19引入的參考信號延遲。設(shè)置電壓Vdac以補(bǔ)償由格式化塊17所引起的延遲。另外它還能夠調(diào)整延遲線9標(biāo)稱通路時間的延遲，例如在此處所討論的實(shí)例中其正好是20ns，這里20行的基本延遲92都是1ns，具有很高的精度。
由于在剛剛說明的實(shí)施方案中，對由脈沖所確定的每個列12的通路時間進(jìn)行控制以便使其等于控制從一個記錄列到下一個記錄列通路的時鐘信號周期的持續(xù)時間，此脈沖上升或下降邊沿構(gòu)成結(jié)束模擬信號獲取的起始控制信號，那么可以肯定在從一個記錄列到下一個記錄列的通路時間，不存在同時記錄采樣或者采樣不足。
現(xiàn)將說明各確認(rèn)的實(shí)施方案。上面已經(jīng)看到，通過跳過一些記錄行，可以降低采樣頻率。如果圖6部分A的開關(guān)27a，27b打開或者如果“與”門24a或24b在它們各自輸入端中的一個輸入端上不接收確認(rèn)信號，那么必然有一行沒被記錄。這個確認(rèn)信號能夠確認(rèn)一行，而且此信號是從圖3和4所示的移位寄存器15-1和15-2接收的。移位寄存器15-1接至寫入移位寄存器6排序?yàn)镃/2+1的輸出端。移位寄存器15-2以類似的方式接至寫入移位寄存器6的第一輸出端。移位寄存器15-1包括像行數(shù)一樣多的移位輸出端。這些輸出端接到前C/2個列12之單元2的確認(rèn)輸入端。在如圖2所示的折疊記錄矩陣陣列的情況下，這些列就是具有偶數(shù)排序的列12；換句話說，就是其記錄通路首先出現(xiàn)的那些列。類似地，移位寄存器15-2包括有像行數(shù)一樣多的移位輸出端。這些輸出端接到后C/2個列12之單元2的確認(rèn)輸入端；換句話說，這后C/2個列就是其記錄通路后出現(xiàn)的那些列。在如圖2所示的折疊記錄矩陣陣列的情況下，這些列就是具有奇數(shù)排序的列12。在這一點(diǎn)上應(yīng)當(dāng)注意到，列記錄通路的排序并不與它們的實(shí)際排序相對應(yīng)。還要指出，確認(rèn)輸入為加到開關(guān)27控制信號上的數(shù)字輸入或是加到圖6部分B中“與”門輸入24上的數(shù)字輸入。因此，根據(jù)這一實(shí)施方案，可以說，根據(jù)本發(fā)明的裝置至少有一個用于行的確認(rèn)移位寄存器，它至少有像矩陣陣列10的行數(shù)一樣多的移位輸出端，所說的至少一個確認(rèn)寄存器有一個輸入端接到寫入移位寄存器6的輸出端8其中之一，此寄存器的各移位輸出端分別與各個行13之單元2數(shù)字輸入端的至少其中之一相連接。
其工作情況說明如下寄存器15-1(偶數(shù)實(shí)際列)和15-2(奇數(shù)實(shí)際列)能夠達(dá)到介于FP和(L×FP)之間的采樣頻率。各自有L個移位輸出的這兩個移位寄存器能夠產(chǎn)生出允寫命令enw和enw*。一個輸出端，例如具有寄存器15-1排序1的，它傳送排序1這行的C/2個存儲器單元的允寫命令enw(1，偶數(shù))，這些單元屬于這行的偶數(shù)列。類似地，寄存器15-2排序1的輸出端包括C/2個存儲器單元的允寫命令enw(1，奇數(shù))，這些單元屬于單元2矩陣陣列中排序1這行的奇數(shù)列。
在電路初始化時，寄存器15-1和15-2兩者都用具有L位的一個字供給，要視所選的采樣頻率而定。為此，每個寄存器15-1和15-2以圖3和4未示出的一種已知方式連接到一個字生成器上。這個字的特點(diǎn)是在等于最大準(zhǔn)許頻率除數(shù)的若干移位之后其具有同樣的數(shù)值。最大準(zhǔn)許頻率由上面說明的時鐘頻率和行數(shù)決定。特許除法值為與L的整數(shù)除數(shù)相等的數(shù)值；例如，在20行或雙倍行的情況下為1，2，4，5，10，20。
在決定列記錄通路的移位寄存器6的列指示字進(jìn)入第C/2+1列時，寄存器15-1將接收使確認(rèn)字向下移位初始化的命令。在列指示字返回到偶數(shù)排序的第一列時，寄存器15-2將接收與之相關(guān)的同一確認(rèn)字向下移位的控制命令。這樣，由確認(rèn)寄存器所發(fā)出信號的建立時間就可能相當(dāng)?shù)?持續(xù)時間＜C/(2*FP))，這就使其能夠把待記錄模擬信號變成為無干擾信號。
本說明的附表綜合了在矩陣陣列10用在20行或成倍行，時鐘FP＝50MHz時，寄存器15-1和15-2的初始化數(shù)值隨所要求采樣頻率的變化情況當(dāng)采樣頻率最大時，除數(shù)為1，在最大采樣頻率下記錄20行；例如，1GHz相當(dāng)于主時鐘頻率FP的20倍。所有行均被確認(rèn)。確認(rèn)字包括20個高位值1。
當(dāng)速率被2除時，在第一通路期間，兩行中只有一行被記錄。確認(rèn)字包括與10個高位值1相交替的10個低位值0。在第一通路上，每列兩行中之一行的單元2記錄一個模擬數(shù)值。當(dāng)構(gòu)成記錄通路頭一部分各列的C/2個偶數(shù)列被記錄時，寫入移位寄存器6的列指示字到達(dá)排序?yàn)镃/2+1的輸出端。移位寄存器15-1接收使輸出確認(rèn)字超前的信號，這樣包括初始時由1確認(rèn)的頭C/2列的這部分行將用0使其無效，相反，由0使無效的這部分行將由1確認(rèn)。因此，在寫完后C/2列之后，當(dāng)列指示字返回到第一列時，具有奇數(shù)排序的各行的單元將被記錄。在開始記錄頭C/2列時，移位寄存器15-2從第一個寫入移位寄存器6接收信號并且使確認(rèn)字超前一個輸出。在偶數(shù)排序行的單元無效時，后C/2列的奇數(shù)行這部分的單元被確認(rèn)，這樣在排序?yàn)镃/2+1的列開始寫時，屬于奇數(shù)排序各列的這部分行的單元則被記錄。這一循環(huán)重復(fù)進(jìn)行直至由記錄結(jié)束命令停止記錄，這里對此將不予討論。
由于確認(rèn)字具有再生模數(shù)，即最大速率的除數(shù)的性質(zhì)，在此處討論的實(shí)例中為2個移位之后，故記錄能夠持續(xù)所要求的那么長久。矩陣陣列的所有單元2都能夠接收一個記錄，這樣不管所保留的特許除數(shù)如何，矩陣陣列總是能夠包含等于矩陣陣列單元數(shù)目的若干個記錄模擬數(shù)值。在除數(shù)為4時，即第三行的情況，記錄矩陣陣列的所有單元2需要4個通路。
因此，根據(jù)本發(fā)明的裝置在這一具體實(shí)施方案中包括兩個行確認(rèn)移位寄存器15-1和15-2，即第一寄存器15-1和第二寄存器15-2，每個寄存器至少有與矩陣陣列10的行數(shù)一樣多的移位輸出，第一寄存器15-1的輸入端接至具有第一排序通路的移位寄存器6之輸出端，第二寄存器15-2的輸入端接至具有與第一排序通路不同的第二排序通路移位寄存器6之第二輸出端，列12接至第一確認(rèn)輸出端，其余各列接至位于第一確認(rèn)輸出端與第二確認(rèn)輸出端之間的記錄通路中的輸出端，第一確認(rèn)輸出端與第二確認(rèn)輸出端一起共同構(gòu)成矩陣陣列10的第一部分，列12接至第二確認(rèn)輸出端，其余各列接至位于第二確認(rèn)輸出端與第一確認(rèn)輸出端之間的記錄通路中的輸出端，第二確認(rèn)輸出端與第一確認(rèn)輸出端一起共同構(gòu)成矩陣陣列10的第二部分，第一寄存器15-1的各輸出端都接至屬于矩陣陣列10第二部分那行的第二部分，第二寄存器15-2的各輸出端都接至屬于矩陣陣列10第一部分那行的第一部分單元的數(shù)字確認(rèn)輸入端。
已經(jīng)說明的確認(rèn)工作方式對應(yīng)于模擬采樣獲取方法，其特征在于，最大采樣頻率要除以行數(shù)或行對數(shù)L的整數(shù)除數(shù)m，這一最大采樣頻率對應(yīng)的情況是，其中依次相連的采樣在屬于同一列但卻對應(yīng)于依次相連的行或行對放置的獲取單元中獲取a)通過對矩陣陣列第一行一個單元的使能采樣獲??；b)然后通過使采樣操作在這列的(m-1)個單元中無效，所說這列屬于跟隨在第一行后依次相連的各行；c)然后通過對第一行后的第m行進(jìn)行使能采樣操作；d)通過對其后的m個行以同樣的方式重新進(jìn)行步驟a，b，和c直至到達(dá)矩陣陣列的最后一列；e)通過對每一列都以同樣的方式重新開始直至使能行的所有單元都包含采樣；f)從矩陣陣列的第二行起重新開始步驟a)到e)，然后從第三行重新開始步驟a)到e)，直至從第(m-1)行重新開始步驟a)到e)，這樣在最后這一步之后，矩陣陣列的所有單元都包含一個模擬采樣。
矩陣陣列的閱讀方式不是本發(fā)明的內(nèi)容。以下將對其進(jìn)行簡要的討論，僅供參考。根據(jù)上面已經(jīng)進(jìn)行的討論，不用說記錄是被無限地復(fù)制，已寫單元在所有的單元已接收到記錄之后再重寫，最后的記錄重寫所做的最初記錄(FIFO，先進(jìn)先出)。出現(xiàn)記錄停止時，已寫的最后一個單元可以是矩陣陣列的任何一個單元。為了達(dá)到相干，閱讀時必須按照最后一個已記錄單元的次序?qū)o下一個單元定位。要提到的是，在停止時記錄中的列由記錄停止時刻寫寄存器6的狀態(tài)識別。有利的是，為了把讀與寫分開，寫寄存器6在讀復(fù)制寄存器(未示出)中再次復(fù)制。寫停止信號“停止”控制主時鐘FP的停止。主時鐘停止特別涉及到寫寄存器6，讀寄存器以及確認(rèn)寄存器15-1和15-2的凍結(jié)。讀矩陣陣列時將要得到如此凍結(jié)的寄存器以便能夠重建數(shù)據(jù)。寫停止信號“停止”最好轉(zhuǎn)換成同步的FP信號；即，預(yù)定的周期出現(xiàn)在FP信號的后沿之后。將對預(yù)定周期進(jìn)行選擇使待記錄的有效停止通過開關(guān)21的開啟而出現(xiàn)，此記錄是針對屬于具有預(yù)定排序那行的一個單元的。這樣，知道停止列和停止行時，就知道了讀起始單元。通過識別確認(rèn)寄存器獲知寫的次序，就可以重建讀次序。通過控制讀開關(guān)25就能夠逐列讀出單元的存儲信息。將模擬信號經(jīng)放大，多路轉(zhuǎn)換并轉(zhuǎn)換成數(shù)據(jù)值，再儲存在讀存儲器待以用戶能夠選擇的速率來讀取。讀的結(jié)果可以以已知的方式按寫的次序重新排序并以曲線形式或任何其他形式在屏蔽上顯示出來。
附表

權(quán)利要求
1.記錄與信號相應(yīng)模擬數(shù)據(jù)的模擬采樣器(1)，其包括-傳送待記錄信號的至少一個模擬總線(5，5a，5b)；-排列在行(13)和列(12)中的獲取與記錄單元(2)的矩陣陣列(10)，每個單元(2)至少有一個模擬輸入端(3)與至少一個模擬總線(5a)和至少一個數(shù)字輸入端(11-1，23，26，27)相連接，每個列(12)有一個列(12)輸入端(8-1)與該列(12)每個單元(2)的數(shù)字輸入端(11-1)相連接；-寫入移位寄存器(6)有接收時鐘信號的輸入端(7)和與矩陣陣列(10)列(12)輸入端(8-1)相連接的多個移位輸出端(8)；-對每個列(12)，相關(guān)的延遲線(9)有延遲線(9)的輸入端(8-1)和數(shù)量上等于或大于矩陣陣列(10)延遲線(9)數(shù)目的依次移位輸出端(11)，延遲線(9)的輸入端(8-1)構(gòu)成列(12)的輸入端，列(12)輸入端(8-1)通過所說的延遲線(9)與列(12)單元(2)的數(shù)字輸入端(11-1)之一相連接，每個延遲線(9)由一系列基本延遲(92)構(gòu)成，第一延遲(92)與第一行(13)單元(2)的數(shù)字輸入端(21)相連接，每個后繼基本延遲(92)一對一地與后繼行(13)其中一行的單元(2)數(shù)字輸入端相連接，最后一個基本延遲(92)與最后一行(13)單元(2)的數(shù)字輸入端相連接；模擬采樣器的特征在于，一對一地與延遲線(9)基本延遲(92)之一相連接的單元(2)數(shù)字輸入端(11-1)依次構(gòu)成了該單元(2)采樣的起始和結(jié)束控制輸入端。
2.根據(jù)權(quán)利要求1的記錄模擬數(shù)據(jù)的模擬采樣器(1)，其特征在于，對與列(12)相關(guān)的一個延遲線(9)或?qū)σ粋€附加延遲線(91)，它包括一個相位比較器(30)，其通過第一輸入端(18)接收來自所說延遲線(9，91)的信號，通過第二輸入端(19)接收參考信號，該相位比較器(30)的至少一個輸出端與供給泵(32)相連接，供給泵(32)的輸出端(33)與控制基本延遲(92)調(diào)節(jié)電壓的器件相連接。
3.根據(jù)權(quán)利要求1的記錄模擬數(shù)據(jù)的模擬采樣器(1)，其特征在于，它包括與每個列(12)相關(guān)聯(lián)的延遲線(9)和相位比較器(30)，相位比較器(30)通過第一輸入端(18)從與這列(12)相關(guān)聯(lián)的延遲線(9)的最后一個延遲(92)接收信號，通過第二輸入端(19)接收參考信號，參考信號為與這列(12)相關(guān)延遲線(9)輸入信號的映象但延遲了一個恒定的持續(xù)時間；例如，寫入移位寄存器(6)的一個時鐘周期或像寫入移位寄存器(6)一樣接收同樣時鐘信號的另一移位寄存器(40)的時鐘周期，相位比較器(30)的至少一個輸出端與供給泵(32)相連接，供給泵(32)的輸出端(33)與控制基本延遲(92)調(diào)節(jié)電壓的器件相連接。
4.根據(jù)權(quán)利要求1至3之一的記錄模擬數(shù)據(jù)的模擬采樣器(1)，其特征在于，寫入移位寄存器(6)輸出端(8)通過脈沖格式化塊(17)與延遲線(9)輸入端(8-1)相連接，所說的塊一一調(diào)節(jié)脈沖持續(xù)時間。
5.根據(jù)權(quán)利要求1至4之一的記錄模擬數(shù)據(jù)的模擬采樣器(1)，其特征在于，每個基本延遲(92)包括串聯(lián)放置的兩個半基本延遲(93，94)，第一半基本延遲(93)和第二半基本延遲(94)，每個半基本延遲(93，94)有一個數(shù)字輸出端與單元(2)的數(shù)字輸入端相連接。
6.根據(jù)權(quán)利要求1至5之一的記錄模擬數(shù)據(jù)的模擬采樣器(1)，其特征在于，記錄單元(2)的矩陣陣列(10)其本身被折疊起來，寫入移位寄存器(6)包括一個180°的彎道(63)，因而形成了位于彎道(63)前的輸出部分(61)和位于彎道(63)后的返回部分(62)，位于返回部分(62)與寫入移位寄存器(6)輸出端(8)相連接的列(12)以及它們相關(guān)的延遲線(9)被插入到位于輸出部分(61)、與寫入移位寄存器(6)的輸出端(8)相連接的列(12)以及它們相關(guān)的延遲線(9)之間。
7.根據(jù)權(quán)利要求1至6之一的記錄模擬數(shù)據(jù)的模擬采樣器(1)，其特征在于，模擬輸入總線(5)被分成為供給區(qū)段(5-1，…5-L)，每個區(qū)段對應(yīng)于矩陣陣列(10)的一個行(13)，這些區(qū)段(5-1，…5-L)中每個區(qū)段都帶有一個自定向放大器(14)。
8.根據(jù)權(quán)利要求1至7之一的記錄模擬數(shù)據(jù)的模擬采樣器(1)，其特征在于，它另外還包括有至少一個行確認(rèn)移位寄存器(15-1，15-2)，行確認(rèn)移位寄存器(15-1，15-2)有至少與矩陣陣列(10)行數(shù)一樣多的移位輸出端，所說的至少一個確認(rèn)寄存器(15-1，15-2)有一個輸入端與寫入移位寄存器(6)輸出端(8)之一相連接，該寄存器的各移位輸出端分別與各行(13)單元(2)數(shù)字輸入端的至少一部分相連接。
9.根據(jù)權(quán)利要求8的記錄模擬數(shù)據(jù)的模擬采樣器(1)，其特征在于，它包括兩個行確認(rèn)移位寄存器(15-1，15-2)，第一寄存器(15-1)和第二寄存器(15-2)，每個寄存器有至少與矩陣陣列(10)行數(shù)一樣多的移位輸出端，第一寄存器(15-1)有一個輸入端與具有第一通路排序的寫入移位寄存器(6)相連接，第二寄存器(15-2)有一個輸入端與具有第二通路排序的寫入移位寄存器(6)相連接，第二通路排序與第一通路排序不同，與第一排序第一輸出端相連接的列(12)和與位于第一確認(rèn)輸出端與第二確認(rèn)輸出端間記錄通路中之輸出端相連接的列(12)共同構(gòu)成矩陣陣列(10)的第一部分，與第二排序第二輸出端相連接的列(12)和與位于第二排序第二輸出端與第一排序第一輸出端之間記錄通路中之輸出端相連接的列(12)共同構(gòu)成矩陣陣列(10)的第二部分，第一寄存器(15-1)的各輸出端與屬于矩陣陣列(10)第二部分的第二部分行單元(2)數(shù)字確認(rèn)輸入端相連接，第二寄存器的各輸出端與屬于矩陣陣列(10)第一部分的第一部分行單元(2)數(shù)字確認(rèn)輸入端相連接。
10.根據(jù)權(quán)利要求8或9之一的模擬采樣器，其特征在于，每個確認(rèn)寄存器(15-1，15-2)有一個能夠與確認(rèn)字生成器相連接的輸入端。
11.根據(jù)權(quán)利要求7至10之一的記錄模擬數(shù)據(jù)的模擬采樣器(1)，其特征在于，陣列的每個單元(2)包括電容器(22)，其有兩個端第一端(22a)和第二端(22b)，第一端(22a)通過屬于第一開關(guān)器(21)的第一可控開關(guān)(21a)與總線(5)某一區(qū)段(5-1，5-2，…5-L)連接，第二端(22b)通過屬于該第一開關(guān)器(21)的第二可控開關(guān)(21b)與電位恒定的總線(5)返回部分(5b)相連接，每個開關(guān)(21a，21b)的控制端(23a，23b)與各單元(2)的數(shù)字輸入端相連接。
12.根據(jù)權(quán)利要求11的記錄模擬數(shù)據(jù)的模擬采樣器(1)，其特征在于，屬于各單元(2)第一開關(guān)器(21)的第二開關(guān)(21b)，其控制輸入端與延遲線(9)位于基本延遲(92)或半基本延遲(93，94)輸出上行線中的基本延遲或半基本延遲相連接，而屬于第一開關(guān)器(21)第一開關(guān)(21a)的命令輸入端則與基本延遲(92)或半基本延遲(93，94)相連接。
13.根據(jù)權(quán)利要求11或12的記錄模擬數(shù)據(jù)的模擬采集器(1)，其特征在于，屬于第一開關(guān)器(21)的第一開關(guān)(21a)由兩個并聯(lián)的分接晶體管構(gòu)成，一個NMOS晶體管和一個PMOS晶體管。
14.根據(jù)權(quán)利要求1的記錄模擬采樣器，其特征在于，它包括兩個模擬輸入總線，第一模擬輸入總線與第一極性待采樣信號源相連接，第二模擬輸入總線與極性反向器相連接，極性反向器接收待采樣信號并且供給與第一極性相反的第二極性待采樣信號，將兩個模擬輸入總線分開以便提供出區(qū)段，每個區(qū)段對應(yīng)于矩陣陣列的一行，各區(qū)段都有自定向放大器(24)，各行排列成行對，每個行對包括奇數(shù)排序矩陣陣列的一行和偶數(shù)排序矩陣陣列的一行，一對行的排序依次相連，奇數(shù)排序各行的單元與傳送與傳送第一極性信號的總線區(qū)段相連接，偶數(shù)排序各行的單元與傳送第二極性信號的總線區(qū)段相連接。
15.獲取單元中模擬總線上模擬信號之模擬采樣的方法，各單元一起共同構(gòu)成具有C個列(12)和L個行(13)或行對的單元矩陣陣列，C和L代表整數(shù)數(shù)字，其中-單元的采樣獲取起始信號在該單元的第一數(shù)字輸入端上接收；-而其中，采樣獲取結(jié)束信號在該單元的第二數(shù)字輸入端上接收；其特征在于，生成的脈沖具有上升邊沿和下降邊沿，其特征還在于，-起始和結(jié)束采樣操作信號由脈沖的上升或下降邊沿構(gòu)成，這些邊沿是在依次構(gòu)成采樣獲取的第一數(shù)字控制起始輸入端和第二數(shù)字控制結(jié)束輸入端，實(shí)際上為單一數(shù)字端上所接收到的。
16.根據(jù)權(quán)利要求15的模擬采樣獲取方法，其特征在于，包括上升和下降邊沿的脈沖由當(dāng)前單元傳播到下一個單元，使得采樣持續(xù)時間對矩陣陣列所有單元都相同，而脈沖的上升和下降邊沿則構(gòu)成了采樣操作的起始和結(jié)束控制信號。
17.根據(jù)權(quán)利要求15或16之一的模擬采樣獲取方法，其特征在于，最大采樣頻率要除以行數(shù)或行對數(shù)L的整數(shù)除數(shù)m，此速率對應(yīng)的情況是，其中依次相連的采樣在屬于同一列但卻位于依次相連行或行對的獲取單元中獲取a)通過矩陣陣列第一行一個單元的使能采樣獲?。籦)通過使屬于第一行之后依次相連各行的列的(m-1)個單元中的采樣操作無效；c)通過第一行后第m行的使能采樣操作；d)以及對m個后繼行以同樣的方式重新開始步驟a、b和c直至其達(dá)到矩陣陣列最后一行。e)對各列以同樣方式重新開始直至所有使能行的單元都包含有采樣；f)通過從矩陣陣列第二行重新開始步驟a)至e)，然后有選擇地從第三行重新開始，直至從第(m-1)行開始，保持在最后這一步之后矩陣陣列所有單元都包含有模擬采樣。
18.根據(jù)權(quán)利要求15至17之一的模擬采樣獲取方法，其特征在于，任何單元在接收到采樣結(jié)束信號時，首先，處在電位行上的這一單元與恒定電位斷開，然后該單元與傳送待采樣模擬信號的模擬總線斷開。
全文摘要
本發(fā)明涉及到記錄模擬數(shù)據(jù)的模擬采樣器(1)，模擬數(shù)據(jù)由總線(5)傳送，總線(5)包括排列在行(13)和列(12)內(nèi)的記錄單元(2)的陣列(10)。每個單元(2)有模擬輸入端(3)，其通過有可控?cái)?shù)字輸入端(23)的開關(guān)(21a)與總線(5)相連接。所述裝置的特征在于，它包括與每一列(12)相關(guān)聯(lián)的延遲線(9)，延遲線(9)與移位寄存器相連接。延遲線(9)的遞次輸出(11)與列(12)單元(2)的各數(shù)字輸入端(11－1)相連接，使得在任何時候有不超過一個的單個記錄開關(guān)被轉(zhuǎn)接。這樣，信號就不受噪聲的干擾。
文檔編號G11C27/00GK1520596SQ02812920
公開日2004年8月11日 申請日期2002年4月24日 優(yōu)先權(quán)日2001年4月26日
發(fā)明者D·布雷頓, E·德拉尼斯, D 布雷頓, 崴 申請人:法國國家科學(xué)研究中心, 法國原子能委員會