本發(fā)明涉及服務(wù)器的技術(shù)領(lǐng)域，具體涉及到一種提高芯片fpga原型驗(yàn)證效率的調(diào)試方法及系統(tǒng)。

背景技術(shù)：

隨著日常生活中的業(yè)務(wù)越來(lái)越多，越來(lái)越復(fù)雜，對(duì)服務(wù)器的性能要求也越來(lái)越高，為提供服務(wù)器的性能，單靠提高單個(gè)cpu節(jié)點(diǎn)的性能已經(jīng)無(wú)法滿(mǎn)足人們對(duì)服務(wù)器性能的要求，因此需要提高服務(wù)器中cpu的路數(shù)來(lái)提高性能。

服務(wù)器互聯(lián)芯片(cc芯片)是多路處理器共享主存系統(tǒng)的核心芯片，其主要功能是維護(hù)全局cache一致性，并實(shí)現(xiàn)全局io共享和全系統(tǒng)中斷。為使系統(tǒng)具有良好的實(shí)用性能，要求大規(guī)模共享存儲(chǔ)應(yīng)用程序(如oracle數(shù)據(jù)庫(kù))的總體性能隨著系統(tǒng)規(guī)模的增長(zhǎng)而近似線性增長(zhǎng)。

隨著芯片設(shè)計(jì)規(guī)模的與日俱增，其功能日趨復(fù)雜，芯片的驗(yàn)證階段占據(jù)了整個(gè)芯片開(kāi)發(fā)的大部分時(shí)間。為了縮短驗(yàn)證時(shí)間，在傳統(tǒng)的仿真驗(yàn)證的基礎(chǔ)上涌現(xiàn)了許多新的驗(yàn)證手段，如sdv(softwaredrivenverification)、bfm(busfunctionmodel)等，以及基于fpga的原型驗(yàn)證技術(shù)。由于fpga的優(yōu)勢(shì)，大多芯片的開(kāi)發(fā)采用fpga原型驗(yàn)證技術(shù)。

由于驗(yàn)證調(diào)試過(guò)程中，需要抓取設(shè)計(jì)的中間信號(hào)來(lái)進(jìn)行調(diào)試，而往往fpga芯片的邏輯資源又比較緊張，因此，亟待一種解決fpga芯片的邏輯資源比較緊張的情況下的調(diào)試方法。

技術(shù)實(shí)現(xiàn)要素：

基于上述問(wèn)題，本發(fā)明提出一種提高芯片fpga原型驗(yàn)證效率的調(diào)試方法及系統(tǒng)。提高芯片的fpga驗(yàn)證階段的效率，縮短了芯片的研發(fā)周期。

本發(fā)明提供如下技術(shù)方案：

一方面，本發(fā)明提供一種提高芯片fpga原型驗(yàn)證效率的調(diào)試方法，包括：

步驟101，從cpu提取數(shù)據(jù)寫(xiě)入至少一個(gè)隨機(jī)存取存儲(chǔ)器；

步驟102，通過(guò)i2c接口從所述至少一個(gè)隨機(jī)存取存儲(chǔ)器中將數(shù)據(jù)讀出；

步驟103，將所述讀出的數(shù)據(jù)進(jìn)行腳本解析。

其中，所述提取數(shù)據(jù)包括上行數(shù)據(jù)及下行數(shù)據(jù)。

其中，在從cpu提取數(shù)據(jù)寫(xiě)入至少一個(gè)隨機(jī)存取存儲(chǔ)器之前還包括去除無(wú)效數(shù)據(jù)。

其中，分布式地讀取所述隨機(jī)存取存儲(chǔ)器中的上行數(shù)據(jù)和下行數(shù)據(jù)。

另外，本發(fā)明還提供一種提高芯片fpga原型驗(yàn)證效率的調(diào)試系統(tǒng)，所述系統(tǒng)包括：cpu，芯片，芯片包括至少一數(shù)據(jù)提取模塊、至少一隨機(jī)存取存儲(chǔ)器和讀寫(xiě)控制選擇模塊，腳本解析模塊；

所述數(shù)據(jù)提取模塊從cpu提取數(shù)據(jù)寫(xiě)入所述至少一個(gè)隨機(jī)存取存儲(chǔ)器，所述讀寫(xiě)控制選擇模塊通過(guò)i2c接口從所述至少一個(gè)隨機(jī)存取存儲(chǔ)器中將數(shù)據(jù)讀出，腳本解析模塊將所述讀出的數(shù)據(jù)進(jìn)行腳本解析。

其中，所述提取數(shù)據(jù)包括上行數(shù)據(jù)及下行數(shù)據(jù)。

其中，在從cpu提取數(shù)據(jù)寫(xiě)入至少一個(gè)隨機(jī)存取存儲(chǔ)器之前還包括去除無(wú)效數(shù)據(jù)。

其中，分布式地讀取所述隨機(jī)存取存儲(chǔ)器中的上行數(shù)據(jù)和下行數(shù)據(jù)。

本發(fā)明提出了一種提高芯片fpga原型驗(yàn)證效率的調(diào)試方法及系統(tǒng)，應(yīng)用在服務(wù)器互聯(lián)芯片，通過(guò)還原芯片跟cpu之間交換的各個(gè)報(bào)文，從cpu提取數(shù)據(jù)寫(xiě)入隨機(jī)存取存儲(chǔ)器，通過(guò)i2c接口從隨機(jī)存取存儲(chǔ)器中將數(shù)據(jù)讀出，最后將讀出的數(shù)據(jù)進(jìn)行腳本解析，提高芯片fpga原型驗(yàn)證速度和效率，解決了fpga芯片的邏輯資源緊張的技術(shù)問(wèn)題，縮短了芯片的研發(fā)周期。

附圖說(shuō)明

圖1是本發(fā)明的方法步驟流程圖。

圖2是本發(fā)明的系統(tǒng)結(jié)構(gòu)框圖。

圖3是本發(fā)明的抓取信號(hào)過(guò)程圖。

具體實(shí)施方式

為了更清楚地說(shuō)明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對(duì)實(shí)施例中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其它的附圖。

因fpga工藝及技術(shù)的發(fā)展，其速度、容量和密度都大大增加，功耗和成本在不斷的降低，使得基于fpga的原型驗(yàn)證得到廣泛的應(yīng)用。基于fpga的原型驗(yàn)證可以比軟件仿真速度高出4～6個(gè)數(shù)量級(jí)，而且還可以提高流片成功率，并為軟件開(kāi)發(fā)提供了硬件平臺(tái)，加速了軟件的開(kāi)發(fā)速度。而隨著芯片設(shè)計(jì)規(guī)模的與日俱增，單片fpga資源往往不能滿(mǎn)足驗(yàn)證要求，因此需要多片fpga芯片才能滿(mǎn)足驗(yàn)證要求。本發(fā)明給出了一種提高芯片fpga原型驗(yàn)證效率的調(diào)試方法及系統(tǒng)，可以大大提高芯片fpga原型驗(yàn)證速度和效率。

本發(fā)明提供一種提高芯片fpga原型驗(yàn)證效率的調(diào)試方法，步驟流程如附圖1所示，包括：

步驟101，從cpu提取數(shù)據(jù)寫(xiě)入至少一個(gè)隨機(jī)存取存儲(chǔ)器ram；

為降低ram的使用量，將無(wú)效數(shù)據(jù)剔除，僅將有效flit存儲(chǔ)到ram中；所述提取數(shù)據(jù)包括上行數(shù)據(jù)及下行數(shù)據(jù)。

步驟102，通過(guò)i2c接口從所述至少一個(gè)隨機(jī)存取存儲(chǔ)器中將數(shù)據(jù)讀出；

通過(guò)i2c接口將數(shù)據(jù)從ram中讀出。通過(guò)讀寫(xiě)控制選擇模塊，可以將兩個(gè)ram的數(shù)據(jù)分布進(jìn)行讀出。

步驟103，將所述讀出的數(shù)據(jù)進(jìn)行腳本解析。

腳本解析模塊將所述讀出的數(shù)據(jù)進(jìn)行腳本解析。當(dāng)cpu為intercpu時(shí)，根據(jù)inter的協(xié)議規(guī)范解析數(shù)據(jù)。

i2cslave從模塊讀取ram中的數(shù)據(jù)并傳送至i2cmaster主模塊，由i2cmaster主模塊轉(zhuǎn)發(fā)進(jìn)行數(shù)據(jù)解析。

本發(fā)明提出了一種提高芯片fpga原型驗(yàn)證效率的調(diào)試方法，應(yīng)用在服務(wù)器互聯(lián)芯片，通過(guò)還原芯片跟cpu之間交換的各個(gè)報(bào)文，從cpu提取數(shù)據(jù)寫(xiě)入隨機(jī)存取存儲(chǔ)器，通過(guò)i2c接口從隨機(jī)存取存儲(chǔ)器中將數(shù)據(jù)讀出，最后將讀出的數(shù)據(jù)進(jìn)行腳本解析，提高芯片fpga原型驗(yàn)證速度和效率，解決了fpga芯片的邏輯資源緊張的技術(shù)問(wèn)題，縮短了芯片的研發(fā)周期。

本發(fā)明的實(shí)施方式還提供了一種提高芯片fpga原型驗(yàn)證效率的調(diào)試系統(tǒng)，如圖2所示，以基于intelcpu的互聯(lián)芯片為例進(jìn)行說(shuō)明。本發(fā)明不僅僅局限于intelcpu。圖3為芯片驗(yàn)證時(shí)，抓取信號(hào)過(guò)程圖。

所述系統(tǒng)包括：cpu，芯片，芯片包括至少一數(shù)據(jù)提取模塊、至少一隨機(jī)存取存儲(chǔ)器ram和讀寫(xiě)控制選擇模塊，腳本解析模塊；

所述數(shù)據(jù)提取模塊從cpu提取數(shù)據(jù)寫(xiě)入所述至少一個(gè)隨機(jī)存取存儲(chǔ)器ram；

為降低ram的使用量，將無(wú)效數(shù)據(jù)剔除，僅將有效flit存儲(chǔ)到ram中；所述提取數(shù)據(jù)包括上行數(shù)據(jù)及下行數(shù)據(jù)。

所述讀寫(xiě)控制選擇模塊通過(guò)i2c接口從所述至少一個(gè)隨機(jī)存取存儲(chǔ)器ram中將數(shù)據(jù)讀出；

通過(guò)i2c接口將數(shù)據(jù)從ram中讀出。通過(guò)讀寫(xiě)控制選擇模塊，可以將兩個(gè)ram的數(shù)據(jù)分布進(jìn)行讀出。

腳本解析模塊將所述讀出的數(shù)據(jù)進(jìn)行腳本解析。當(dāng)cpu為intercpu時(shí)，根據(jù)inter的協(xié)議規(guī)范解析數(shù)據(jù)。

i2cslave從模塊讀取ram中的數(shù)據(jù)并傳送至i2cmaster主模塊，由i2cmaster主模塊轉(zhuǎn)發(fā)至腳本解析模塊進(jìn)行數(shù)據(jù)解析。

本發(fā)明提出了一種提高芯片fpga原型驗(yàn)證效率的調(diào)試系統(tǒng)，應(yīng)用在服務(wù)器互聯(lián)芯片，通過(guò)還原芯片跟cpu之間交換的各個(gè)報(bào)文，從cpu提取數(shù)據(jù)寫(xiě)入隨機(jī)存取存儲(chǔ)器，通過(guò)i2c接口從隨機(jī)存取存儲(chǔ)器中將數(shù)據(jù)讀出，最后將讀出的數(shù)據(jù)進(jìn)行腳本解析，提高芯片fpga原型驗(yàn)證速度和效率，解決了fpga芯片的邏輯資源緊張的技術(shù)問(wèn)題，縮短了芯片的研發(fā)周期。

對(duì)所公開(kāi)的實(shí)施例的上述說(shuō)明，使本領(lǐng)域技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域技術(shù)人員來(lái)說(shuō)將是顯而易見(jiàn)的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其他實(shí)施例中實(shí)現(xiàn)。因此，本發(fā)明將不會(huì)被限制于本文所示的這些實(shí)施例，而是符合與本文所公開(kāi)的原理和新穎特點(diǎn)相一致的最寬的范圍。