本實用新型屬于測試設(shè)備板卡研制技術(shù)領(lǐng)域，涉及一種6收3發(fā)ARINC-429總線接收、發(fā)送板。

背景技術(shù)：

市面上，存在多種類型的ARINC-429總線接收、發(fā)送板，在和工控機12接口方面，有ISA接口、PCI接口、VXI接口、USB接口等。不論和工控機12接口為何種接口，在現(xiàn)有的ARINC-429總線接收、發(fā)送板中，普遍存在如下問題：

1)接收、發(fā)送路數(shù)少；

2)接收、發(fā)送的數(shù)據(jù)不穩(wěn)定，接收、發(fā)送的數(shù)據(jù)重復性差，接收的數(shù)據(jù)經(jīng)常丟失；

3)接收、發(fā)送ARINC-429數(shù)據(jù)時，經(jīng)常有死機現(xiàn)象發(fā)生。

技術(shù)實現(xiàn)要素：

本實用新型的目的是：提出一種接收/發(fā)送路數(shù)多、使用嵌入式16-BITCPU(MSP430F149)避免數(shù)據(jù)丟失、使用嵌入式看門狗電路避免板卡死機的“ARINC-429總線接收、發(fā)送板”。該板接收/發(fā)送路數(shù)多，接收/發(fā)送數(shù)據(jù)連續(xù)可靠，工作穩(wěn)定，性價比高，易于實現(xiàn)和維修。

本實用新型的技術(shù)方案是：一種6收3發(fā)ARINC-429總線接收、發(fā)送板，包括工控機12，其特征在于，還包括一塊電路板和安裝在該電路板上的嵌入式16-BIT CPU 1、3片雙向數(shù)據(jù)緩存器2、3片ARINC 429收/發(fā)器3、3片429發(fā)送器4、JTAG-1接口5、硬件看門狗電路6、雙向數(shù)據(jù)緩存器7、雙口RAM-數(shù)據(jù)存儲8、雙向數(shù)據(jù)緩存器9、FPGA地址譯碼器10、JTAG-2接口11；雙向數(shù)據(jù)緩存器9的輸入/出端通過ISA總線與工控機12連接，實現(xiàn)工控機12與雙口RAM-數(shù)據(jù)存儲器8的數(shù)據(jù)交換；JTAG-1接口5的輸入/出端通過電纜與工控機12的并行口連接，實現(xiàn)在工控機12上對嵌入式16-BIT CPU 1的程序下載；JTAG-2接口11的輸入/出端通過電纜與工控機12的并行口連接，實現(xiàn)在工控機12上對FPGA地址譯碼器10的程序下載；FPGA地址譯碼器10通過ISA總線與工控機12連接，實現(xiàn)工控機12的地址譯碼；雙口RAM-數(shù)據(jù)存儲器8實現(xiàn)工控機12和嵌入式16-BIT CPU 1的數(shù)據(jù)通信；嵌入式16-BIT CPU 1通過3片ARINC 429收/發(fā)器3實現(xiàn)接收/發(fā)送；ARINC3片429發(fā)送器4實現(xiàn)發(fā)送數(shù)據(jù)的驅(qū)動；嵌入式16-BIT CPU 1不僅實現(xiàn)數(shù)據(jù)的接收，并把接收的數(shù)據(jù)，放到雙口RAM-數(shù)據(jù)存儲器8中，嵌入式16-BIT CPU 1還要通過雙向數(shù)據(jù)緩存器7從雙口RAM-數(shù)據(jù)存儲器8讀取數(shù)據(jù)，通過3片雙向雙向數(shù)據(jù)緩存器2，將讀取的數(shù)據(jù)發(fā)送到3片ARINC 429收/發(fā)器3上，通過ARINC3片429發(fā)送器4實現(xiàn)發(fā)送數(shù)據(jù)的驅(qū)動，將數(shù)據(jù)發(fā)送出去；硬件看門狗電路6實現(xiàn)嵌入式16-BIT CPU 1的死機后自動復位。雙口RAM-數(shù)據(jù)存儲器8，將工控機12和嵌入式16-BIT CPU 1有機的連接在一起，它既存儲來自工控機12的待發(fā)送數(shù)據(jù)，將這些數(shù)據(jù)通過嵌入式16-BIT CPU 1、3片ARINC 429收/發(fā)器3、3片429發(fā)送器4發(fā)送出去；雙口RAM-數(shù)據(jù)存儲器8也通過嵌入式16-BIT CPU 1接收來自3片ARINC 429收/發(fā)器3收到的數(shù)據(jù)。

本實用新型的優(yōu)點是：

ARINC 429板卡帶CPU,CPU的型號為M430F149,用戶不用太多的關(guān)心底層的處理過程，低層的處理過程由CPU完成；

ARINC 429板卡的數(shù)據(jù)發(fā)送，由板內(nèi)CPU定時進行；

ARINC 429板卡帶CPU,當接收器發(fā)現(xiàn)ARINC 429數(shù)據(jù)后，會產(chǎn)生數(shù)據(jù)到中斷，由CPU將數(shù)據(jù)放到雙口RAM中；

ARINC 429板卡帶2K x 16bit的雙口RAM,用戶關(guān)心的諸如“429發(fā)送刷新時間”、“發(fā)送器/接收器”、“待發(fā)送的429數(shù)據(jù)”、“接收到的429數(shù)據(jù)”等直接通過工控機12從雙口RAM讀數(shù)、寫數(shù)即可；

每個板為6路接收，3路發(fā)送；

每路發(fā)送/接收均帶板內(nèi)環(huán)繞自檢；

基地址為浮動地址,基地址的設(shè)置是用戶在印制板上的SW1來設(shè)定。

外接插座使用DB37,連接方便；

提供用戶的自檢測軟件界面使用LABVIEW編程。用戶的自檢測軟件界面美觀、大方、實用可靠。

附圖說明

圖1是本實用新型的電路原理方框圖

圖2是本實用新型的工控機12Labview軟件自檢主界面示意圖。

圖3是工控機12對通道1待發(fā)送429數(shù)據(jù)的設(shè)置界面示意圖。

圖4是工控機12從雙口RAM中讀取通道1接收到的429數(shù)據(jù)界面示意圖。

圖5是工控機12雙口RAM的地址分配示意圖。

圖6是工控機12Labview軟件工作流程示意圖。

圖7是以通道1為例的嵌入式16-BIT CPU 1發(fā)送數(shù)據(jù)時的中斷服務(wù)程序示意圖。

圖8是以通道1為例的嵌入式16-BIT CPU 1接收數(shù)據(jù)時的中斷服務(wù)程序示意圖。

具體實施方式

下面對本實用新型做進一步詳細說明。參見圖1至圖8。

工控機12實現(xiàn)對FPGA地址譯碼器10/EPM7032SLC44的程序下載；工控機12實現(xiàn)對嵌入式16-BIT CPU 1/MSP430F149的程序下載；工控機12實現(xiàn)與雙口RAM-數(shù)據(jù)存儲器8/IDT7133SA55J68的數(shù)據(jù)交換；工控機12將發(fā)送奇/偶校驗、發(fā)送速率12.5K,100K,48K；發(fā)送數(shù)據(jù)位25BIT/32BIT、接收器速率12.5K,100K,48K、數(shù)據(jù)刷新時間ms的“接收/發(fā)送參數(shù)”等，通過“復選框”，人工實現(xiàn)板卡的“接收/發(fā)送參數(shù)”的設(shè)定；工控機12顯示接收到的數(shù)據(jù)。雙向數(shù)據(jù)緩存器9/74HC245的輸入/出端通過ISA總線與工控機12連接，實現(xiàn)工控機12與雙口RAM-數(shù)據(jù)存儲器8/IDT7133SA55J68的數(shù)據(jù)交換；JTAG-1接口5的輸入/出端通過電纜與工控機12的并行口連接，實現(xiàn)在工控機12上，對嵌入式16-BIT CPU 1/MSP430F149的程序下載；JTAG-2接口11的輸入/出端通過電纜與工控機12的并行口連接，實現(xiàn)在工控機12上，對FPGA地址譯碼器10/EPM7032SLC44的程序下載；FPGA地址譯碼器10/EPM7032SLC44通過ISA總線與工控機12連接，實現(xiàn)工控機12的地址譯碼；雙口RAM-數(shù)據(jù)存儲器8/IDT7133SA55J68實現(xiàn)工控機12和嵌入式16-BIT CPU 1/MSP430F149的數(shù)據(jù)通信；嵌入式16-BIT CPU 1/MSP430F149通過ARINC 429收/發(fā)器3/1-3共3片DEI1016實現(xiàn)ARINC 429的接收/發(fā)送；ARINC429發(fā)送器4/1-3共3片BD429實現(xiàn)ARINC 429發(fā)送數(shù)據(jù)的驅(qū)動；嵌入式16-BIT CPU 1/MSP430F149不僅實現(xiàn)ARINC 429數(shù)據(jù)的接收，并把接收的數(shù)據(jù)，放到雙口RAM-數(shù)據(jù)存儲器8/IDT7133SA55J68中，嵌入式16-BIT CPU 1/MSP430F149還要通過雙向數(shù)據(jù)緩存器7從雙口RAM-數(shù)據(jù)存儲器8/IDT7133SA55J68讀取數(shù)據(jù)，通過雙向數(shù)據(jù)緩存器2/共3片74HC245，將讀取的數(shù)據(jù)發(fā)送到ARINC 429收/發(fā)器3/1-3共3片DEI1016上，通過ARINC429發(fā)送器4/1-3共3片BD429實現(xiàn)ARINC 429發(fā)送數(shù)據(jù)的驅(qū)動，將數(shù)據(jù)發(fā)送出去；硬件看門狗電路6實現(xiàn)嵌入式16-BIT CPU 1/MSP430F149的死機后自動復位。

本實用新型的發(fā)送工作過程如下：

以通道1為例，工控機12的發(fā)送工作過程如下：

在圖2中，工控機12將如下的429“接收/發(fā)送參數(shù)”，通過“復選框”，人工實現(xiàn)板卡的“接收/發(fā)送參數(shù)”的設(shè)定，這些“接收/發(fā)送參數(shù)”如下：

發(fā)送奇/偶校驗；發(fā)送速率(12.5K,100K,48K)；發(fā)送數(shù)據(jù)位25BIT/32BIT；接收器速率12.5K,100K,48K；數(shù)據(jù)從內(nèi)部來/外部來；設(shè)置數(shù)據(jù)刷新時間ms。

Labview軟件將圖2中的數(shù)據(jù)和圖3中的數(shù)據(jù)進行綜合，自動產(chǎn)生含有事先規(guī)定好的429標志碼、429數(shù)據(jù)的低16BIT數(shù)據(jù)和高16BIT數(shù)據(jù)；

在硬件上，工控機12通過ISA總線、雙向數(shù)據(jù)緩存器9/74HC245、FPGA地址譯碼器10/EPM7032SLC44，將整合好的ARINC-429數(shù)據(jù)送到雙口RAM-數(shù)據(jù)存儲器8/IDT7133SA55J68中，工控機12雙口RAM的地址分配，詳見圖5。

以通道1為例，嵌入式16-BIT CPU 1/MSP430F149的發(fā)送工作過程如下：

數(shù)據(jù)的發(fā)送是按照固定周期發(fā)送的，當發(fā)送計時器到后，嵌入式16-BIT CPU1/MSP430F149會產(chǎn)生計時器中斷，進入嵌入式16-BIT CPU1/MSP430F149中斷服務(wù)程序，如圖7。當嵌入式16-BIT CPU 1/MSP430F149在檢測到ARINC429收/發(fā)器3/1-3共3片DEI1016發(fā)送器為空時，嵌入式16-BIT CPU 1/MSP430F149通過雙向數(shù)據(jù)緩存器7，從雙口RAM-數(shù)據(jù)存儲器8/IDT7133SA55J68中取出要發(fā)送的429標志碼、429數(shù)據(jù)的低16BIT數(shù)據(jù)和高16BIT數(shù)據(jù)，通過雙向數(shù)據(jù)緩存器2，將以上數(shù)據(jù)送到ARINC 429收/發(fā)器3/1-3共3片DEI1016，通過3片429發(fā)送器4/BD429，發(fā)送到外部的ARINC 429總線上。

本實用新型的接收工作過程如下：

以通道1為例，嵌入式16-BIT CPU 1/MSP430F149的接收工作過程如下：

當ARINC429收/發(fā)器3/1-3共3片DEI1016在從ARINC-429接收到一個有效的ARINC429數(shù)據(jù)時，向嵌入式16-BIT CPU 1/MSP430F149發(fā)出中斷請求，嵌入式16-BIT CPU 1/MSP430F149在響應(yīng)中斷后，進入中斷服務(wù)程序，如圖8嵌入式16-BIT CPU 1/MSP430F149通過雙向數(shù)據(jù)緩存器2，將該數(shù)據(jù)放入雙口RAM-數(shù)據(jù)存儲器8/IDT7133SA55J68中，嵌入式16-BIT CPU 1/MSP430F149將接收計數(shù)器加1，最大可接收128個429字，當超過128個429字時，接收計數(shù)器清零，接收最新數(shù)據(jù)，覆蓋以前的數(shù)據(jù)。

以通道1為例，工控機12的接收工作過程如下：

工控機12通過ISA總線、雙向數(shù)據(jù)緩存器9/74HC245、FPGA地址譯碼器10/EPM7032SLC44，將雙口RAM-數(shù)據(jù)存儲器8/IDT7133SA55J68中的接收數(shù)據(jù)區(qū)的數(shù)據(jù)，共128個429字，低16BIT數(shù)據(jù)和高16BIT數(shù)據(jù)，逐一取出，取出的數(shù)據(jù)進行429數(shù)據(jù)格式轉(zhuǎn)換，放入圖4的軟件界面中，圖4為工控機12從雙口RAM中讀取通道1接收到的429數(shù)據(jù)界面，將接收計數(shù)器加1，當超過128個429字時，接收計數(shù)器清零。