專利名稱：總線開關的制作方法
本申請以在先的日本專利申請?zhí)?000-085115(2000年3月24日申請)為基礎并要求享有其優(yōu)先權(quán)，該申請的全部內(nèi)容均在此供參考。
本發(fā)明涉及總線開關。

圖1是現(xiàn)有總線開關的電路圖。
圖1顯示了一種總線開關101，用于響應選擇信號SEL1和SEL2在輸入信號IN1和IN2中選擇一個，并將所選的信號發(fā)送給總線BUS。
總線開關101包括兩個N溝道MOS(下文稱NMOS)晶體管102-1和102-2。每個NMOS晶體管102-1和102-2的電流通路的一端均連接到總線BUS，其另一端則連接到其各自的輸入線路103-1和103-2。兩個緩沖電路104-1和104-2的輸出分別連接到輸入線路103-1和103-2。輸入信號IN1和IN2通過緩沖電路104-1和104-2以及輸入線路103-1和103-2分別被提供給NMOS晶體管102-1和102-2的電流通路的另一端。
分別通過緩沖電路105-1和105-2為NMOS晶體管102-1和102-2的柵極提供選擇信號SEL1和SEL2。為響應選擇信號SEL1和SEL2,NMOS晶體管102-1和102-2被有選擇地導通。于是，輸入信號IN1和IN2之一被選定并傳輸給總線BUS。保護二極管107-1和107-2分別與輸入線路103-1和103-2相連。
由于系統(tǒng)需要高速地工作，“下沖”(undershoot)問題變得日趨嚴重；“下沖”是由于緩沖電路104-1和104-2的輸出噪聲(特別是輸出電平)從高電平變?yōu)榈碗娖蕉鴮е碌摹?br> 假設緩沖電路104-1的輸出電平有下沖，且輸入線路103-1中A點的電壓瞬時降到-2V(如圖2A所示)左右。在圖1所示的電路中，與輸入線路103-1相連的保護二極管107-1(用于保護輸入信號)，且輸入線路103-1中B點的電壓被截掉一個值(不大于保護二極管107-1的下降后的正向電壓VF)并被維持在-0.7V附近。
然而，構(gòu)成總線開關101的NMOS晶體管102-1和102-2的閾值電壓Vth接近0.7V。因此，如果當NMOS晶體管102-1關斷(如圖3所示)時在輸入線路103-1中發(fā)生“下沖”(如圖2A和圖2B所示)，NMOS晶體管102-1的柵-源電壓VGS會超過NMOS晶體管102-1的閾值電壓VthB，且NMOS晶體管102-1立即關斷。
如果總線BUS的電壓為高電平，電流I流向處于低電平的輸入線路103-1，且總線BUS的電壓降低。
由于總線開關101意外接通而導致的總線BUS電壓的這一降低是瞬時的。然而，為了高速地操作一個系統(tǒng)，即使電壓瞬時降低也被認為會對與總線BUS相連的其它電路造成不良影響(如，出現(xiàn)故障)。
本發(fā)明的開發(fā)考慮了上述因素。本發(fā)明的一個目標便是提供一個不會由于噪聲(對于高速運作的系統(tǒng)，噪聲是不可避免的)而意外接通的總線開關。
為實現(xiàn)上述目的，依據(jù)本發(fā)明的第一個方面的一種總線開關包括第一和第二兩個連線-其中至少有一個被用作總線、至少與第一和第二連線之一相連的一個保護晶體管、以及具有與第一和第二連線相連的一個電流通路的一個開關晶體管，該開關晶體管的閾值電壓比保護晶體管的閾值電壓大。
在依據(jù)本發(fā)明第一個方面的總線開關中，當在第一和第二連線中至少一個上發(fā)生“下沖”時，下沖電壓中不大于保護晶體管閾值電壓的那些成分被截掉。
由于開關晶體管的閾值電壓被設置為大于保護晶體管的閾值電壓，在發(fā)生“下沖”的連線與開關晶體管的柵極間生成的電壓不會超過開關晶體管的閾值電壓。
因此，即使在至少一條連線中發(fā)生“下沖”，也會抑制在開關晶體管中形成溝道，從而阻止開關晶體管意外打開。
依據(jù)本發(fā)明第二個方面的一種總線開關包括第一和第二連線-其中至少有一個被用作總線、與第一和第二連線中的至少一個相連的保護二極管、以及具有與第一和第二連線相連的電路通路的開關晶體管；開關晶體管的閾值電壓高于保護二極管中下降后的正向電壓。
在依據(jù)本發(fā)明第二個方面的總線開關中，開關晶體管的閾值電壓要高于保護二極管中下降后的正向電壓。如同第一方面中的總線開關一樣，在發(fā)生“下沖”的連線與開關晶體管的柵極間生成的電壓不會超過開關晶體管的閾值電壓。
因此，如同第一方面中的總線開關一樣，即使在至少一條連線中發(fā)生“下沖”，也會抑制在開關晶體管中形成溝道，從而阻止開關晶體管意外導通。
依據(jù)本發(fā)明第三個方面的總線開關包括第一和第二連線(其中至少有一個用作總線)、與兩連線中至少一個相連的保護器件以及電流通路與第一和第二連線相連的開關晶體管，其中保護器件將在開關晶體管關閉時在開關晶體管的柵極與兩個連線中至少一個間生成的電壓截斷成小于開關晶體管的閾值電壓的一個電壓。
在依據(jù)本發(fā)明第三個方面的總線開關中，保護器件會將在開關晶體管截止時在開關晶體管的柵極與兩個連線中至少一個之間生成的電壓截成小于開關晶體管的閾值電壓的一個電壓。如同第一和第二方面中的總線開關一樣，在發(fā)生“下沖”的連線與開關晶體管的柵極間生成的電壓不會超過開關晶體管的閾值電壓。
因此，如同第一和第二方面中的總線開關一樣，即使在至少一條連線中發(fā)生“下沖”，也會抑制在開關晶體管中形成溝道，從而阻止開關晶體管意外打開。
本發(fā)明的其它目標和優(yōu)點將在下文中詳細描述，有些則是可從該描述顯而易見的，有些可通過對本發(fā)明的實施而獲得。本發(fā)明的目標和優(yōu)點特別可通過下文指出的裝置及組合來實現(xiàn)和獲得。
附圖包括在本說明書中并構(gòu)成其一部分，展示了本發(fā)明的優(yōu)選實施例，并與上文中的一般說明以及下文中的有關優(yōu)選實施例的詳細說明一起，用來闡述本發(fā)明的原理。
圖1是現(xiàn)有總線開關的電路圖；圖2A和圖2B是說明現(xiàn)有總線開關的“下沖”的曲線圖；圖3是說明現(xiàn)有總線開關的問題的電路圖；圖4是依據(jù)本發(fā)明第一個實施例的一種總線開關的電路圖；圖5 A和圖5B是解釋圖4中所示的總線開關的“下沖”的曲線圖；圖6是說明本發(fā)明第一個實施例的總線開關的優(yōu)點的電路圖；圖7是依據(jù)本發(fā)明第二個實施例的總線開關的電路圖。
下面將參照附圖介紹本發(fā)明的實施例。在所有附圖中，相同的組成部件均使用相同的標號。
(第一實施例)圖4是顯示依據(jù)本發(fā)明第一個實施例的總線開關1的電路圖?？偩€開關1被形成在一個半導體集成電路芯片上，以響應選擇信號SEL1和SEL2而選擇輸入信號IN1和IN2之一，并將所選的信號發(fā)送給總線BUS。總線BUS被設置在電路板上。
總線開關1包括作為開關晶體管的兩個N溝道MOS(下文稱NMOS)晶體管2-1和2-2。每個NMOS晶體管2-1和2-2的電流通路的一端均連接到總線BUS，其電流通路的另一端則分別連接到輸入線路3-1和3-2。兩個緩沖電路4-1和4-2的輸出端分別連接到輸入線路3-1和3-2。輸入信號IN1和IN2分別通過緩沖電路4-1和4-2以及輸入線路3-1和3-2被提供給NMOS晶體管2-1和2-2的電流通路的另一端。緩沖電路4-1和4-2被形成在形成總線開關1的半導體集成電路芯片之外的一個芯片上。
NMOS晶體管2-1和2-2的柵極分別通過緩沖電路5-1和5-2被提供有選擇信號SEL1和SEL2。NMOS晶體管2-1和2-2，響應于選擇信號SEL1和SEL2，而有選擇地導通；因此，輸入信號IN1和IN2之一被選中并發(fā)送給總線BUS。以二極管方式連接的保護NMOS晶體管6-1和6-2均用作輸入保護器件，它們與各自的線路相連以使NMOS晶體管2-1和2-2的電流通路與總線BUS的一端相連。同樣，以二極管方式連接的保護NMOS晶體管7-1和7-2分別連接到輸入線路3-1和3-2。緩沖電路5-1和5-2、保護NMOS晶體管6-1、6-2、7-1和7-2均被形成在總線開關1所在的芯片上。
保護NMOS晶體管6-1和6-2的電流通路的一端與其各自的線路相連，以使NMOS晶體管2-1和2-2的電流通路與總線BUS的一端相連，而NMOS晶體管6-1和6-2的電流通路的另一端則均與一個電源端(例如，接地端Vss)相連。NMOS晶體管6-1和6-2的柵極分別與其接地端Vss相連。這樣，保護NMOS晶體管6-1和6-2可以正常關斷。
保護NMOS晶體管7-1和7-2的電流通路的一端與其各自的輸入線路3-1和3-2相連，另一端則與它們各自的電源端(例如，接地端Vss)相連。NMOS晶體管7-1和7-2的柵極分別與其接地端Vss相連。如上述NMOS晶體管6-1和6-2，保護NMOS晶體管7-1和7-2可以正常關斷。
在第一實施例中，每個保護NMOS晶體管6-1、6-2、7-1和7-2的閾值電壓VthA都設置得比構(gòu)成總線開關1的每個NMOS晶體管2-1和2-2的閾值電壓VthB低。
假設在總線開關1中，緩沖電路4-1的輸出電平發(fā)生下沖，且輸入線路3-1中A點的電壓瞬時降到-2V左右(如圖5A所示)。與輸入線路3-1相連的保護NMOS晶體管7-1起到保護輸入信號的作用，輸入線路3-1中B點的電壓被截掉一個值-該值不大于保護NMOS晶體管7-1的閾值電壓Vth-并被維持在-VthA。
如上所述，閾值電壓VthB要比總線開關1的閾值電壓VthA高。因此，即使在NMOS晶體管2-1關斷時(如圖6所示)在輸入線路3-1中發(fā)生“下沖”(圖5 A和圖5B所示)，NMOS晶體管2-1的柵-源電壓VGS也不會超過其閾值電壓VthB。
因此，即使輸入線路3-1和3-2中發(fā)生“下沖”，也會抑制在NMOS晶體管2-1和2-2中形成溝道，從而防止這些晶體管意外導通。
在第一實施例中，以二極管方式連接的保護NMOS晶體管6-1和6-2與其各自的線路相連以使NMOS晶體管2-1和2-2的電流通路與總線的一端相連。無需提供保護NMOS晶體管6-1和6-2中的任何一個；但是，NMOS晶體管6-1和6-2有上述抑制在NMOS晶體管2-1和2-2中形成溝道的優(yōu)點，即使在總線BUS中發(fā)生“下沖”也不例外。
如上所述的第一實施例中的總線開關可防止NMOS晶體管2-1和2-2意外導通，對于在高速運轉(zhuǎn)的系統(tǒng)中減少誤操作十分有用。
(第二實施例)圖7是依據(jù)本發(fā)明第二個實施例的總線開關的電路圖。
如圖7所示，第二個實施例與第一個實施例中總線開關的不同之處在于使用保護二極管6＇-1、6＇-2、7＇-1和7＇-2代替保護NMOS晶體管6-1、6-2、7-1和7-2，這些二極管與連接NMOS晶體管2-1和2-2和總線和輸入線路3-1和3-2的連線相連。NMOS晶體管2-1和2-2的閾值電壓VthB設定得比保護二極管6＇-1、6＇-2、7＇-1和7＇-2中下降后的正向電壓VF要高。
依據(jù)第二個實施例，當在輸入線路3-1和3-2中發(fā)生“下沖”時，輸入線路3-1和3-2的電壓可以截斷為下降后的正向電壓VF。
NMOS晶體管2-1和2-2的閾值電壓VthB比下降的正向電壓VF高。于是，即使在輸入線路3-1和3-2中發(fā)生“下沖”，NMOS晶體管2-1和2-2的柵-源電壓VGS也不會超過閾值電壓VthB。
如在第一個實施例中一樣，即使在輸入線路3-1和3-2中發(fā)生“下沖”時，也會抑制在NMOS晶體管2-1和2-2中形成溝道，從而防止這些晶體管意外打開。
本發(fā)明不局限于上述的第一和第二實施例?？蓪λM行各種更改和修正，而不背離本發(fā)明的主題的范圍。
第一和第二實施例涉及連接輸入線路至總線的總線開關。但是，本發(fā)明也適用于使各總線相連的總線開關、使總線與集成電路的輸入線路相連的總線開關以及類似器件。
在第一和第二實施例中，總線BUS被形成在電路板上，總線開關1與緩沖電路4-1和4-2被形成在不同的芯片上。當然，這些器件也可以位于同一塊芯片上。
業(yè)內(nèi)技術(shù)人員很容易理解其它優(yōu)點和修改方案。所以，本發(fā)明不局限于此處顯示和描述的具體細節(jié)和代表性的實施例。因此，可在不脫離由隨附的權(quán)利要求書及其等價內(nèi)容所限定的廣義發(fā)明原理的范圍或精神的前提下，進行各種修改。
權(quán)利要求
1．一種總線開關，包括第一和第二連線，其中至少有一個被用作總線；一個第一晶體管，與上述連線中的至少一個相連；以及一個第二晶體管，它具有與第一和第二連線相連的電流通路，第二晶體管的閾值電壓高于第一晶體管的閾值電壓。
2．根據(jù)權(quán)利要求1所述的總線開關，其特征在于第一晶體管是保護晶體管，第二個晶體管是開關晶體管。
3．根據(jù)權(quán)利要求2所述的總線開關，其特征在于保護晶體管有一個源極、一個漏極和一個柵極，源極和漏極之一與第一、第二連線中的至少一個相連，源極和漏極中的另一個與一個電源端相連，且柵極與源極和漏極中的另一個相連。
4．根據(jù)權(quán)利要求3所述的總線開關，其特征在于保護晶體管在正常狀態(tài)下關斷。
5．根據(jù)權(quán)利要求4所述的總線開關，其特征在于在正常狀態(tài)下關斷的保護晶體管是N溝道MOSFET晶體管，且電源端是低電勢電源端。
6．一種總線開關，包括第一和第二連線，其中至少有一個被用作總線；一個第一晶體管，與上述第一和第二連線中的至少一個相連；以及一個第二晶體管，它具有與第一和第二線路相連的一個電流通路，其中第一個晶體管會在第二晶體管關斷時將在第二個晶體管的柵極與兩個線路中的至少一個之間生成的電壓截成小于第二個晶體管的閾值電壓的一個電壓。
7．根據(jù)權(quán)利要求6所述的總線開關，其特征在于第一個晶體管是保護晶體管，第二個晶體管是開關晶體管。
8．根據(jù)權(quán)利要求7所述的總線開關，其特征在于保護晶體管有一個源極、一個漏極和一個柵極，源極和漏極之一與第一、第二連線中的至少一個相連，源極和漏極中的另一個與一個電源端相連，且柵極與源極和漏極中的另一個相連。
9．根據(jù)權(quán)利要求8所述的總線開關，其特征在于保護晶體管在正常狀態(tài)下關斷。
10．根據(jù)權(quán)利要求9所述的總線開關，其特征在于在正常狀態(tài)下關斷的保護晶體管是N溝道MOSFET晶體管，且電源端是低電勢電源端。
全文摘要
一種總線開關,包含總線、輸入線路、保護NMOS晶體管(至少與總線和輸入線路之一相連)、有電流通路的開關NMOS晶體管(其一端與總線相連,另一端與輸入線路相連)。開關NMOS晶體管的閾值電壓比保護NMOS晶體管的閾值電壓要高。
文檔編號H03K17/16GK1315783SQ0111187
公開日2001年10月3日 申請日期2001年3月22日 優(yōu)先權(quán)日2000年3月24日
發(fā)明者福岡正人 申請人:株式會社東芝