1.一種基于IP硬核的數(shù)字芯片版圖設(shè)計(jì)方法，包括以下步驟：
第一部分：IP硬核設(shè)計(jì)
IP硬核的設(shè)計(jì)分為五個(gè)步驟：
A.邏輯設(shè)計(jì)：按照數(shù)字芯片功能提取出獨(dú)立可復(fù)用的IP模塊，完成IP模塊的邏輯代碼設(shè)計(jì)，并進(jìn)行仿真和功能驗(yàn)證；
B.邏輯綜合：使用芯片制造商提供的目標(biāo)工藝庫(kù)實(shí)現(xiàn)用硬件描述語(yǔ)言描述的IP模塊的功能，完成了RTL級(jí)電路描述到電路圖描述的轉(zhuǎn)換；
C.物理設(shè)計(jì)：物理設(shè)計(jì)完成了IP網(wǎng)表到版圖的轉(zhuǎn)換，具體包含以下幾個(gè)步驟：
C.1.布局規(guī)劃：定義IP硬核的面積、對(duì)外引腳排列以及內(nèi)部宏單元模塊的位置規(guī)劃，是IP硬核版圖設(shè)計(jì)的藍(lán)圖；
C.2.電源規(guī)劃：在布線空間充裕的情況下使用加寬、加密電源網(wǎng)絡(luò)，同時(shí)使用電源環(huán)、電源條帶、電源軌線供電方式；
C.3.標(biāo)準(zhǔn)單元放置：按照時(shí)序要求以及擁塞程度為參考的方式驅(qū)動(dòng)標(biāo)準(zhǔn)單元放置；
C.4.時(shí)鐘樹(shù)綜合：按照時(shí)鐘周期、時(shí)鐘樹(shù)最大延遲與最小延遲、時(shí)鐘歪斜以及傳遞時(shí)間的要求完成時(shí)鐘信號(hào)的布線；
C.5.布線：按照時(shí)序約束要求，使用EDA工具自動(dòng)完成全局布線和詳細(xì)布線；
D.版圖驗(yàn)證：完成版圖的可制造性設(shè)計(jì)、設(shè)計(jì)規(guī)則檢查、電學(xué)規(guī)則檢查以及版圖與電路圖對(duì)照檢查，并提供檢查報(bào)告；
E.硬核建模：由EDA軟件自動(dòng)提取IP硬核模型，包括：
E.1.功能模型：描述IP硬核功能行為，用于芯片頂層仿真以及驗(yàn)證；
E.2.時(shí)序模型：描述IP硬核的時(shí)序行為，用于系統(tǒng)級(jí)數(shù)字芯片設(shè)計(jì)時(shí)綜合，靜態(tài)時(shí)序分析以及時(shí)序驅(qū)動(dòng)的布局布線；
E.3.物理模型：描述IP硬核的物理信息，用于系統(tǒng)級(jí)數(shù)字芯片設(shè)計(jì)時(shí)的物理綜合以 及布局布線；
E.4.功耗模型：描述IP硬核的功耗信息，用于系統(tǒng)級(jí)數(shù)字芯片設(shè)計(jì)時(shí)進(jìn)行電源分布以及電壓降，EM分析；
第二部分：數(shù)字芯片版圖設(shè)計(jì)
基于IP硬核的數(shù)字芯片版圖設(shè)計(jì)分為以下三個(gè)步驟：
A.數(shù)字芯片邏輯設(shè)計(jì)：根據(jù)IP硬核功能以及數(shù)字芯片功能要求，完成數(shù)字芯片邏輯設(shè)計(jì)；
B.調(diào)用IP硬核布局布線：擺放IP硬核在數(shù)字芯片版圖中的位置，由EDA工具自動(dòng)完成布局布線；
C.版圖驗(yàn)證：對(duì)數(shù)字芯片版圖進(jìn)行可制造性設(shè)計(jì)、設(shè)計(jì)規(guī)則檢查、電學(xué)規(guī)則檢查以及版圖與電路圖對(duì)照檢查，使用靜態(tài)時(shí)序分析方法對(duì)版圖進(jìn)行時(shí)序檢查，并生成報(bào)告。