一種輸入驅(qū)動(dòng)的多米諾電路設(shè)計(jì)的制作方法
【專(zhuān)利摘要】本發(fā)明涉及一種輸入驅(qū)動(dòng)的多米諾電路設(shè)計(jì)，并對(duì)多米諾電路進(jìn)行結(jié)構(gòu)優(yōu)化，去除時(shí)鐘晶體管，由組合的輸入數(shù)據(jù)代替時(shí)鐘信號(hào)，從而實(shí)現(xiàn)動(dòng)態(tài)功耗減少，電路減少了晶體管數(shù)目從而縮短了工作時(shí)間提高了電路性能、減小了電路版圖面積；本發(fā)明有效地解決了由時(shí)鐘引起的高功耗問(wèn)題，它使電路去除了時(shí)鐘信號(hào)，用組合輸入代替時(shí)鐘信號(hào)，這樣可以大大減少晶體管打開(kāi)與關(guān)斷的次數(shù)，從而有效的降低電路的動(dòng)態(tài)功耗、減小芯片版圖面積。
【專(zhuān)利說(shuō)明】一種輸入驅(qū)動(dòng)的多米諾電路設(shè)計(jì)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種多米諾電路，屬于電路設(shè)計(jì)領(lǐng)域，尤其涉及一種輸入驅(qū)動(dòng)的多米諾電路設(shè)計(jì)。
【背景技術(shù)】
[0002]目前，集成電路工藝水平日益提高，半導(dǎo)體器件的工藝尺寸不斷減小，芯片集成度不斷提高，單片芯片上可集成的功能單元不斷增加，由此導(dǎo)致電路的總功耗越來(lái)越高。此夕卜，以電池供電的便攜式電子產(chǎn)品的應(yīng)用日漸廣泛，如掌上電腦、手機(jī)、筆記本電腦等。電池供電時(shí)間縮短和電路熱效應(yīng)現(xiàn)象越來(lái)越嚴(yán)重，電路功耗問(wèn)題成為電路設(shè)計(jì)的關(guān)鍵性問(wèn)題，特別是超大規(guī)模集成電路設(shè)計(jì)的功耗問(wèn)題已經(jīng)無(wú)法回避。在集成電路工藝進(jìn)入深亞微米和超深亞微米后，功耗問(wèn)題成為大規(guī)模集成電路設(shè)計(jì)領(lǐng)域中繼性能、面積后的又一關(guān)鍵性問(wèn)題，因此，針對(duì)低功耗技術(shù)的研究已具有極其重要的地位。如圖1所示，傳統(tǒng)多米諾電路包括四部分，一個(gè)時(shí)鐘PMOS晶體管Mp、一個(gè)時(shí)鐘NMOS晶體管Me和PDN以及一個(gè)反相器;MP的源極連接電源電壓，Mp的漏極連接PDN的漏極；PDN的源極連接M6的漏極，M6的源極連接地；反相器的輸入端連接Mp的漏極，反相器的輸出端作為傳統(tǒng)多米諾邏輯電路的輸出端。Mp、Me和PDN的柵極作為電路的輸入端，PDN的柵極連接輸入數(shù)據(jù)，Mp和Me的柵極連接時(shí)鐘信號(hào)CLK ;當(dāng)CLK=O時(shí)結(jié)點(diǎn)I被PMOS管Mp預(yù)充至VDD。在此期間，NMOS求值管Me關(guān)斷，下拉路徑不工作；當(dāng)CLK=I時(shí)預(yù)充電管Mp關(guān)斷，求值管札導(dǎo)通。輸出根據(jù)輸入值和下拉拓?fù)浣Y(jié)構(gòu)的情況有條件放電；在工作過(guò)程中，多米諾的時(shí)鐘功耗很大，特別是因?yàn)榻Y(jié)點(diǎn)I會(huì)頻繁的充放電；業(yè)已提出了諸多降低多米諾電路功耗的方法，如多電源電壓技術(shù)、門(mén)控時(shí)鐘技術(shù)、P型網(wǎng)絡(luò)技術(shù)、電荷自補(bǔ)償技術(shù)和窄脈沖技術(shù)等，但是，對(duì)于多米諾電路，大量功耗消耗在時(shí)鐘網(wǎng)絡(luò)，而以上這些技術(shù)并沒(méi)有針對(duì)時(shí)鐘信號(hào)進(jìn)行優(yōu)化，對(duì)功耗的抑制作用十分有限。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的在于提供了一種輸入驅(qū)動(dòng)的多米諾電路設(shè)計(jì)，并對(duì)多米諾電路進(jìn)行結(jié)構(gòu)優(yōu)化，去除時(shí)鐘晶體管，由組合的輸入數(shù)據(jù)代替時(shí)鐘信號(hào)，從而實(shí)現(xiàn)動(dòng)態(tài)功耗減少，電路減少了晶體管數(shù)目從而縮短了工作時(shí)間提高了電路性能、減小了電路版圖面積。
[0004]為實(shí)現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案為一種輸入驅(qū)動(dòng)的多米諾電路設(shè)計(jì)，電路有兩個(gè)工作階段，預(yù)充階段和求值階段，這與傳統(tǒng)多米諾電路相同；不同在于時(shí)鐘信號(hào)由輸入數(shù)據(jù)組合代替；對(duì)于傳統(tǒng)Footless型多米諾電路，在預(yù)充階段，所有的輸入必須為低電平使PDN截止，從而保證動(dòng)態(tài)結(jié)點(diǎn)預(yù)充至高電平；輸入驅(qū)動(dòng)的多米諾電路利用傳統(tǒng)Footless型多米諾電路的這一特點(diǎn)，在預(yù)充階段，采用一個(gè)低電平信號(hào)或一組低電平信號(hào)代替時(shí)鐘信號(hào)，當(dāng)此輸入信號(hào)為高電平時(shí)，求值階段開(kāi)始；輸入驅(qū)動(dòng)的多米諾電路去除了時(shí)鐘信號(hào)，該電路包括三部分即預(yù)充電PMOS管組成的PUN、PDN和一個(gè)反相器；預(yù)充電PUN通過(guò)PDN得到，根據(jù)PDN中支路條數(shù)，每條支路中選取任意一個(gè)控制PUN的輸入數(shù)據(jù)，用此輸入數(shù)據(jù)同時(shí)控制PMOS管，由PMOS管串聯(lián)成為預(yù)充電PUN ;預(yù)充電PUN的源極連接電源電壓，預(yù)充電PUN的漏極連接TON的漏極；PDN的源極連接地；反相器的輸入端連接I3DN的漏極，反相器的輸出端作為輸入驅(qū)動(dòng)的多米諾電路的輸出端；預(yù)充電PUN和PDN的柵極作為電路的輸入端，連接輸入數(shù)據(jù)；當(dāng)控制預(yù)充電PUN的輸入數(shù)據(jù)為低電平時(shí)，預(yù)充電PUN導(dǎo)通，結(jié)點(diǎn)I被PMOS管預(yù)充至VDD ;而相同于PMOS管的輸入數(shù)據(jù)也控制了 I3DN中每條之路中的一個(gè)NMOS管，所以下拉路徑不工作；當(dāng)控制預(yù)充電PUN的輸入數(shù)據(jù)為高電平時(shí)，預(yù)充電PUN關(guān)斷，相同輸入數(shù)據(jù)控制PDN中的NMOS管導(dǎo)通，輸出根據(jù)輸入值和PDN中其他NMOS管導(dǎo)通情況有條件放電。因此，輸入驅(qū)動(dòng)的多米諾電路去除了時(shí)鐘信號(hào)和時(shí)鐘晶體管，對(duì)功耗有更好的抑制作用，降低了動(dòng)態(tài)功耗。
[0005]與現(xiàn)有技術(shù)相比，本發(fā)明具有如下有益效果。
[0006]本發(fā)明有效地解決了由時(shí)鐘引起的高功耗問(wèn)題，它使電路去除了時(shí)鐘信號(hào)，用組合輸入代替時(shí)鐘信號(hào)，這樣可以大大減少晶體管打開(kāi)與關(guān)斷的次數(shù)，從而有效的降低電路的動(dòng)態(tài)功耗、減小芯片版圖面積。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0007]圖1為傳統(tǒng)多米諾電路示意圖。
[0008]圖2為多輸入驅(qū)動(dòng)的多米諾電路示意圖。
[0009]圖3a傳統(tǒng)多米諾“與”邏輯電路圖。
[0010]圖3b優(yōu)化后輸入驅(qū)動(dòng)的多米諾“與”電路圖。
[0011]圖4a為傳統(tǒng)多米諾電路多輸入0UT=A*B*C+D*E*F電路示意圖。
[0012]圖4b優(yōu)化后多米諾電路多輸入0UT=A*B*C+D*E*F電路示意圖。
【具體實(shí)施方式】
[0013]以下將結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步說(shuō)明。
[0014]如圖2所示為多輸入驅(qū)動(dòng)的多米諾電路示意圖，輸入驅(qū)動(dòng)的多米諾電路去除了時(shí)鐘信號(hào)，其電路包括三部分即預(yù)充電PUN、PDN和一個(gè)反相器；預(yù)充電PUN通過(guò)PDN得到，根據(jù)TON中支路條數(shù)，每條支路中選取任意一個(gè)控制NMOS管的輸入數(shù)據(jù)，用此輸入數(shù)據(jù)同時(shí)控制PMOS管，由PMOS管串聯(lián)成為預(yù)充電PUN ;預(yù)充電PUN的源極連接電源電壓，預(yù)充電PUN的漏極連接PDN的漏極；PDN的源極連接地；反相器的輸入端連接PDN的漏極，反相器的輸出端作為輸入驅(qū)動(dòng)的多米諾電路的輸出端；預(yù)充電PUN和PDN的柵極作為電路的輸入端，連接輸入數(shù)據(jù)；當(dāng)控制預(yù)充電PUN的輸入數(shù)據(jù)為低電平時(shí)，預(yù)充電PUN導(dǎo)通，結(jié)點(diǎn)I被PMOS管預(yù)充至VDD ;而相同于PMOS管的輸入數(shù)據(jù)也控制了 I3DN中每條之路中的一個(gè)NMOS管，所以下拉路徑不工作；當(dāng)控制預(yù)充電PUN的輸入數(shù)據(jù)為高電平時(shí)，預(yù)充電PUN關(guān)斷，相同輸入數(shù)據(jù)控制PDN中的NMOS管導(dǎo)通，輸出根據(jù)輸入值和PDN中其他NMOS管導(dǎo)通情況有條件放電。
[0015]根據(jù)上述多米諾電路結(jié)構(gòu)優(yōu)化過(guò)程，以一個(gè)2輸入“與”邏輯門(mén)為例，傳統(tǒng)多米諾電路和輸入驅(qū)動(dòng)的多米諾電路如圖3(a)?3(b)所示。
[0016]傳統(tǒng)多米諾“與”邏輯電路如圖3 (a)所示，包括I個(gè)PMOS晶體管PM1, 3個(gè)NMOS晶體管Wp NM2, NM3,以及一個(gè)反相器JM1的源極連接電源電壓，PM1的漏極連接NM1的漏極；NM1的源極連接NM2的漏極，NM2的源極連接NM3的漏極，NM3的源極連接地；反相器的輸入端連接NM1的漏極，反相器的輸出端作為傳統(tǒng)多米諾與門(mén)邏輯電路的輸出端JMpWpNMyNM3的柵極作為電路的輸入端，W1和NM2的柵極連接輸入數(shù)據(jù)，分別為輸入A和輸入B，PM1和NM3的柵極連接時(shí)鐘信號(hào)CLK ;基于傳統(tǒng)多米諾電路優(yōu)化后的輸入驅(qū)動(dòng)的多米諾“與”電路如圖3 (b)所示，包括I個(gè)PMOS晶體管PM1, 2個(gè)NMOS晶體管匪。NM2,以及一個(gè)反相器；ΡΜ^的源極連接電源電壓，PM1的漏極連接W1的漏極的源極連接NM2的漏極，NM2的源極連接地；反相器的輸入端連接的漏極，反相器的輸出端作為輸入驅(qū)動(dòng)的多米諾與門(mén)邏輯電路的輸出端的柵極作為電路的輸入端，PM1和NM1的柵極連接輸入數(shù)據(jù)A，代替時(shí)鐘信號(hào)，NM2的柵極連接輸入數(shù)據(jù)B ;優(yōu)化后的多米諾電路不再存在時(shí)鐘信號(hào)。
[0017]根據(jù)上述多米諾電路結(jié)構(gòu)優(yōu)化過(guò)程，多輸入0UT=A*B*C+D*E*F邏輯，傳統(tǒng)動(dòng)態(tài)邏輯電路和輸入驅(qū)動(dòng)的多米諾電路如圖4(a)~4(b)所示。
[0018]傳統(tǒng)多米諾電路0UT=A*B*C+D*E*F如圖4 (a)所示，包括I個(gè)PMOS晶體管PM1, 7個(gè)NMOS晶體管NM1' NM2, NM3> NM4, NM5, NM6, NM7,以及一個(gè)反相器JM1的源極連接電源電壓，PM1的漏極連接NM1和NM4的漏極；一條支路NM1的源極連接NM2的漏極，NM2的源極連接NM3的漏極，NM3的源極連接NM7的漏極，NM7的源極接地；另一條支路NM4的源極連接NM5的漏極，NM5的源極連接NM6的漏極，NM6的源極連接NM7的漏極；反相器的輸入端連接NM1和NM4的漏極，反相器的輸出端作為傳統(tǒng)多米諾電路0UT=A*B*C+D*E*F的輸出端；PMp NM1' NM2, NM3> NM4,ΝΜ5、ΝΜ6、ΝΜ7的柵極作為電路的輸人端，NMpNMyNMrΝΜ4、ΝΜ5和NM6的柵極連接輸人數(shù)據(jù)，分別為輸入Α、輸入B、輸入C、輸入D、輸入E和輸入F，PM1和NM7的柵極連接時(shí)鐘信號(hào)CLK ；如圖4 (b)所示為基于傳統(tǒng)多米諾電路優(yōu)化后的輸入驅(qū)動(dòng)的多米諾電路0UT=A*B*C+D*E*F包括2個(gè)PMOS晶體管PM1和PM2,6個(gè)NMOS晶體管NMpNM^NMyNMpNMpNM6,以及一個(gè)反相器JM1的源極連接電源電壓，PM1的漏極連接PM2的漏極，PM2的漏極連接NM1和NM4的漏極?’一條支路NM1的源極連接NM2的漏極，NM2的源極連接NM3的漏極，NM3的源極接地；另一條支路NM4的源極連 接NM5的漏極，NM5的源極連接NM6的漏極，NM6的源極連接NM3的源極；反相器的輸入端連接和NM4的漏極，反相器的輸出端作為輸入驅(qū)動(dòng)的多米諾電路0UT=A*B*C+D*E*F的輸出端；優(yōu)化后的多米諾電路不再存在時(shí)鐘信號(hào)，下拉路徑減少了 NMOS管數(shù)量。
【權(quán)利要求】
1.一種輸入驅(qū)動(dòng)的多米諾電路設(shè)計(jì)，其特征在于:該輸入驅(qū)動(dòng)的多米諾電路去除了時(shí)鐘信號(hào)，其電路包括三部分即預(yù)充電PMOS管組成的PUN、PDN和一個(gè)反相器；預(yù)充電PUN通過(guò)PDN得到，根據(jù)PDN中支路條數(shù)，每條支路中選取任意一個(gè)控制NMOS管的輸入數(shù)據(jù)，用此輸入數(shù)據(jù)同時(shí)控制PMOS管，由PMOS管串聯(lián)成為預(yù)充電PUN ;預(yù)充電PUN的源極連接電源電壓，預(yù)充電PUN的漏極連接I3DN的漏極；PDN的源極連接地；反相器的輸入端連接I3DN的漏極，反相器的輸出端作為輸入驅(qū)動(dòng)的多米諾電路的輸出端；預(yù)充電PUN和PDN的柵極作為電路的輸入端，連接輸入數(shù)據(jù)；當(dāng)控制預(yù)充電PUN的輸入數(shù)據(jù)為低電平時(shí)，預(yù)充電PUN導(dǎo)通，結(jié)點(diǎn)I被PUN預(yù)充至VDD ;而相同于PUN的輸入數(shù)據(jù)也控制了 I3DN中每條之路中的一個(gè)NMOS管，故下拉路徑不工作；當(dāng)控制預(yù)充電PUN的輸入數(shù)據(jù)為高電平時(shí)，預(yù)充電PUN關(guān)斷，相同輸入數(shù)據(jù)控制PDN中的NMOS管導(dǎo)通，輸出根據(jù)輸入值和PDN中其他NMOS管導(dǎo)通情況有條件放電。
2.根據(jù)權(quán)利要求1所述的一種輸入驅(qū)動(dòng)的多米諾電路設(shè)計(jì)，其特征在于:以一2輸入“與”邏輯門(mén)為例，傳統(tǒng)多米諾“與”邏輯電路包括I個(gè)PMOS晶體管PM1, 3個(gè)NMOS晶體管NMpNMyNM3,以及一個(gè)反相器JM1的源極連接電源電壓，PM1的漏極連接NM1的漏極的源極連接NM2的漏極，NM2的源極連接NM3的漏極，NM3的源極連接地；反相器的輸入端連接NM1的漏極，反相器的輸出端作為傳統(tǒng)多米諾與門(mén)邏輯電路的輸出端PM1、匪PNMyNM3的柵極作為電路的輸入端，匪:和NM2的柵極連接輸入數(shù)據(jù)，分別為輸入A和輸入B，PM1和NM3的柵極連接時(shí)鐘信號(hào)CLK ;基于傳統(tǒng)多米諾邏輯電路優(yōu)化后的輸入驅(qū)動(dòng)的多米諾“與”電路包括I個(gè)PMOS晶體管PM1, 2個(gè)NMOS晶體管NMpNM2,以及一個(gè)反相器PM1的源極連接電源電壓，PM1的漏極連接W1的漏極。W1的源極連接NM2的漏極，NM2的源極連接地；反相器的輸入端連接NM1的漏極，反相器的輸出端作為輸入驅(qū)動(dòng)的多米諾與門(mén)邏輯電路的輸出端；ΡΜρNMpNM2的柵極作為電路的輸入端，PM1和NM1的柵極連接輸入數(shù)據(jù)A，代替時(shí)鐘信號(hào)，NM2的柵極連接輸入數(shù)據(jù)B ;優(yōu)化后的多米諾電路不再存在時(shí)鐘信號(hào)； 根據(jù)上述多米諾邏輯電路結(jié)構(gòu)優(yōu)化過(guò)程，多輸入0UT=A*B*C+D*E*F邏輯，傳統(tǒng)多米諾邏輯電路 0UT=A*B*C+D*E*F 包括 I 個(gè) PMOS 晶體管 PM1, 7 個(gè) NMOS 晶體管 NM1' NM2, NM3> NM4,NM5、NM6、NM7，以及一個(gè)反相器PM1的源極連接電源電壓，PM1的漏極連接NM1和NM4的漏極；一條支路NM1的源極連接NM2的漏極，NM2的源極連接NM3的漏極，NM3的源極連接NM7的漏極，NM7的源極接地；另一條支路NM4的源極連接NM5的漏極，NM5的源極連接NM6的漏極，NM6的源極連接NM7的漏極；反相器的輸入端連接NM1和NM4的漏極，反相器的輸出端作為傳統(tǒng)多米諾電路 0UT=A*B*C+D*E*F 的輸出端 JM1' NM1' NM2、NM3> NM4, NM5、NM6, NM7 的柵極作為電路的輸入端，NMp匪2、NM3> NM4, NM5和NM6的柵極連接輸入數(shù)據(jù)，分別為輸入A、輸入B、輸入C、輸入D、輸入E和輸入F，PM1和NM7的柵極連接時(shí)鐘信號(hào)CLK ;基于傳統(tǒng)多米諾電路優(yōu)化后的輸入驅(qū)動(dòng)的多米諾電路0UT=A*B*C+D*E*F包括2個(gè)PMOS晶體管PM1和PM2,6個(gè)NMOS晶體管NMp NM2, NM3> NM4, NM5, NM6,以及一個(gè)反相器。PM1的源極連接電源電壓，PM1的漏極連接PM2的漏極，PM2的漏極連接NM1和NM4的漏極；一條支路NM1的源極連接NM2的漏極，NM2的源極連接NM3的漏極，NM3的源極接地；另一條支路NM4的源極連接NM5的漏極，NM5的源極連接NM6的漏極，NM6的源極連接W3的源極；反相器的輸入端連接W1和NM4的漏極，反相器的輸出端作為輸入驅(qū)動(dòng)的多米諾電路0UT=A*B*C+D*E*F的輸出端；優(yōu)化后的多米諾電路不再存在時(shí)鐘信號(hào)，下拉路徑減少了 NMOS管數(shù)量。
【文檔編號(hào)】H03K19/017GK103701451SQ201310689639
【公開(kāi)日】2014年4月2日 申請(qǐng)日期:2013年12月16日 優(yōu)先權(quán)日:2013年12月16日
【發(fā)明者】汪金輝, 王莉娜, 侯立剛, 宮娜, 楊澤重, 王艷豐 申請(qǐng)人:北京工業(yè)大學(xué)