本發(fā)明屬于集成電路技術(shù)，具體涉及一種數(shù)字芯片版圖設(shè)計方法。

背景技術(shù)：

數(shù)字芯片版圖設(shè)計是數(shù)字芯片設(shè)計的重要組成部分，它實現(xiàn)了芯片RTL級代碼到GDSII版圖的轉(zhuǎn)化，版圖設(shè)計的好壞直接決定了芯片能否滿足功能和性能的需求，能否滿足加工投片需求，以及芯片成品率的高低。目前，大部分數(shù)字芯片版圖設(shè)計是基于代工廠或者IP公司提供的標準單元庫設(shè)計的。這種方法要求設(shè)計者在每一款芯片設(shè)計過程中從零開始，多次迭代，從而造成設(shè)計效率低下，設(shè)計周期漫長。隨著數(shù)字集成電路設(shè)計規(guī)模以及復(fù)雜度的大幅提高，傳統(tǒng)的基于標準單元庫的版圖設(shè)計方法需要更長的設(shè)計周期，已經(jīng)成為數(shù)字芯片設(shè)計效率提高的瓶頸。

為了能夠提高數(shù)字芯片版圖設(shè)計效率，提高設(shè)計可靠性，本發(fā)明提出了一種基于IP硬核的數(shù)字芯片版圖設(shè)計方法。通過固化成熟IP的版圖，提取IP硬核的物理模型以及時序信息，建立統(tǒng)一的管理規(guī)則，在規(guī)模較大數(shù)字芯片版圖設(shè)計過程中，調(diào)用已有IP硬核，完成自動布局布線。

技術(shù)實現(xiàn)要素：

1.本發(fā)明要解決的技術(shù)問題：本發(fā)明的目的是提出一種基于IP硬核的數(shù)字芯片設(shè)計方法，以解決目前基于標準單元設(shè)計芯片版圖的方法所遇到的不利于協(xié)同合作、效率較低以及可靠性較低的問題。

2.本發(fā)明的技術(shù)方案可以分為兩部分：第一部分是完成特定功能的IP硬核設(shè)計，并流片驗證，提取IP硬核的時序模型以及物理模型，建立統(tǒng)一的管理規(guī)則；第二部分是調(diào)用IP硬核完成數(shù)字芯片版圖設(shè)計。具體實現(xiàn)要點如下：

一種基于IP硬核的數(shù)字芯片版圖設(shè)計方法，包括以下步驟：

第一部分：IP硬核設(shè)計

IP硬核的設(shè)計分為五個步驟：

A.邏輯設(shè)計：按照數(shù)字芯片功能提取出獨立可復(fù)用的IP模塊，完成IP模塊的邏輯代碼設(shè)計，并進行仿真和功能驗證。

B.邏輯綜合：使用芯片制造商提供的目標工藝庫實現(xiàn)用硬件描述語言描述的IP模塊的功能，完成了RTL級電路描述到電路圖描述的轉(zhuǎn)換。

C.物理設(shè)計：物理設(shè)計完成了IP網(wǎng)表到版圖的轉(zhuǎn)換，具體包含以下幾個步驟：C.1.布局規(guī)劃：定義IP硬核的面積、對外引腳排列以及內(nèi)部宏單元模塊的位置規(guī)劃，是IP硬核版圖設(shè)計的藍圖。

C.2.電源規(guī)劃：在布線空間充裕的情況下使用加寬、加密電源網(wǎng)絡(luò)，同時使用電源環(huán)、電源條帶、電源軌線供電方式。

C.3.標準單元放置：按照時序要求以及擁塞程度為參考的方式驅(qū)動標準單元放置。

C.4.時鐘樹綜合：按照時鐘周期、時鐘樹最大延遲與最小延遲、時鐘歪斜以及傳遞時間的要求完成時鐘信號的布線。

C.5.布線：按照時序約束要求，使用EDA工具自動完成全局布線和詳細布線。

D.版圖驗證：完成版圖的可制造性設(shè)計、設(shè)計規(guī)則檢查、電學(xué)規(guī)則檢查以及版圖與電路圖對照檢查，并提供檢查報告。

E.硬核建模：由EDA軟件自動提取IP硬核模型，包括：

E.1.功能模型：描述IP硬核功能行為，用于芯片頂層仿真以及驗證。

E.2.時序模型：描述IP硬核的時序行為，用于系統(tǒng)級數(shù)字芯片設(shè)計時綜合，靜態(tài)時序分析以及時序驅(qū)動的布局布線。

E.3.物理模型：描述IP硬核的物理信息，用于系統(tǒng)級數(shù)字芯片設(shè)計時的物理綜合以及布局布線。

E.4.功耗模型：描述IP硬核的功耗信息，用于系統(tǒng)級數(shù)字芯片設(shè)計時進行電源分布以及電壓降，EM分析。

第二部分：數(shù)字芯片版圖設(shè)計

基于IP硬核的數(shù)字芯片版圖設(shè)計分為以下三個步驟：

A.數(shù)字芯片邏輯設(shè)計：根據(jù)IP硬核功能以及數(shù)字芯片功能要求，完成數(shù)字芯片邏輯設(shè)計。

B.調(diào)用IP硬核布局布線：擺放IP硬核在數(shù)字芯片版圖中的位置，由EDA工具自動完成布局布線。

C.版圖驗證：對數(shù)字芯片版圖進行可制造性設(shè)計、設(shè)計規(guī)則檢查、電學(xué)規(guī)則檢查以及版圖與電路圖對照檢查，使用靜態(tài)時序分析方法對版圖進行時序檢查，并生成報告。

3.本發(fā)明的有益效果：本發(fā)明通過基于IP硬核的版圖設(shè)計方法完成規(guī)模較大的數(shù)字芯片版圖設(shè)計，使得IP硬核復(fù)用，提高了設(shè)計效率和可靠性，同時便于更大規(guī)模數(shù)字芯片版圖設(shè)計時進行分工協(xié)作。

附圖說明

圖1是本發(fā)明的IP硬核設(shè)計流程示意圖。

圖2是本發(fā)明的IP硬核物理設(shè)計流程示意圖。

圖3是本發(fā)明的基于IP硬核的數(shù)字芯片版圖設(shè)計流程示意圖。

具體實施方式

本發(fā)明提出的基于IP硬核的數(shù)字芯片設(shè)計方法，可以解決目前基于標準單元設(shè)計芯片版圖的方法所遇到的不利于協(xié)同合作、效率較低以及可靠性較低的問題。

下面結(jié)合附圖，對本發(fā)明技術(shù)方案進行詳細描述。

圖1給出了本發(fā)明中IP硬核的設(shè)計流程示意圖，其中虛線方框內(nèi)容為非必要步驟。主要包括：IP硬核的邏輯設(shè)計、邏輯綜合、物理設(shè)計、版圖驗證以及硬核建模幾個步驟。

(1)邏輯設(shè)計是按照數(shù)字芯片功能提取出獨立可復(fù)用的IP模塊，使用硬件描述語言(Verilog或VHDL)完成IP模塊的代碼設(shè)計，形成RTL級網(wǎng)表文件并進行功能仿真和驗證。為了確保邏輯設(shè)計的正確性和可靠性，有必要在FPGA環(huán)境下進行實物驗證和測試。

(2)邏輯綜合是使用芯片制造商提供的目標工藝庫(基本電路單元)實現(xiàn)用硬件描述語言描述的電路功能，完成了RTL級電路描述到電路圖描述的轉(zhuǎn)換。該步驟需要選定芯片制造商以及目標工藝庫，同時在綜合過程中需要設(shè)置時序約束，并進行面積優(yōu)化。

(3)物理設(shè)計是以邏輯綜合得到的門級網(wǎng)表為基礎(chǔ)，完成IP硬核版圖設(shè)計。其主要包括布局規(guī)劃、電源規(guī)劃、標準單元放置、時鐘樹綜合以及布線等步驟。在物理設(shè)計過程中，設(shè)計者需要關(guān)注IP硬核的時序信息，擁塞信息以及功耗信息等重要指標，形成多種報告，為IP硬核說明書提供各種數(shù)據(jù)。

(4)版圖驗證是保證IP硬核成功流片驗證的重要步驟，主要包括了可制造性設(shè)計(DFM)、設(shè)計規(guī)則檢查(DRC)、電學(xué)規(guī)則檢查(ERC)以及版圖與電路圖對照檢查(LVS)等方面。這些檢查均按照芯片制造商提供的檢查規(guī)則，由相應(yīng)的EDA工具自動完成并提供報告。這些檢查通過后，IP硬核就可以交付芯片制造商進行流片驗證(圖中虛線方框內(nèi)容)。

(5)硬核建模是在完成IP硬核的物理設(shè)計之后，對其建立一系列模型以供系統(tǒng)級數(shù)字芯片版圖設(shè)計過程中有效地重用IP硬核，這些模型通常由EDA軟件自動提取生成。IP硬核建模主要包括的模型有功能模型、時序模型、物理模型以及功耗模型。

圖2給出了本發(fā)明中IP硬核物理設(shè)計流程示意圖，其中虛線圓框內(nèi)容為設(shè)計源碼，代表了IP硬核的門級網(wǎng)表。主要包括：布局規(guī)劃、電源規(guī)劃、標準單元放置、時鐘樹綜合以及布線等幾個步驟。

(1)布局規(guī)劃定義了IP硬核的面積、對外引腳排列以及內(nèi)部宏單元模塊的位置等，同時完成布線通道的生成以及布線網(wǎng)格的定義，規(guī)劃出IP硬核版圖設(shè)計的藍圖。

(2)電源規(guī)劃是完成IP硬核內(nèi)部的供電網(wǎng)絡(luò)設(shè)計，一般原則是在布線空間充裕的情況 下盡可能的加寬、加密電源網(wǎng)絡(luò)，同時使用電源環(huán)、電源條帶、電源軌線等多種供電方式。通常在深亞微米工藝下，要求芯片的IR-drop小于理想供電電壓的5％，考慮到某些瞬時時刻的工作電流可能會比較大，因此要求IP硬核的電源網(wǎng)絡(luò)IR-drop要保持在理想電壓的1％以下。

(3)標準單元放置是在完成了對外引腳以及內(nèi)部宏單元的位置規(guī)劃和放置之后，按照時序要求以及擁塞程度為參考的方式驅(qū)動標準單元的擺放，同時進行面積和時序的優(yōu)化。

(4)時鐘樹綜合是按照時序約束文件要求，兼顧時鐘周期、時鐘樹最大延遲與最小延遲、時鐘歪斜(skew)以及傳遞時間(transition time)等多個因素完成時鐘信號的布線。

(5)布線一般包括全局布線和詳細布線兩個步驟，均是由EDA工具按照設(shè)計人員施加的約束自動完成。在布線過程中需要關(guān)注IP硬核的時序是否滿足設(shè)計需求，如果不滿足則需要回到布局規(guī)劃重新對版圖內(nèi)部模塊的擺放位置進行優(yōu)化。

圖3給出了本發(fā)明中基于IP硬核的數(shù)字芯片版圖設(shè)計流程示意圖，其中虛線方框為已經(jīng)完成設(shè)計的IP硬核。主要包括：數(shù)字芯片邏輯設(shè)計、調(diào)用IP硬核布局布線以及版圖驗證等幾個步驟。

(1)數(shù)字芯片邏輯設(shè)計是根據(jù)已經(jīng)建立的IP硬核功能以及數(shù)字芯片功能要求，完成數(shù)字芯片邏輯代碼設(shè)計。由于使用已有IP硬核，很多功能已經(jīng)實現(xiàn)，數(shù)字芯片邏輯設(shè)計復(fù)雜程度和時間周期都大幅減小，同時具有較高的可靠性。

(2)調(diào)用IP硬核布局布線是根據(jù)芯片接口位置及功能要求合理擺放IP硬核在數(shù)字芯片版圖中的位置，使得時序和面積最優(yōu)，并由EDA工具自動完成布局布線。由于IP硬核版圖已經(jīng)固化，該步驟主要完成IP硬核之間以及IP硬核與芯片pad之間的連線，布線量小，速度快，并且違反設(shè)計規(guī)則的布線也會很少。

(3)版圖驗證是對數(shù)字芯片版圖進行可制造性設(shè)計(DFM)、設(shè)計規(guī)則檢查(DRC)、電學(xué)規(guī)則檢查(ERC)以及版圖與電路圖對照檢查(LVS)等工作，這些檢查均按照芯片制 造商提供的檢查規(guī)則，由相應(yīng)的EDA工具自動完成并提供報告。另外該步驟需要使用靜態(tài)時序分析方法對版圖進行時序檢查，以確保流片加工的可靠性，提高良品率。