本發(fā)明屬于微電子領(lǐng)域，具體說是一種基于微控制器和FPGA的并行通信方法。

背景技術(shù)：

近年來，F(xiàn)PGA應(yīng)用已經(jīng)從過去通信基礎(chǔ)設(shè)備這一非常窄的領(lǐng)域迅速擴(kuò)展到了今天非常廣泛的應(yīng)用領(lǐng)域。在許多新興和快速成長的市場上，F(xiàn)PGA作為核心器件而被廣泛采用。無線通信、工業(yè)、科學(xué)及測量、醫(yī)療設(shè)備、音視頻廣播、汽車、計(jì)算、存儲應(yīng)用和快速發(fā)展的消費(fèi)品市場，都成為FPGA業(yè)務(wù)發(fā)展的重點(diǎn)領(lǐng)域。單片機(jī)以其體積小、功能齊全、價格低廉、可靠性高等方面具有獨(dú)特優(yōu)點(diǎn)，長期以來被廣泛應(yīng)用在各個領(lǐng)域。在功能上微控制器與FPGA器件有很強(qiáng)的互補(bǔ)性，微控制器具有性價比高、功能靈活、易于用戶使用、良好的數(shù)據(jù)處理能力特點(diǎn),FPGA則具有高速、高可靠性及開發(fā)便捷、規(guī)范等特點(diǎn)。因微控制器+FPGA的硬件設(shè)計(jì)架構(gòu)方案既具有高速的數(shù)據(jù)采集、數(shù)據(jù)處理，并行通信及完備的控制能力等特點(diǎn)，可以在許多需要高性能的領(lǐng)域得到應(yīng)用。而微控制器與FPGA之間的通信設(shè)計(jì)顯得尤為重要。

目前，微控制器與FPGA之間的通信方式主要有兩種：一種是低速的串行通信，包括UART和SPI等方式；另一種是高速的并行通信。串行通信缺點(diǎn)速度低，優(yōu)點(diǎn)是接口簡單，軟件實(shí)現(xiàn)復(fù)雜度低。高速并行通信優(yōu)點(diǎn)是速度高，但是接口復(fù)雜，軟件實(shí)現(xiàn)復(fù)雜度高。因此，針對此現(xiàn)狀，本發(fā)明一種基于STM32F746和FPGA的FSMC并行通信方式，相對以往微控制器與FPGA串行通信方式速度低、并行通信結(jié)構(gòu)復(fù)雜，源代碼多等缺點(diǎn)，使用易于配置的FSMC控制器，具有并行連接結(jié)構(gòu)簡單、通信速度快，通信可靠性高且源代碼少等優(yōu)點(diǎn)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種基于微控制器和FPGA的并行通信方法。

為實(shí)現(xiàn)上述目的，本發(fā)明采用如下的技術(shù)方案是：

一種基于微控制器和FPGA的并行通信方法，微控制器與FPGA芯片采用并行連接方式，通過微控制器內(nèi)置的靜態(tài)存儲器控制器將FPGA作為外部SRAM器件，靜態(tài)存儲器控制器使用擴(kuò)展的數(shù)據(jù)總線、地址總線及控制線對FPGA內(nèi)部SRAM空間進(jìn)行讀操作和寫操作。

所述并行連接為微控制器與FPGA芯片之間的數(shù)據(jù)總線、地址總線、控制線的連接，包括：

2-1)微控制器的控制信號線引腳FSMC_NOE、FSMC_NEW和FSMC_NE分別為外部SRAM控制器的讀使能信號、寫使能信號和片選使能信號，分別與FPGA的信號線IOL2P、IOL2N、IOL3P引腳連接；

2-2)擴(kuò)展的16位數(shù)據(jù)總線引腳FSMC_D[0..15]與FPGA輸入輸出引腳IOL[4P..11N]對應(yīng)連接；擴(kuò)展的23位地址總線引腳FSMC A[0.22]與FPGA輸入輸出引腳IOL[12P..23P]引腳對應(yīng)連接；

2-3)中斷信號線引腳INT0和INT1分別與FPGA輸入輸出引腳IOL24P、IOL25N對應(yīng)連接。

所述讀操作包括以下步驟：

3-1)微控制器接收到FPGA INT0引腳發(fā)送的讀操作低電平觸發(fā)中斷信號；

3-2)微控制器控制FSMC_NE引腳發(fā)出FPGA片選信號，F(xiàn)SMC_NOE引腳發(fā)出讀使能信號；

3-3)微控制器在監(jiān)測到FSMC_NOE引腳信號的下降沿，將要讀取數(shù)據(jù)的FPGA內(nèi)部的23位地址發(fā)送到地址總線上；

3-4)FPGA發(fā)出中斷信號INT0后，在FSMC_NOE引腳信號的下降沿接收23位地址，之后將該地址內(nèi)的16位數(shù)據(jù)發(fā)送到數(shù)據(jù)總線；

3-5)FPGA在發(fā)出有效數(shù)據(jù)后，當(dāng)監(jiān)測到FSMC_NE引腳信號的上升沿時，將使中斷信號引腳INT0恢復(fù)到高電平狀態(tài)。

所述寫操作包括以下步驟：

4-1)微控制器控制INT1引腳發(fā)出寫操作低電平觸發(fā)中斷信號；

4-2)微控制器控制INT1引腳發(fā)出中斷信號后，F(xiàn)SMC控制器控制FSMC_NE引腳發(fā)出FPGA低電平片選信號，F(xiàn)SMC_NEW引腳發(fā)出低電平寫使能信號；

4-3)微控制器在FSMC_NEW引腳的下降沿，首先將要寫入數(shù)據(jù)的FPGA內(nèi)部23位地址發(fā)送到地址總線上，之后將待寫入的16位數(shù)據(jù)發(fā)送到數(shù)據(jù)總線；

4-4)微控制器在FSMC_NE引腳的上升沿，將使中斷信號INT1恢復(fù)到高電平狀態(tài)；

4-5)FPGA在監(jiān)測到INT1引腳由電平恢復(fù)高電平時，對內(nèi)部空間數(shù)據(jù)進(jìn)行讀取操作

與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果及優(yōu)點(diǎn)：

1、本發(fā)明的一種基于微控制器和FPGA的并行通信方法，實(shí)現(xiàn)內(nèi)置靜態(tài)存儲器控制器FSMC的微控制器與FPGA之間高速并行總線通信，相對以往微控制器與FPGA串行通信方式速度低、并行通信結(jié)構(gòu)復(fù)雜，源代碼多等缺點(diǎn)，使用易于配置的FSMC控制器，具有并行連接結(jié)構(gòu)簡單、通信速度快，通信可靠性高且源代碼少等優(yōu)點(diǎn)。

2、該并行通信方法的應(yīng)用可以降低微控制器與FPGA通信技術(shù)門檻和開發(fā)成本，也有利于產(chǎn)品集成和產(chǎn)品快速開發(fā)。

附圖說明

圖1為本發(fā)明微控制器與FPGA并行通信的連接原理圖；

圖2為本發(fā)明微控制器與FPGA通信時讀操作的信號時序邏輯圖；

圖3為本發(fā)明微控制器與FPGA通信時寫操作的信號時序邏輯圖。

具體實(shí)施方式

下面結(jié)合附圖及實(shí)施例對本發(fā)明做進(jìn)一步的詳細(xì)說明。

本發(fā)明涉及一種基于微控制器和FPGA(Field－Programmable Gate Array即現(xiàn)場可編程門陣列)的并行通信方式，包括微控制器STM32F746、靜態(tài)存儲器控制器FSMC(Flexible Static Memory Controller，可變靜態(tài)存儲控制器)、FPGA芯片。微控制器通過其內(nèi)置的靜態(tài)存儲器控制器FSMC與FPGA芯片采用一種 簡單有效的并行連接方式，將FPGA內(nèi)部SRAM空間作為微控制器的外部SRAM(Static Random Access Memory，即靜態(tài)隨機(jī)存取存儲器)器件，F(xiàn)SMC控制器使用擴(kuò)展的數(shù)據(jù)總線、地址總線及控制線對FPGA內(nèi)部SRAM空間進(jìn)行讀寫操作的過程，代替以往UART和SPI等串行通信的方式。其中，微控制器芯片型號為STM32F746ZGT6，F(xiàn)PGA芯片型號為XILINX XC6SLX25。

所述微控制器與FPGA芯片采用一種簡單的并行連接方式，包括數(shù)據(jù)總線，地址總線及少量控制線。

所述微控制器通過其內(nèi)置的靜態(tài)存儲器控制器FSMC將FPGA內(nèi)部SRAM空間作為微控制器的外部SRAM器件，微控制器與FPGA的通信是FSMC控制器使用擴(kuò)展的數(shù)據(jù)總線、地址總線及控制線對FPGA內(nèi)部SRAM空間進(jìn)行讀操作和寫操作來完成的。

圖1為本發(fā)明所述的微控制器與FPGA并行通信的連接原理圖。微控制器使用其內(nèi)置的靜態(tài)存儲器控制器FSMC與FPGA采用異步INTEL模式，數(shù)據(jù)線和地址線非復(fù)用的并行方式連接，包括：

1、微控制器的控制信號線FSMC_NOE、FSMC_NEW和FSMC_NE分別為外部SRAM控制器的讀使能信號、寫使能信號和片選使能信號，分別與FPGA的信號線IOL2P、IOL2N、IOL3P引腳連接；

2、擴(kuò)展的16位數(shù)據(jù)總線引腳FSMC_D[0..15]與FPGA輸入輸出引腳IOL[4P..11N]對應(yīng)連接；擴(kuò)展的23位地址總線引腳FSMC A[0.22]與FPGA輸入輸出引腳IOL[12P..23P]引腳對應(yīng)連接；

3、中斷信號線INT0和INT1分別與FPGA輸入輸出引腳IOL24P、IOL25N對應(yīng)連接。

圖2為本發(fā)明所述的微控制器與FPGA通信時讀操作的信號時序邏輯圖。微控制器對FPGA讀操作時序如下：

1、微控制器接收到FPGA INT0引腳發(fā)送的讀操作低電平觸發(fā)中斷信號；

2、微控制器控制FSMC_NE引腳發(fā)出FPGA片選信號，F(xiàn)SMC_NOE引腳 發(fā)出讀使能信號；

3、微控制器在監(jiān)測到FSMC_NOE引腳信號的下降沿，將要讀取數(shù)據(jù)的FPGA內(nèi)部的23位地址發(fā)送到地址總線上；

4、FPGA發(fā)出中斷信號INT0后，在FSMC_NOE引腳信號的下降沿接收23位地址，之后將該地址內(nèi)的16位數(shù)據(jù)發(fā)送到數(shù)據(jù)總線；

5、FPGA在發(fā)出有效數(shù)據(jù)后，當(dāng)監(jiān)測到FSMC_NE引腳信號的上升沿時，將使中斷信號引腳INT0恢復(fù)到高電平狀態(tài)。

圖3位本發(fā)明所述的微控制器與FPGA通信時寫操作的信號時序邏輯圖。微控制器對FPGA寫操作時序如下：

1、微控制器控制INT1引腳發(fā)出寫操作低電平觸發(fā)中斷信號；

2、微控制器控制INT1引腳發(fā)出中斷信號后，F(xiàn)SMC控制器控制FSMC_NE引腳發(fā)出FPGA低電平片選信號，F(xiàn)SMC_NEW引腳發(fā)出低電平寫使能信號；

3、微控制器在FSMC_NEW引腳的下降沿，首先將要寫入數(shù)據(jù)的FPGA內(nèi)部23位地址發(fā)送到地址總線上，之后將待寫入的16位數(shù)據(jù)發(fā)送到數(shù)據(jù)總線；

4、微控制器在FSMC_NE引腳的上升沿，將使中斷信號INT1恢復(fù)到高電平狀態(tài)；

5、FPGA在監(jiān)測到INT1引腳由電平恢復(fù)高電平時，對內(nèi)部空間數(shù)據(jù)進(jìn)行讀取操作。