專利名稱：基于2sd/vrc復(fù)合ehw的時(shí)序邏輯電路逆向設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明屬測試技術(shù)領(lǐng)域，主要用于引進(jìn)電子設(shè)備中輸入輸出較多或電路結(jié)構(gòu)不明或器件不明或器件連接關(guān)系不明時(shí)序邏輯電路工作原理的逆向設(shè)計(jì)，實(shí)現(xiàn)了通過對時(shí)序邏輯電路輸入輸出信號波形進(jìn)行錄取、波形數(shù)據(jù)轉(zhuǎn)換、輸入輸出序列分解(2SD)、電路模型虛擬重構(gòu)(VRC)、子電路進(jìn)化、時(shí)序邏輯電路復(fù)合進(jìn)化獲得時(shí)序邏輯電路的電路模型，通過對該模型的人工干預(yù)獲得其電路原理圖的逆向設(shè)計(jì)方法。
背景技術(shù)：
由于時(shí)序邏輯電路器件之間或輸入輸出之間存在反饋連接，當(dāng)電路輸入信號輸出信號較多或電路結(jié)構(gòu)不明或器件不明或器件連接關(guān)系不明時(shí)，用常規(guī)手段獲取電路的原理圖變得異常困難。目前對輸入信號和輸出信號均較少的時(shí)序邏輯電路，綜合運(yùn)用虛擬重構(gòu)電路和電路進(jìn)化可以利用其輸入序列和輸出序列進(jìn)化出時(shí)序邏輯電路的電路模型，該電路模型具有與原電路相同的功能；當(dāng)時(shí)序邏輯電路輸入信號和輸出信號較多時(shí)，采用電路進(jìn)化的方法往往不能得到理想結(jié)果。由于很多引進(jìn)電子設(shè)備中時(shí)序邏輯電路的輸入輸出較多，因此，通過研究多輸入多輸出時(shí)序邏輯電路的電路進(jìn)化獲得其逆向設(shè)計(jì)方法具有重要的意義。

發(fā)明內(nèi)容
本發(fā)明解決的問題是克服現(xiàn)有方法的不足，針對某些引進(jìn)電子設(shè)備中的輸入輸出較多或電路關(guān)系不明確的時(shí)序邏輯電路，實(shí)現(xiàn)了僅由輸入輸出序列通過虛擬重構(gòu)電路和電路進(jìn)化獲取其電路原理圖的方法。填補(bǔ)了我國現(xiàn)階段無法獲取引進(jìn)電子設(shè)備中多輸入多輸出或電路關(guān)系不明確或器件不明確或器件連接關(guān)系不明確的時(shí)序邏輯電路工作原理逆向設(shè)計(jì)的空白。本發(fā)明的技術(shù)解決方案為一種基于2SD/VRC復(fù)合EHW時(shí)序邏輯電路逆向設(shè)計(jì)方法方法，通過對時(shí)序邏輯電路輸入輸出信號錄取、波形數(shù)據(jù)轉(zhuǎn)換、輸入輸出序列分解(2SD)、電路模型虛擬重構(gòu)(VRC)、子電路進(jìn)化、時(shí)序邏輯電路復(fù)合進(jìn)化獲得時(shí)序邏輯電路的電路進(jìn)化模型，通過對該模型的人工干預(yù)可以獲得對應(yīng)的電路原理圖，實(shí)現(xiàn)時(shí)序邏輯電路的逆向設(shè)計(jì)。其特征在于包括以下步驟(I)首先對未知的時(shí)序邏輯電路輸入輸出信號在線錄取，獲得其輸入輸出波形，并將波形轉(zhuǎn)換為二進(jìn)制數(shù)據(jù)文件，形成輸入序列和輸出序列。(2)依據(jù)時(shí)序邏輯電路功能和電路引腳定義將輸入序列和輸出序列分解成多個(gè)子輸入序列和子輸出序列對，并運(yùn)用壓縮狀態(tài)網(wǎng)絡(luò)動(dòng)態(tài)生成算法形成子序列對的狀態(tài)轉(zhuǎn)移表。(3)構(gòu)建虛擬電路模型，以該模型為基礎(chǔ)單元對多個(gè)子序列對進(jìn)行電路進(jìn)化，獲得子序列對對應(yīng)的子電路模型。進(jìn)化過程中構(gòu)建了基于熵和目標(biāo)函數(shù)的適應(yīng)度評估函數(shù)fitness3,其表述方式如下
權(quán)利要求
1.一種基于2SD/VRC復(fù)合EHW時(shí)序邏輯電路逆向設(shè)計(jì)方法方法，通過對時(shí)序邏輯電路輸入輸出信號錄取、波形數(shù)據(jù)轉(zhuǎn)換、輸入輸出序列分解(2SD)、電路模型虛擬重構(gòu)(VRC)、子電路進(jìn)化、時(shí)序邏輯電路復(fù)合進(jìn)化獲得時(shí)序邏輯電路的電路進(jìn)化模型，通過對該模型的人工干預(yù)可以獲得對應(yīng)的電路原理圖，實(shí)現(xiàn)時(shí)序邏輯電路的逆向設(shè)計(jì)。其特征在于包括以下步驟 (1)首先對未知的時(shí)序邏輯電路輸入輸出信號在線錄取，獲得其輸入輸出波形，并將波形轉(zhuǎn)換為二進(jìn)制數(shù)據(jù)文件，形成輸入序列和輸出序列。
(2)依據(jù)時(shí)序邏輯電路功能和電路引腳定義將輸入序列和輸出序列分解成多個(gè)子輸入序列和子輸出序列對，并運(yùn)用壓縮狀態(tài)網(wǎng)絡(luò)動(dòng)態(tài)生成算法形成子序列對的狀態(tài)轉(zhuǎn)移表。
(3)構(gòu)建虛擬電路模型，以該模型為基礎(chǔ)單元對多個(gè)子序列對進(jìn)行電路進(jìn)化，獲得子序列對對應(yīng)的子電路模型。
(4)以獲得子電路模型為基礎(chǔ)單元，對輸入序列和輸出序列進(jìn)行電路進(jìn)化，得到時(shí)序邏輯電路的電路模型。
(5)對獲得的時(shí)序邏輯電路模型進(jìn)行人工干預(yù)，得到時(shí)序邏輯電路逆向設(shè)計(jì)的電路原理圖。
2.根據(jù)權(quán)利要求1步驟(I)所述的輸入輸出波形轉(zhuǎn)換為二進(jìn)制文件方法，實(shí)現(xiàn)由錄取波形到數(shù)據(jù)文件的轉(zhuǎn)換，同時(shí)可得到時(shí)序邏輯電路確定的、完備的輸入序列和輸出序列，其特征在于根據(jù)步驟(I)所述的信號在線錄取，得到時(shí)序邏輯電路的輸入信號和輸出信號波形；同時(shí)，信號錄取設(shè)備將錄取的波形轉(zhuǎn)換成二進(jìn)制數(shù)據(jù)文件；在已知控制信號的作用下，該二進(jìn)制文件被自動(dòng)分解成多個(gè)輸入序列和輸出序列對；在時(shí)序邏輯電路工作時(shí)進(jìn)行了全程信號錄取，因此得到的輸入序列和輸出序列對具有完備性。
3.根據(jù)權(quán)利要求1步驟(2)所述的輸入序列分解和輸出序列分解，其特征在于包括以下步驟分析時(shí)序邏輯電路的功能，并通過上下級電路確定其引腳的功能及定義，然后對輸入序列進(jìn)行分解；依據(jù)分解的子輸入序列，對輸出序列進(jìn)行分解，形成子輸入序列和子輸出序列對。對子輸入序列和子輸出序列對運(yùn)用壓縮狀態(tài)網(wǎng)絡(luò)動(dòng)態(tài)生成算法，獲得子輸入序列和子輸出序列對的狀態(tài)轉(zhuǎn)移表。
4.根據(jù)權(quán)利要求1步驟(3)所述的子電路模型的獲取方法，其特征在于包括以下步驟依據(jù)時(shí)序邏輯電路的特征，構(gòu)建虛擬重構(gòu)電路的最小單元模型，該模型能有效解決時(shí)序邏輯電路的反饋問題；應(yīng)用最小單元模型，對要求I步驟(2)中的子序列對應(yīng)用遺傳算法和螞蟻算法進(jìn)行電路進(jìn)化；在運(yùn)用Matlab軟件對進(jìn)化模型進(jìn)行仿真，獲得在子輸入序列下的仿真輸出序列；構(gòu)造基于熵和目標(biāo)函數(shù)的適應(yīng)度評估函數(shù)；并應(yīng)用該評估函數(shù)對仿真輸出序列和對應(yīng)的子輸出序列進(jìn)行適應(yīng)度評估；若滿足評估條件，則進(jìn)化結(jié)束，表示獲得了子電路的虛擬重構(gòu)模型；若不滿足評估條件，則修改進(jìn)化配置位串，繼續(xù)進(jìn)化，直到滿足評估條件。
5.根據(jù)權(quán)利要求1步驟(4)所述的時(shí)序邏輯電路電路模型獲取方法，其特征在于包括以下步驟將要求I步驟(3)中的子電路模型作為虛擬重構(gòu)單元，將要求I步驟(I)中的輸入序列和輸出序列應(yīng)用遺傳算法和螞蟻算法進(jìn)行電路進(jìn)化，在Matlab軟件中對進(jìn)化模型進(jìn)行仿真，獲得在輸入序列下的仿真輸出序列，應(yīng)用要求I步驟(3)中構(gòu)造的適應(yīng)度評估函數(shù)對仿真輸出序列和輸入序列進(jìn)行適應(yīng)度評估，直至滿足評估條件，則進(jìn)化結(jié)束，即獲得了時(shí)序邏輯電路的電路模型。
6.根據(jù)權(quán)利要求1步驟(5)所述的電路原理圖獲取方法，其特征在于包括以下步驟依據(jù)要求I步驟(4)獲得的時(shí)序邏輯電路電路模型，對照已有的數(shù)字邏輯芯片，采用人工干預(yù)的方式將電路模型轉(zhuǎn)換為數(shù)字電路圖，即獲得時(shí)序邏輯電路的電路原理圖，完成時(shí)序邏輯電路的逆向設(shè)計(jì)。
全文摘要
本發(fā)明公開的基于2SD/VRC復(fù)合EHW的時(shí)序邏輯電路逆向設(shè)計(jì)方法(2SD輸入序列分解和輸出序列分解；VRC虛擬重構(gòu)電路；EHW電路進(jìn)化)，可僅由輸入輸出序列實(shí)現(xiàn)多輸入輸出或器件連接關(guān)系不明時(shí)序邏輯電路的逆向設(shè)計(jì)。在線錄取電路工作時(shí)的輸入輸出波形，獲取輸入輸出序列。依據(jù)電路功能及信號定義對輸入、輸出序列進(jìn)行分解，獲得多個(gè)輸入輸出子序列對；對每對子序列以虛擬重構(gòu)的電路模型為基礎(chǔ)進(jìn)行電路進(jìn)化，獲得其子電路模型；最后以獲取的所有子電路模型為基礎(chǔ)，對時(shí)序邏輯電路的輸入輸出序列進(jìn)行復(fù)合電路進(jìn)化，獲得其電路模型，采用人工干預(yù)方式根據(jù)模型得到電路原理圖，實(shí)現(xiàn)時(shí)序邏輯電路原理的逆向設(shè)計(jì)。該方法有效解決了引進(jìn)電子設(shè)備時(shí)序邏輯電路輸入輸出較多或未知電路結(jié)構(gòu)或器件不明或器件連接關(guān)系時(shí)進(jìn)行電路原理逆向設(shè)計(jì)的難題。
文檔編號G06F17/50GK103065008SQ20121057480
公開日2013年4月24日 申請日期2012年12月27日 優(yōu)先權(quán)日2012年12月27日
發(fā)明者史賢俊, 王聯(lián), 肖支才, 戴邵武, 張文廣, 張樹團(tuán), 秦亮 申請人:中國人民解放軍海軍航空工程學(xué)院