專利名稱：邏輯合成流程中最佳化關(guān)鍵路徑時(shí)序的方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于電子電路設(shè)計(jì)的邏輯電路合成(logic synthesis)，尤其是一種用于邏輯電路合成流程中最佳化關(guān)鍵路徑時(shí)序的系統(tǒng)與方法。
背景技術(shù)：
邏輯電路合成是由基本邏輯電路功能方塊設(shè)計(jì)出一復(fù)雜的邏輯電路功能，此基本邏輯電路功能方塊是衍生自基本邏輯電路功能的目標(biāo)函式庫(kù)。合成流程通常開始于以高階描述語(yǔ)言定義欲達(dá)成的復(fù)雜功能。合成流程并建立一個(gè)基本邏輯電路方塊的互連集合來(lái)達(dá)成上述被定義的復(fù)雜邏輯電路功能，每個(gè)基本邏輯電路方塊或單元(cell)是包含一個(gè)或多個(gè)電路組件的群組，這些組件可以是晶體管、電容與其它用以執(zhí)行一簡(jiǎn)單基本功能的基本電路組件群組。這樣的邏輯電路單元至少包含兩類組合單元(combinatorial cells)與序向單元(sequential cells)。
組合單元執(zhí)行最基本的布爾邏輯功能，如NAND、NOR與邏輯反轉(zhuǎn)，其通過(guò)由組合(combining)電子信號(hào)輸入成為簡(jiǎn)單邏輯輸出，來(lái)實(shí)現(xiàn)這些簡(jiǎn)單的功能。
所有可實(shí)現(xiàn)的電子電路需要一有限時(shí)間以傳遞一邏輯電路功能，此時(shí)間被稱為傳遞延遲。由于需由基本晶體管組件組合成不同的組態(tài)，不同的邏輯電路功能通常有不同的傳遞延遲。當(dāng)組合方塊所合成的邏輯電路功能越復(fù)雜，則形成的邏輯電路路徑數(shù)量越可觀，這些路徑是電子信號(hào)自組合單元的互連集合的輸入傳遞至輸出所通行的路線。實(shí)現(xiàn)愈復(fù)雜的邏輯電路功能則協(xié)調(diào)邏輯路徑的傳遞時(shí)序愈趨困難。如果邏輯電路的時(shí)序未良好協(xié)調(diào)，邏輯電路功能可能會(huì)顯現(xiàn)不能重制(transient)的失常行為或完全失效。
序向單元是為特殊邏輯電路，其配合所謂脈沖的同步信號(hào)以調(diào)節(jié)邏輯電路路徑的時(shí)序。遍及于整個(gè)設(shè)計(jì)的同步事件(synchronization events)發(fā)生時(shí)，這些單元停止或許可邏輯信號(hào)通過(guò)一復(fù)雜邏輯電路功能，如同交通信號(hào)協(xié)調(diào)交通流量。序向單元以將數(shù)據(jù)儲(chǔ)存于一內(nèi)存功能的方式來(lái)停止邏輯數(shù)據(jù)，直到脈沖通過(guò)時(shí)序(clock passing time)發(fā)生為止。一序向單元脈沖傳遞所儲(chǔ)存的邏輯數(shù)據(jù)所需時(shí)間稱為脈沖傳遞延遲(clockpropagation delay)。于一邏輯停止脈沖事件(logic-halting clock event)完善儲(chǔ)存數(shù)據(jù)前，必須呈現(xiàn)此數(shù)據(jù)的所需時(shí)間稱為設(shè)定時(shí)間(setup time)。。序向單元的范例如正反器(flip-flops)與閂(latches)。
以一正反器或閂的資料通過(guò)脈沖事件開始，且以一正反器或閂的資料停止脈沖事件結(jié)束的邏輯電路路徑被稱為一時(shí)序路徑。依此推論，具有兩個(gè)序向單元的時(shí)序路徑，需由組合單元連結(jié)上述兩個(gè)序向單元。一時(shí)序路徑包含第一序向單元的脈沖傳遞延遲、組合單元的傳遞延遲與第二序向單元所需的設(shè)定時(shí)間。一邏輯電路設(shè)計(jì)中最長(zhǎng)的時(shí)序路徑通常限制了整體設(shè)計(jì)的效能，因此被稱為關(guān)鍵時(shí)序路徑。
在合成過(guò)程中為改進(jìn)一邏輯電路設(shè)計(jì)，最佳化此關(guān)鍵時(shí)序路徑極為重要。圖1是一合成設(shè)計(jì)流程中一個(gè)具有兩個(gè)標(biāo)準(zhǔn)正反器的關(guān)鍵時(shí)序路徑的示意圖。此路徑邏輯電路包含能執(zhí)行任一邏輯電路功能的專門組合單元邏輯電路，如圖1所示，關(guān)鍵時(shí)序路徑由正反器1與11的脈沖至Q(Clock-to-Q)的傳遞延遲(tCQ1)、路徑邏輯電路13的傳遞延遲(tpathlogic)、與正反器2與12的D至脈沖(D-to-Clock)的設(shè)定時(shí)間tDC2所構(gòu)成。
一標(biāo)準(zhǔn)正反器包含兩個(gè)相似的閂，一主要閂決定D至脈沖的設(shè)定時(shí)間，而另一從屬閂提供脈沖至Q的傳遞延遲。若最佳化D至脈沖的設(shè)定時(shí)間，則會(huì)對(duì)脈沖至Q的傳遞延遲不利，反之亦然。因此，對(duì)一標(biāo)準(zhǔn)正反器而言，必需在主要閂與從屬閂間做一個(gè)妥協(xié)。
除了正反器之外，常見的設(shè)計(jì)技術(shù)可利用兩個(gè)個(gè)別的閂來(lái)實(shí)現(xiàn)時(shí)序功能，并在這兩個(gè)閂間提供路徑邏輯電路，但是這些技術(shù)需要更復(fù)雜的時(shí)序分析，并且更難以由一邏輯合成工具自動(dòng)完成。
因此需要一種方法或系統(tǒng)在一邏輯電路合程流程中最佳化關(guān)鍵路徑時(shí)序，使其能以邏輯電路合成的現(xiàn)有技術(shù)來(lái)施行。

發(fā)明內(nèi)容
鑒于上述的發(fā)明背景，為了符合產(chǎn)業(yè)上利益的需求，本發(fā)明的一實(shí)施例提供一種在邏輯電路合成流程中最佳化關(guān)鍵路徑時(shí)序的方法與系統(tǒng)，可用以解決上述傳統(tǒng)技術(shù)未能達(dá)成的標(biāo)的。在一具體實(shí)施例中，揭示了邏輯電路合成流程中最佳化關(guān)鍵路徑時(shí)序的一系統(tǒng)，該系統(tǒng)包含一個(gè)傳遞延遲最佳化的第一脈沖邏輯電路單元、一個(gè)設(shè)定時(shí)間最佳化的第二脈沖邏輯電路單元與一路徑邏輯電路。第一脈沖邏輯電路單元的輸出是耦接于路徑邏輯電路，并且被傳送至路徑邏輯電路作處理。第二脈沖邏輯電路單元具有與第一脈沖邏輯電路單元相同的邏輯電路功能，其輸入耦接于路徑邏輯電路的輸出。路徑邏輯電路的輸出則傳送至第二脈沖邏輯電路單元作處理。關(guān)鍵路徑時(shí)序由第一脈沖邏輯電路單元的傳遞延遲、路徑邏輯電路的傳遞延遲與第二脈沖邏輯電路單元的設(shè)定時(shí)間所決定。在邏輯電路合成流程中，設(shè)計(jì)速度與耗電量可通過(guò)由較佳的關(guān)鍵路徑的脈沖最佳化得到改善。
本發(fā)明的另一實(shí)施例提供邏輯電路合成流程中最佳化關(guān)鍵路徑時(shí)序的一系統(tǒng)，該系統(tǒng)具有一路徑邏輯電路與一傳遞延遲最佳化的脈沖邏輯電路單元，。脈沖邏輯電路單元的輸出是耦接于路徑邏輯電路的輸入且被傳送至路徑邏輯電路作處理。
本發(fā)明的又一實(shí)施例提供一邏輯合成流程中最佳化關(guān)鍵路徑脈沖的系統(tǒng)。此系統(tǒng)包含一路徑邏輯電路與一設(shè)定時(shí)間最佳化的脈沖邏輯電路單元。該脈沖邏輯電路單元乃耦接于路徑邏輯電路以接收與處理路徑邏輯電路的輸出。
本發(fā)明在一實(shí)施例提供一邏輯合成流程中最佳化關(guān)鍵路徑脈沖的方法。此方法包含設(shè)計(jì)一個(gè)具一最佳化傳遞延遲的第一脈沖邏輯電路單元，與一個(gè)具一最佳化設(shè)定時(shí)間的第二脈沖邏輯電路單元。此方法的步驟包括將第一脈沖邏輯電路單元耦接于路徑邏輯單元，將第一脈沖邏輯電路單元的輸出傳送至路徑邏輯單元作處理。此方法更包括將第二脈沖邏輯電路單元耦接于路徑邏輯電路以接收與處理路徑邏輯電路的輸出，該第二脈沖邏輯電路單元與第一脈沖邏輯電路單元的邏輯功能相同。


圖1是為合成設(shè)計(jì)流程中具有兩標(biāo)準(zhǔn)正反器的一關(guān)鍵路徑流程示意圖；圖2(a)是為一典型閂的符號(hào)表示；圖2(b)是以晶體管來(lái)實(shí)現(xiàn)的一典型閂示意圖；圖3是一典型閂的時(shí)序關(guān)系示意圖；圖4是一包含兩個(gè)閂與一脈沖網(wǎng)絡(luò)的典型正反器單元的示意圖；圖5是一典型正反器的時(shí)序關(guān)系示意圖；圖6是在合成設(shè)計(jì)流程中具有一傳遞延遲最佳化的正反器與一設(shè)定時(shí)間最佳化的正反器的一關(guān)鍵路徑時(shí)序示意圖；圖7是本發(fā)明在關(guān)鍵時(shí)序路徑的時(shí)序關(guān)系示意圖；圖8是通過(guò)由修正脈沖緩沖網(wǎng)絡(luò)來(lái)最佳化的正反器脈沖傳遞延遲示意圖；圖9(a)至圖9(c)是一緩沖反向器的電路模塊示意圖，該緩沖反向器一基本的閂組件。
圖10(a)至圖(c)是一傳送閘的電路模塊，該傳送閘是一基本的閂組件；圖11是一典型D型閂的簡(jiǎn)化電路模塊；圖12(a)與圖12(b)是典型D型閂的另外的結(jié)構(gòu)，其最佳化了數(shù)據(jù)設(shè)定時(shí)間；圖13示意了在D型正反器與設(shè)定/重設(shè)正反器功能間的關(guān)系；
圖14示意了包含兩RS閂與一脈沖緩沖正反器的一典型設(shè)定/重設(shè)正反器；圖15示意包含組合了輸入緩沖/脈沖隔絕階段與輸出緩沖/信號(hào)檢索階段的典型RS閂；圖16示意了在合成設(shè)計(jì)流程中具有一傳遞延遲最佳化的設(shè)定/重設(shè)正反器與一設(shè)定時(shí)間最佳化的設(shè)定/重設(shè)正反器的一關(guān)鍵路徑時(shí)序；圖17是在合成設(shè)計(jì)流程中具有傳遞延遲最佳化的脈沖邏輯電路單元與一設(shè)定時(shí)間最佳化的脈沖邏輯單元的一關(guān)鍵路徑時(shí)序示意圖；以及圖18是本發(fā)明的一合成設(shè)計(jì)流程的流程圖。
主要組件符號(hào)說(shuō)明φ/φ 埠A 輸入接點(diǎn)Cdin 電容Cfin 電容Ci1 電容Ci2p 電容Ci2n 電容CL 電容Cp1 電容Cp2a 電容Cp2b 電容Cpd 寄生電容Cpf 電容Cpin 電容Cptg1 電容Cptg2 電容CLK 脈沖
D 數(shù)據(jù)輸入I1 接點(diǎn)I2 接點(diǎn)I3 接點(diǎn)In_1 輸入埠In_2 輸入埠Out_1 輸出埠Out_2 輸出埠P1 傳遞路徑P2 傳遞路徑P1 與P1互補(bǔ)的傳遞路徑P2 與P2補(bǔ)的傳遞路徑Q 埠Q 埠S 設(shè)定埠R 重設(shè)埠Rd 電阻Rf 電阻Rin 電阻Rn1 電阻Rn2 電阻Rp1 電阻Rp2 電阻Rtg 電阻Wn/Ln 長(zhǎng)寬比Wp/Lp 長(zhǎng)寬比Y 輸出接點(diǎn)tCQ 傳遞延遲
tCQ1 脈沖至Q(Clock-to-Q)的傳遞延遲tCQ2 脈沖至Q(Clock-to-Q)的傳遞延遲tDC 設(shè)定時(shí)間tDC1 D至脈沖(D-to-Clock)的設(shè)定時(shí)間tDC2 D至脈沖(D-to-Clock)的設(shè)定時(shí)間tpathlogic路徑邏輯電路13的傳遞延遲11 標(biāo)準(zhǔn)正反器112 標(biāo)準(zhǔn)正反器213 路徑邏輯電路20 閘21 緩沖反向器22 傳送閘23 信號(hào)檢索機(jī)制41 閂142 閂243 脈沖網(wǎng)絡(luò)61 具有快速脈沖至Q延遲(Clock-to-Q)的正反器62 具有快速D至脈沖設(shè)定(D-to-Clock)的正反器63 路徑邏輯電路81 閂182 閂283 脈沖網(wǎng)絡(luò)90 正反器92 反向器93 P信道裝置94 開關(guān)95 開關(guān)100 傳送閘
102 閘103 閘104 傳送閘開關(guān)105 傳送閘開關(guān)111 輸入反向器112 傳送閘113 輸出驅(qū)動(dòng)器114 檢索機(jī)制回饋反向器115 信號(hào)檢索機(jī)制116 載入電容120 輸入反向緩沖器121 傳送閘122 緩沖反向器123 緩沖反向器124 緩沖器125 電容126 傳送閘127 緩沖反向器128 緩沖反向器129 緩沖反向器141 RS閂142 RS閂151 脈沖隔絕機(jī)制152 信號(hào)檢索機(jī)制161 設(shè)定/重設(shè)正反器162 設(shè)定/重設(shè)正反器163 路徑邏輯電路171 第一脈沖邏輯電路單元
172 第二脈沖邏輯電路單元173 路徑邏輯電路181 設(shè)計(jì)一具有最佳化的傳遞延遲的第一脈沖邏輯電路單元182 設(shè)計(jì)一具有最佳化的設(shè)定時(shí)間的一第二脈沖邏輯電路單元183 配置第一脈沖邏輯電路單元于路徑邏輯電路之前184 配置第二脈沖邏輯電路單元于路徑邏輯電路之后具體實(shí)施方式
本發(fā)明在此所探討的方向?yàn)橐环N邏輯電路合成流程中最佳化關(guān)鍵路徑時(shí)序的系統(tǒng)與方法。為了能徹底地了解本發(fā)明，將在下列的描述中提出詳盡的步驟及其組成。顯然地，本發(fā)明的施行并未限定于邏輯電路合成流程中最佳化關(guān)鍵路徑時(shí)序的系統(tǒng)與方法的技藝者所熟習(xí)的特殊細(xì)節(jié)。另一方面，眾所周知的組成或步驟并未描述于細(xì)節(jié)中，以避免造成本發(fā)明不必要的限制。本發(fā)明的較佳實(shí)施例會(huì)詳細(xì)描述如下，然而除了這些詳細(xì)描述的外，本發(fā)明還可以廣泛地施行在其它的實(shí)施例中，且本發(fā)明的范圍不受限定，以所列的專利范圍為準(zhǔn)。
由圖1可知正反器11、12與路徑邏輯單元13建構(gòu)出合成的最關(guān)鍵時(shí)序電路，以組織系統(tǒng)的信號(hào)時(shí)序與流程。用于建構(gòu)一正反器的主要組件為一個(gè)閂。圖2(a)中為一典型閂20的代表符號(hào)；參照?qǐng)D(2b)，舉例一以晶體管施行的典型閂20的示意圖。閂20包含一緩沖反向器21、一傳送閘22與一信號(hào)檢索機(jī)制23。當(dāng)當(dāng)受到互補(bǔ)脈沖信號(hào)φ與φ致能，傳送閘22連結(jié)緩沖反向器21的輸出至信號(hào)檢索機(jī)制23。該結(jié)構(gòu)能讓輸入信號(hào)D驅(qū)動(dòng)緩沖反向器21與傳送閘22，控制信號(hào)檢索機(jī)制23的狀態(tài)且在Q的輸出端顯現(xiàn)。輸入信號(hào)D歷經(jīng)傳遞至成為一輸出Q所需的時(shí)間為如圖3所示的傳遞時(shí)間tDQ。閂的另一個(gè)特性延遲為tCQ，該延遲是當(dāng)φ與φ信號(hào)轉(zhuǎn)換而開啟傳送閘22時(shí)，穩(wěn)定輸入信號(hào)D出現(xiàn)于輸出Q所需的時(shí)間。為實(shí)現(xiàn)一快速電路，傳遞延遲tDQ與tCQ需減低至其最小值。
另外一個(gè)主要時(shí)序關(guān)系乃設(shè)定時(shí)間tDC，發(fā)生在互補(bǔ)脈沖信號(hào)關(guān)閉傳送閘22與隔絕信號(hào)檢索機(jī)制23的前，如圖3所示。為使信號(hào)檢索機(jī)制23可反映信號(hào)D的正確狀態(tài)，信號(hào)D必須在信號(hào)檢索機(jī)制23被傳送閘22隔絕一段特定時(shí)間的前達(dá)到一穩(wěn)定邏輯狀態(tài)。對(duì)一快速電路而言，最小化設(shè)定時(shí)間tDC亦為所需。
由于緩沖反向器21、傳送閘22與信號(hào)檢索機(jī)制23是交互連結(jié)，一閂的時(shí)序參數(shù)tDC、tDQ與tCQ并非各自獨(dú)立。例如，增加傳送閘22的驅(qū)動(dòng)強(qiáng)度會(huì)降低傳遞時(shí)間tCQ，但額外的寄生負(fù)載導(dǎo)致設(shè)定時(shí)間tDC增加。由此設(shè)計(jì)相關(guān)的結(jié)構(gòu)與裝置熟知相關(guān)技藝者可輕易推知參數(shù)tCQ與tDC的反向關(guān)系。
參照?qǐng)D4，其中例舉了一典型反向器單元，其包含兩串聯(lián)的閂41、42與一脈沖網(wǎng)絡(luò)43(c1ock network)。脈沖網(wǎng)絡(luò)43在脈沖反相時(shí)讓數(shù)據(jù)通過(guò)閂41、42間來(lái)調(diào)節(jié)資料流。，圖5示意從正反器的外部埠(ports)來(lái)看脈沖CLK、數(shù)據(jù)輸入D與正反器輸出Q的時(shí)序關(guān)系。如果通過(guò)脈沖網(wǎng)絡(luò)的傳遞延遲為可忽略，可得知正反器tDC的設(shè)定時(shí)間為正反器電路中閂1(41)的設(shè)定時(shí)間。同樣地，如果脈沖網(wǎng)絡(luò)的延遲可以被忽略的話，正反器的傳遞延遲tCQ為閘2(42)的傳遞延遲。脈沖網(wǎng)絡(luò)的有限延遲加長(zhǎng)tCQ的延遲，并且降低tDC。
目標(biāo)函式庫(kù)一般包含標(biāo)準(zhǔn)正反器邏輯電路功能，其時(shí)序在脈沖至Q傳遞延遲tCQ與D至脈沖設(shè)定時(shí)間的間妥協(xié)，這是由于這兩個(gè)參數(shù)間具有反比的關(guān)系。如圖1所示，在一具有兩個(gè)標(biāo)準(zhǔn)正反器的合成設(shè)計(jì)流程中，脈沖至Q傳遞延遲tCQ與D至脈沖設(shè)定時(shí)間tDC的妥協(xié)會(huì)導(dǎo)致一非最佳化的關(guān)鍵時(shí)序路徑，這是因?yàn)槊恳粋€(gè)正反器與該關(guān)鍵路徑時(shí)序是受限于非關(guān)鍵的路徑時(shí)序。圖6示意了本發(fā)明的一合成設(shè)計(jì)流程，其關(guān)鍵路徑時(shí)序具有一個(gè)傳遞延遲最佳化的傳遞正反器61與一個(gè)設(shè)定時(shí)間最佳化的接收正反器62。正反器61、62具有相同的邏輯電路功能，卻是以不同的時(shí)序最佳化來(lái)設(shè)計(jì)。傳遞正反器61對(duì)較小傳遞延遲tCQ1作最佳化，而接收正反器62對(duì)較小設(shè)定時(shí)間tDC2作最佳化。本發(fā)明提出具有兩個(gè)獨(dú)立且最佳化序向單元的一目標(biāo)函式庫(kù)以供合成流程使用。傳遞正反器61與一路徑邏輯電路63間的傳遞路徑為P1，而路徑邏輯電路63與接收正反器62間的傳遞路徑為P2。
參照?qǐng)D7，其示意了在圖6的關(guān)鍵路徑時(shí)序的時(shí)序關(guān)系。給定一脈沖周期時(shí)間tcycle，傳遞延遲tCQ1最佳化的傳遞正反器61反映在傳遞路徑P1上，而設(shè)定時(shí)間tDC2最佳化的接收正反器62反映在傳遞路徑P2上。通過(guò)由最佳化一正反器(如傳遞正反器61)的傳遞延遲tCQ與最佳化另一正反器(如接收正反器62)的設(shè)定時(shí)間tDC，設(shè)定時(shí)間/遞送延遲的折衷問(wèn)題可獨(dú)立于一般組合路徑邏輯電路的傳遞延遲tpathlogic而獲得解決。由于傳遞正反器的tCQ1與接收正反器的tDC2是個(gè)別最佳化來(lái)降低關(guān)鍵路徑時(shí)序，這種創(chuàng)新的合成方法相較于運(yùn)用折衷設(shè)定/傳遞延遲正反器的合成方法，可以達(dá)到一較快的設(shè)計(jì)。
最佳化正反器的設(shè)定與傳遞延遲可以兩個(gè)現(xiàn)有的方法來(lái)達(dá)成，包含在正反器層加入/移除脈沖網(wǎng)絡(luò)延遲與控制閂組件的大小。有關(guān)最佳化正反器的設(shè)定與傳遞延遲的細(xì)部討論可參照Skew Tolerant Circuit Design一書(Skew Tolerant Circuit Design by David Harris，Morgan KaufmannPublishers，2001，pp.52-54)。若以第一種方法調(diào)整脈沖網(wǎng)絡(luò)來(lái)最佳化傳遞延遲，請(qǐng)?jiān)僖淮螀⒄請(qǐng)D4，可知脈沖至Q傳遞延遲時(shí)序開始于CLK埠，遞送過(guò)圖標(biāo)中兩個(gè)脈沖網(wǎng)絡(luò)43的反向器，并且啟動(dòng)閂2(42)至一穿透(transparent)狀態(tài)，使其可遞送資料輸出至Q埠。從CLK埠至閂2(42)的最短路徑為一個(gè)單一脈沖網(wǎng)絡(luò)反向器CLK至φ端口，此最短路徑?jīng)Q定閂2(42)與正反器整體開始遞送儲(chǔ)存于閂2(42)的數(shù)據(jù)的最早時(shí)間。圖8示意一個(gè)相同功能的脈沖網(wǎng)絡(luò)，該網(wǎng)絡(luò)直接連結(jié)CLK埠至閂2(82)的φ埠，建立一個(gè)能從閂2(82)傳送數(shù)據(jù)的較快路徑。此較快路徑致使圖8的正反器較圖4的正反器具有較短的傳遞延遲。因此，圖8的正反器比圖4的正反器更為最佳化，且圖8的正反器是圖6中關(guān)鍵路徑時(shí)序的起始正反器61更好的選擇。
回顧設(shè)定時(shí)間，參照?qǐng)D2(b)，φ埠與φ埠控制允許數(shù)據(jù)信號(hào)D通過(guò)反向器21與傳送閘22，并影響數(shù)據(jù)檢索機(jī)制23。在閂20的檢索階段，傳送閘22關(guān)閉并且阻止資料端口D與信號(hào)檢索機(jī)制23間進(jìn)一步的資料流。設(shè)定時(shí)間乃資料D與φ/φ間轉(zhuǎn)變的延遲，使得數(shù)據(jù)D上一個(gè)可能的轉(zhuǎn)變能夠在φ與φ的轉(zhuǎn)換關(guān)閉傳送閘22的前，正確地遞送并儲(chǔ)存于信號(hào)檢索機(jī)制23。圖3繪示一tDC的量測(cè)波型圖。
圖8的正反器比圖4的正反器較快關(guān)閉閂1(81)，是因圖8的正反器使用一個(gè)具有較少緩沖反向器階段的脈沖網(wǎng)絡(luò)83。假設(shè)兩個(gè)正反器的閂1(81)設(shè)計(jì)為相同，就圖8的正反器而言，數(shù)據(jù)D一定會(huì)較早到達(dá)，因?yàn)閳D8的正反器的φ與φ信號(hào)較早到達(dá)。亦即，圖8的正反器顯示一個(gè)較大的設(shè)定時(shí)間。因此，就設(shè)定時(shí)間而言，圖4的正反器相較于圖8的正反器更為最佳化，并且對(duì)圖6的關(guān)鍵路徑時(shí)序整體而言，圖4的正反器會(huì)是正反器62的較佳選擇。
由此可知傳遞延遲或設(shè)定時(shí)間任一者的最佳化可由調(diào)整一給定的正反器其脈沖網(wǎng)絡(luò)的延遲來(lái)達(dá)成。第二種縮簡(jiǎn)閂組件規(guī)模來(lái)最佳化設(shè)定時(shí)間與傳遞延遲的方法為熟悉相關(guān)技術(shù)者所熟知，相關(guān)細(xì)節(jié)可參考LogicalEffort(Logical Effort by I.Sutherland，et a1，Morgan Kaufmann Publishers，1999，pp.45-61)。某些程度的傳遞延遲或設(shè)定時(shí)間最佳化可以透過(guò)晶體管縮簡(jiǎn)規(guī)模與緩沖區(qū)配置來(lái)施行于正反器組件自身的閂中。
一數(shù)字電路中的晶體管可以想象成一個(gè)電子開關(guān)，如圖9所示。一閂組件，如圖9(a)所示的CMOS反向器92(亦可參照?qǐng)D2(b)的21)具有一N信道裝置92與一P信道裝置93，如圖9(b)所示，，其寬/長(zhǎng)比分別為Wn/Ln與Wp/Lp。該電路可以被模塊化成為兩個(gè)開關(guān)94、95的網(wǎng)絡(luò)如圖9(c)所示。開關(guān)的傳導(dǎo)電阻Rn1是與N信道裝置92的寬/長(zhǎng)比成反比，同樣地，開關(guān)的傳導(dǎo)電阻Rp1的是與N信道裝置93的寬/長(zhǎng)比成反比。電阻Rn1與Rp1限制了一給定的供應(yīng)電壓下能強(qiáng)行通過(guò)晶體管開關(guān)94、95的電流。
所有實(shí)體結(jié)構(gòu)本身具有一個(gè)容量來(lái)儲(chǔ)存某些量的電荷，這個(gè)性質(zhì)被稱為電容。在最佳化設(shè)定與傳遞延遲的應(yīng)用上，其為限制一晶體管啟閉速度的一種寄生現(xiàn)象。這是因?yàn)橐浑娦越狱c(diǎn)的電壓改變率與該接點(diǎn)的電流充電成正比，并與該接點(diǎn)的電容特性成反比。例如，圖9(c)的CMOS反向器90中存在兩電容Ci1與Cp1。電容Ci1影響輸入接點(diǎn)A，并且與晶體管的閘區(qū)域WpLp+WnLn成正比。電容Cp1是一輸出電容，其與源極與汲極的結(jié)構(gòu)有關(guān)，與晶體管Wp+Wn的寬度總和成正比。
圖10(a-c)是一基本閂(請(qǐng)參照?qǐng)D2(b)示出的組件22)的一傳送閘100的一相似模塊分析。參照?qǐng)D10(c)的詳細(xì)模塊，開關(guān)電阻Rn2與Rp2是分別與Wn/Ln及Wp/Lp成反比。不同于反向器90在一給定狀態(tài)中只啟動(dòng)N信道92與P信道93兩者的一，傳送閘開關(guān)104、105是同時(shí)開啟或同時(shí)關(guān)閉。信號(hào)φ必需驅(qū)動(dòng)一輸入電容Ci2n，其與N信道晶體管WnLn的區(qū)域成正比。同樣地，信號(hào)φ必需驅(qū)動(dòng)一輸入電容Ci2p，其與N信道晶體管WpLp的區(qū)域成正比。電容Cp2a與Cp2b是大小相似，并且與Wn+Wp晶體管寬度的總和成正比。
為了降低一晶體管電路的延遲，必須最小化開關(guān)電阻與由開關(guān)電阻所充電的負(fù)載電容，開關(guān)電阻與負(fù)載電容的乘積與傳遞延遲成直接正比。在現(xiàn)有技術(shù)中，如果對(duì)一裝置維持一常數(shù)的長(zhǎng)度(maintain a constantlength)，可增加該裝置的寬度以降低晶體管的開關(guān)電阻，進(jìn)而降低驅(qū)動(dòng)一給定負(fù)載電容的開關(guān)的傳遞延遲。當(dāng)裝置加入網(wǎng)絡(luò)中時(shí)便需要最佳化，這是由于增加一晶體管的寬度便會(huì)對(duì)驅(qū)動(dòng)該晶體管的前一狀態(tài)呈現(xiàn)出一個(gè)較大的負(fù)載電容。
如果以基本晶體管模塊理論套用于圖2的閂20，便可列出閂20的設(shè)定與傳遞延遲最佳化的可能性與限制，如圖11所示，，為說(shuō)明的便，簡(jiǎn)單分析描述該開關(guān)于D埠的單一個(gè)低至高的轉(zhuǎn)換。
在單元設(shè)計(jì)(cell design)中的一個(gè)共通規(guī)格為限制輸入與輸出的最大電容量。參照?qǐng)D11(b)，這些電容分別為Cin與CL。設(shè)定閂輸入電容可建立輸入反向器111的輸入電容，由此限制了最大寬度，也限制了最小開關(guān)電阻Rin與寄生電容Cpin。圖11(a)中信號(hào)檢索機(jī)制回饋反向器114只需要對(duì)程序溢漏(process leakage)補(bǔ)償，并且增加閂對(duì)噪聲的排阻，因此大寬度的晶體管便非必需。此外，，大寬度晶體管也會(huì)增加Cfin，因而增加輸出驅(qū)動(dòng)器113除了CL116外所需開關(guān)的負(fù)載電容?；谶@些理由，檢索機(jī)制回饋反向器114通常縮減至制程所容許的最小晶體管寬度。
由上述的限制，大致僅存?zhèn)鬏旈l112與輸出驅(qū)動(dòng)器113可作為最佳化的基本組件，雖然精確的最佳化需要復(fù)雜的模塊化與計(jì)算機(jī)仿真，仍可針對(duì)一最佳化傳遞延遲或設(shè)定時(shí)間的裝置獲得某些基本概念。
例如，在圖11(b)中，可通過(guò)由增加包含輸出驅(qū)動(dòng)器113在內(nèi)的晶體管的寬度來(lái)降低閂的傳遞延遲，直到寄生電容Cpd達(dá)到電容Cfin與CL所呈現(xiàn)的有效負(fù)載電容量。增加晶體管寬度會(huì)降低驅(qū)動(dòng)電阻Rd與最小化輸出驅(qū)動(dòng)器113的傳遞延遲。進(jìn)一步增加晶體管寬度在實(shí)質(zhì)上并不會(huì)降低延遲，因?yàn)轵?qū)動(dòng)電阻的降低是由比例增加晶體管本身寄生電容Cpd來(lái)達(dá)成。
最小化通過(guò)傳送閘112的傳遞延遲較復(fù)雜些，因?yàn)閮H將載入電容CL116連結(jié)至輸入反向器111時(shí)，傳送閘112并不產(chǎn)生信號(hào)增益。輸入反向器111實(shí)際上提供充電電流至包括Cpin、Cptg1、Cptg2、Cdin與Cpf在內(nèi)的載入電容，由于Cin為固定，因而輸入反向器111驅(qū)動(dòng)電阻固定為Rin，而輸入反向器111寄生負(fù)載固定為Cpin。由于回饋反向器114為一個(gè)最小裝置，信號(hào)檢索回饋反向器寄生電容Cpf為固定，并且經(jīng)前段所敘的傳遞最佳化后，Cdin為固定。增加傳送閘112中晶體管的寬度將會(huì)降低Rin+Rtg的整體開關(guān)電阻，但也增加寄生電容Cptg1與Cptg2。不過(guò)在傳送閘112的裝置寬度增加的時(shí)，傳送閘112的傳遞延遲將會(huì)減少，直到整體寄生電容Cptg1+Cptg2達(dá)到與Cdin、Cpf與Cpin所呈現(xiàn)整體電容相同的量。
組合傳送閘112與輸出驅(qū)動(dòng)器113的最小傳遞延遲的最佳化，可產(chǎn)生一最小傳遞延遲最佳化的閂。最小化的時(shí)序路徑是由φ/φ端口通過(guò)傳送閘112、輸出驅(qū)動(dòng)器113至在Q埠所見的載入電容CL 116。
閂設(shè)定時(shí)間的最佳化一般而言不同于傳遞延遲的最佳化，因?yàn)樾枰獜?qiáng)調(diào)不同的時(shí)序路徑。例如，在圖11的閘中，信號(hào)檢索機(jī)制115須盡可能快速地切換。為達(dá)到此，必須最小化從接點(diǎn)I2到Q再回到I2的循環(huán)延遲，這意味需限制可容忍的負(fù)載電容CL116。降低從接點(diǎn)I2到Q再回到I2的循環(huán)延遲需要降低輸出驅(qū)動(dòng)器113的輸入電容Cdin，這意味驅(qū)動(dòng)器113的寬度需降低至一最小值，設(shè)定時(shí)間可降低但需付出代價(jià)在閂傳遞延遲的上。表現(xiàn)在傳送閘112的電容負(fù)載亦需要最小化，而傳送閘寬度降低至寄生電容Cptg1與Cptg2相近于被降低的Cdin所呈現(xiàn)的負(fù)載。
組合傳送閘112與輸出驅(qū)動(dòng)113的最小設(shè)定最佳化可得一最小設(shè)定最佳化的閂。此最佳化的路徑是從D埠通過(guò)輸入反向器111、傳送閘112、輸出驅(qū)動(dòng)器113，最后通過(guò)信號(hào)檢索回饋反向器114再回到I2埠。來(lái)自D端口的輸入信號(hào)必需遞送通過(guò)該路徑，并且完成信號(hào)檢索功能，這必需在通過(guò)由信號(hào)φ與φ將傳送閘112停止運(yùn)作以隔絕信號(hào)檢索機(jī)制115的前來(lái)完成。
對(duì)圖11(a)的閂作基本結(jié)構(gòu)修改亦可用于設(shè)定時(shí)間的最佳化。其中一個(gè)最小化設(shè)定時(shí)間的裝置涉及縮小輸出驅(qū)動(dòng)器113與最小化加載電容CL116。限制一個(gè)閂的CL125影響的的常見裝置是利用負(fù)載電容CL125緩沖接點(diǎn)124，如圖12(a)所示。緩沖接點(diǎn)I3可降低從I2經(jīng)I3再回到I2的整個(gè)循環(huán)的延遲，但注意傳遞延遲已被通過(guò)緩沖器124的延遲所增加。
降低設(shè)定時(shí)間的一額外裝置包含移除輸入反向緩沖器120與依賴前一階段的輸出來(lái)驅(qū)動(dòng)閂數(shù)據(jù)輸入D，如圖12(b)所示。圖12(a)的相同的緩沖概念可用于協(xié)調(diào)D至Q的邏輯極性。由于數(shù)據(jù)傳遞延遲路徑已經(jīng)被一反向器傳遞延遲所降低，并且設(shè)定路徑牽涉數(shù)據(jù)與脈沖路徑的相對(duì)時(shí)序，設(shè)定時(shí)間大致上已被圖12(a)的一反向器傳遞延遲所降低。解除輸入數(shù)據(jù)反向器其一可能的缺點(diǎn)為在考量閂輸入阻抗與前一階段的驅(qū)動(dòng)能力的下，此方法需要額外的合成限制與特性。
本發(fā)明的本質(zhì)為從一目標(biāo)函式庫(kù)合成一設(shè)計(jì)，該目標(biāo)函式庫(kù)具有兩個(gè)相同的功能但不同的最佳化時(shí)序的序向單元。序向單元涉及一大型單元家族，其擁有儲(chǔ)存數(shù)據(jù)狀態(tài)的能力。遍及這家族的為一群閂與正反器，只要其能夠以不同的設(shè)定或傳遞延遲最佳化來(lái)建立序向單元，這些裝置中的每一個(gè)都可以用以施行于本發(fā)明。最佳化CMOS閂與一D型正反器的方法已經(jīng)詳盡地探討過(guò)了，然而這些方法可同樣地應(yīng)用在其它型式的正反器上。
雖然本發(fā)明運(yùn)用一D型正反器，通過(guò)由增加外部閘以將一形式的正反器轉(zhuǎn)換至另一形式為常見可行的作法，更多有關(guān)正反器轉(zhuǎn)換形式的信息可參考Fundamentals of Logic Design by Charles H.Roth，West PublishingCompany，1979，p 233。例如，可以用圖13所示一設(shè)定/重設(shè)正反器來(lái)取代D型正反器，將原本的D邏輯路徑切成一正與負(fù)邏輯路徑來(lái)作為設(shè)定(S)與重設(shè)(R)輸入即可簡(jiǎn)單地達(dá)成。
與D型正反器相似的方式，圖14中設(shè)定/重設(shè)正反器包含兩個(gè)閂141、142由一脈沖緩沖網(wǎng)絡(luò)143所連結(jié)。另外，相似于D型閂，每一個(gè)RS閂(RS-latch)是由一輸入緩沖反向階段、一脈沖隔絕機(jī)制151與一信號(hào)檢索機(jī)制152所組成，如圖15所示。D型閂使用一傳送閘做為脈沖隔絕機(jī)制，其中RS閂利用一NAND功能去切割數(shù)據(jù)路徑S與R成為信號(hào)檢索機(jī)制152。就D型閂與RS閂以及D型正反器與設(shè)定/重設(shè)正反器的間的相似性來(lái)考量，上述通過(guò)由修改脈沖緩沖網(wǎng)絡(luò)與簡(jiǎn)化閂來(lái)最佳化設(shè)定時(shí)間與傳遞延遲的方法亦可用在設(shè)定/重設(shè)正反器的設(shè)計(jì)上。待一脈沖傳遞最佳化的設(shè)定/重設(shè)正反器與一設(shè)定最佳化的設(shè)定/重設(shè)正反器建構(gòu)完成后，即可加入合成目標(biāo)函式庫(kù)，并且以本發(fā)明圖16中所示的方法來(lái)施行。
關(guān)鍵路徑時(shí)序開始于設(shè)定/重設(shè)正反器161的一脈沖至Q/Q傳遞延遲，如互補(bǔ)路徑P1與P1所示，該路徑時(shí)序繼續(xù)經(jīng)過(guò)路徑邏輯電路163的組合邏輯電路。關(guān)鍵路徑時(shí)序尚需加入設(shè)定/重設(shè)正反器162的設(shè)定時(shí)間，其以路徑時(shí)序P2與P2表示。圖16舉例了本發(fā)明的一實(shí)施方式，正反器161是針對(duì)快速脈沖至Q/Q的傳遞最佳化，而正反器162是針對(duì)快速設(shè)定/重設(shè)輸入設(shè)定至脈沖信號(hào)CLK最佳化。該電路是根據(jù)現(xiàn)今技術(shù)進(jìn)行改良，其中每一個(gè)相同功能的正反器亦具有相同的時(shí)序最佳化。
圖17繪示一合成設(shè)計(jì)流程的一關(guān)鍵路徑時(shí)序，此路徑時(shí)序包含一傳遞延遲最佳化的脈沖邏輯電路單元與一設(shè)定時(shí)間最佳化的脈沖邏輯電路單元。第一脈沖邏輯電路單元171是經(jīng)特別設(shè)計(jì)以最佳化其脈沖至Out_1(Clock-to-Out_1)傳遞延遲，而第二脈沖邏輯電路單元172是最佳化其In_2至脈沖(In_2-to-CLK)設(shè)定時(shí)間。熟知相關(guān)技術(shù)者可以輕易地推知一脈沖邏輯電路單元可有更多的輸入及/或更多的輸出，在這樣的情形下，每一個(gè)脈沖至Out_1傳遞延遲與每一個(gè)In_2至脈沖設(shè)定時(shí)間必需各自作最佳化。每一個(gè)脈沖邏輯電路單元只最佳化一部分，例如傳遞延遲或設(shè)定時(shí)間兩者之一，來(lái)排除現(xiàn)有技術(shù)中在這兩個(gè)時(shí)序間所做的妥協(xié)。關(guān)鍵路徑時(shí)序是以脈沖邏輯電路單元1、171的脈沖至Out_1傳遞延遲、路徑邏輯電路173傳遞延遲、與In_2至脈沖設(shè)定時(shí)間來(lái)決定。顯然根據(jù)具體實(shí)施例的最佳化脈沖邏輯電路單元縮短了關(guān)鍵路徑時(shí)序，間接地加速了電路的作業(yè)。
參照第18圖，其示意本發(fā)明的一合成設(shè)計(jì)流程的一作業(yè)流程圖。該作業(yè)啟始于步驟181，其中一第一脈沖邏輯電路單元乃設(shè)計(jì)為具有一最佳化脈沖至Out_1(Clock-to-Out_1)傳遞延遲。該最佳化可由在正反器層用簡(jiǎn)化閘組件或調(diào)整脈沖網(wǎng)絡(luò)延遲來(lái)達(dá)成。在步驟182，一第二脈沖邏輯電路單元乃設(shè)計(jì)為具有一最佳化的In_2至脈沖(In_2-to-CLK)設(shè)定時(shí)間，該最佳化是如上述對(duì)第一脈沖邏輯電路單元所做的最佳化來(lái)達(dá)成。步驟183將第一脈沖邏輯電路單元配置于一路徑邏輯電路的前，同樣地，步驟184將第二脈沖邏輯電路單元配置于該路徑邏輯電路之后。關(guān)鍵時(shí)序路徑是由第一脈沖邏輯電路單元的脈沖至Out_1傳遞延遲、路徑邏輯電路的傳遞延遲與第二脈沖邏輯電路單元的In_2至脈沖設(shè)定時(shí)間來(lái)決定。在這種情形下，通過(guò)由關(guān)鍵路徑的較佳的時(shí)序最佳化，本發(fā)明將可以改善設(shè)計(jì)速度與降低電力消耗，并且本發(fā)明可以現(xiàn)今的邏輯電路合成技術(shù)來(lái)施行該設(shè)計(jì)。
雖然上述的一些具體實(shí)施例中是從設(shè)計(jì)一具有最佳化遞送延遲正反器與另一具有最佳化的設(shè)定時(shí)間的正反器來(lái)考量，以降低關(guān)鍵路徑時(shí)序，包含其精神與領(lǐng)域的其它方式亦可用以施行于本發(fā)明。例如，其它脈沖邏輯電路單元可用以被最佳化來(lái)降低關(guān)鍵路徑時(shí)序，在此考量下，圖6與圖8所述的具體實(shí)施例僅為了用來(lái)幫助呈現(xiàn)本發(fā)明運(yùn)用正反器或脈沖邏輯電路所達(dá)成的相關(guān)優(yōu)點(diǎn)，并非用以限定本發(fā)明。
顯然地，依照上面實(shí)施例中的描述，本發(fā)明可能有許多的修正與差異。因此需要在其附加的權(quán)利要求項(xiàng)的范圍內(nèi)加以理解，除了上述詳細(xì)的描述外，本發(fā)明還可以廣泛地在其它的實(shí)施例中施行。上述僅為本發(fā)明的較佳實(shí)施例而已，并非用以限定本發(fā)明的申請(qǐng)專利范圍；凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應(yīng)包含在下述申請(qǐng)專利范圍內(nèi)。
權(quán)利要求
1.一種數(shù)據(jù)處理系統(tǒng)，其特征在于數(shù)據(jù)處理系統(tǒng)包含一路徑邏輯電路；一第一脈沖邏輯電路單元，該第一脈沖邏輯電路單元耦接于該路徑邏輯電路，并且該第一脈沖邏輯電路單元的輸出是傳送至該路徑邏輯電路以處理該第一脈沖邏輯電路單元的輸出，其中該第一脈沖邏輯電路單元是對(duì)傳遞延遲作最佳化；以及一第二脈沖邏輯電路單元，該第二脈沖邏輯電路單元具有與第一脈沖邏輯電路單元相同的邏輯電路功能，并且耦接于該路徑邏輯電路以接收并處理該路徑邏輯電路的輸出，其中該第二脈沖邏輯電路單元是對(duì)設(shè)定時(shí)間作最佳化。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該第一脈沖邏輯電路單元的傳遞延遲、該路徑邏輯電路的傳遞延遲與該第二脈沖邏輯電路單元的設(shè)定時(shí)間決定一關(guān)鍵路徑時(shí)序。
3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該第一脈沖邏輯電路單元是通過(guò)由簡(jiǎn)化該第一脈沖邏輯電路單元內(nèi)的閂來(lái)對(duì)傳遞延遲作最佳化。
4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該第一脈沖邏輯電路單元是通過(guò)由調(diào)整一脈沖網(wǎng)絡(luò)來(lái)對(duì)傳遞延遲作最佳化。
5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該第二脈沖邏輯電路單元是通過(guò)由簡(jiǎn)化該第一脈沖邏輯電路單元內(nèi)的閂來(lái)對(duì)設(shè)定時(shí)間作最佳化。
6.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該第二脈沖邏輯電路單元是通過(guò)由調(diào)整一脈沖網(wǎng)絡(luò)來(lái)對(duì)設(shè)定時(shí)間作最佳化。
7.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該第一脈沖邏輯電路單元的傳遞延遲是在一脈沖的相位轉(zhuǎn)換中由一穩(wěn)定輸入數(shù)據(jù)至產(chǎn)生一輸出所需要的時(shí)間。
8.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該第二脈沖邏輯電路單元的設(shè)定時(shí)間是一輸入數(shù)據(jù)被儲(chǔ)存為一穩(wěn)定邏輯狀態(tài)所需要的時(shí)間。
9.一種數(shù)據(jù)處理系統(tǒng)，其特征在于包含一路徑邏輯電路；以及一脈沖邏輯電路單元，該脈沖邏輯電路單元耦接于該路徑邏輯電路，并且該脈沖邏輯電路單元的輸出被送至該路徑邏輯單元以處理該脈沖邏輯電路單元的輸出，其中該脈沖邏輯電路單元是在對(duì)傳遞延遲作最佳化。
10.根據(jù)權(quán)利要求9所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，對(duì)該脈沖邏輯電路單元的傳遞延遲作最佳化使得關(guān)鍵路徑時(shí)序最小化。
11.根據(jù)權(quán)利要求9所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該脈沖邏輯電路單元是通過(guò)由簡(jiǎn)化該脈沖邏輯電路單元內(nèi)的閂來(lái)對(duì)傳遞延遲作最佳化。
12.根據(jù)權(quán)利要求9所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該脈沖邏輯電路單元是通過(guò)由調(diào)整一脈沖網(wǎng)絡(luò)來(lái)對(duì)傳遞延遲作最佳化。
13.根據(jù)權(quán)利要求9所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該脈沖邏輯電路單元的傳遞延遲是在一脈沖的相位轉(zhuǎn)換中由一穩(wěn)定輸入數(shù)據(jù)至產(chǎn)生一輸出所需要的時(shí)間。
14.一種數(shù)據(jù)處理系統(tǒng)，其特征在于包含一路徑邏輯電路；以及一脈沖邏輯電路單元，該脈沖邏輯電路單元耦接于該路徑邏輯電路以接收并處理該路徑邏輯電路單元的輸出，其中該脈沖邏輯電路單元是對(duì)設(shè)定時(shí)間作最佳化。
15.根據(jù)權(quán)利要求14所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該脈沖邏輯電路單元的設(shè)定時(shí)間作最佳化使得關(guān)鍵路徑時(shí)序最小化。
16.根據(jù)權(quán)利要求14所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該脈沖邏輯電路單元是通過(guò)由簡(jiǎn)化該脈沖邏輯電路單元內(nèi)的閂來(lái)對(duì)設(shè)定時(shí)間作最佳化。
17.根據(jù)權(quán)利要求14所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該脈沖邏輯電路單元是通過(guò)由調(diào)整一脈沖網(wǎng)絡(luò)來(lái)對(duì)設(shè)定時(shí)間作最佳化。
18.根據(jù)權(quán)利要求14所述的數(shù)據(jù)處理系統(tǒng)，其特征在于，所述該脈沖邏輯電路單元的設(shè)定時(shí)間是一輸入數(shù)據(jù)被儲(chǔ)存成一穩(wěn)定邏輯狀態(tài)所需要的時(shí)間。
19.一種最佳化關(guān)鍵路徑時(shí)序的方法，其特征在于，該方法包含設(shè)計(jì)一具有最佳化的傳遞延遲的第一脈沖邏輯電路單元；設(shè)計(jì)一具有最佳化的設(shè)定時(shí)間的第二脈沖邏輯電路單元；耦接該第一脈沖邏輯電路單元至一路徑邏輯電路，并將該第一脈沖邏輯電路單元的輸出傳送至該路徑邏輯電路以處理該第一脈沖邏輯電路單元的輸出；以及耦接該第二脈沖邏輯電路單元至該路徑邏輯電路以接收并處理該路徑邏輯電路的輸出，該第二脈沖邏輯電路單元具有與該第一脈沖邏輯電路單元相同的邏輯電路功能。
20.根據(jù)權(quán)利要求19所述的最佳化關(guān)鍵路徑時(shí)序的方法，其特征在于，所述該第一脈沖邏輯電路單元的傳遞延遲、該路徑邏輯電路的傳遞延遲與該第二脈沖邏輯電路單元的設(shè)定時(shí)間決定一關(guān)鍵路徑時(shí)序。
21.根據(jù)權(quán)利要求19所述的最佳化關(guān)鍵路徑時(shí)序的方法，其特征在于，所述該第一脈沖邏輯電路單元的遞送延遲是在一脈沖的相位轉(zhuǎn)換中由一穩(wěn)定輸入數(shù)據(jù)至產(chǎn)生一輸出所需要的時(shí)間。
22.根據(jù)權(quán)利要求19所述的最佳化關(guān)鍵路徑時(shí)序的方法，其特征在于，所述該第二脈沖邏輯電路單元的設(shè)定時(shí)間是一輸入數(shù)據(jù)被儲(chǔ)存成一穩(wěn)定邏輯狀態(tài)所需要的時(shí)間。
23.根據(jù)權(quán)利要求19所述的最佳化關(guān)鍵路徑時(shí)序的方法，其特征在于，所述該設(shè)計(jì)該具有最佳化的傳遞延遲的第一脈沖邏輯電路單元包含簡(jiǎn)化該第一脈沖邏輯電路單元內(nèi)的閂。
24.根據(jù)權(quán)利要求19所述的最佳化關(guān)鍵路徑時(shí)序的方法，其特征在于，所述該設(shè)計(jì)該具有最佳化的傳遞延遲的第一脈沖邏輯電路單元包含調(diào)整一脈沖網(wǎng)絡(luò)。
25.根據(jù)權(quán)利要求19所述的最佳化關(guān)鍵路徑時(shí)序的方法，其特征在于，所述該設(shè)計(jì)該具有最佳化設(shè)定時(shí)間的第二脈沖邏輯電路單元包含簡(jiǎn)化在該第二脈沖邏輯電路單元內(nèi)的閂。
26.根據(jù)權(quán)利要求19所述的最佳化關(guān)鍵路徑時(shí)序的方法，其特征在于，所述該設(shè)計(jì)該具有最佳化的設(shè)定時(shí)間的第二脈沖邏輯電路單元包含調(diào)整一脈沖網(wǎng)絡(luò)。
全文摘要
本發(fā)明揭示邏輯電路合成流程中最佳化關(guān)鍵路徑時(shí)序的方法與系統(tǒng)。一傳遞延遲最佳化的第一脈沖邏輯單元耦接于一路徑邏輯電路的前，另一設(shè)定時(shí)間最佳化的第二脈沖邏輯單元?jiǎng)t耦接于該路徑邏輯電路的后，其邏輯功能則與第一脈沖邏輯單元相同。關(guān)鍵路徑時(shí)序是由第一脈沖邏輯電路單元的傳遞延遲、路徑邏輯電路的傳遞延遲與第二脈沖邏輯電路單元的設(shè)定時(shí)間來(lái)決定。在此形式下，設(shè)計(jì)速度與耗電量可通過(guò)由關(guān)鍵路徑其較佳的脈沖最佳化得到改善。
文檔編號(hào)G06F17/50GK1828619SQ20061007361
公開日2006年9月6日 申請(qǐng)日期2006年4月13日 優(yōu)先權(quán)日2005年4月13日
發(fā)明者提姆斯D·戴維斯 申請(qǐng)人:威盛電子股份有限公司