專利名稱：時序電路中泄漏電流的降低的制作方法
技術(shù)領(lǐng)域：
本發(fā)明實施例涉及電子領(lǐng)域。特別地，本發(fā)明的實施例涉及電子設(shè)備和系統(tǒng)的電
源管理。
背景技術(shù)：
泄漏電流可能是從一個設(shè)備在關(guān)閉狀態(tài)下泄漏出的很小的電流，由該設(shè)備的半導(dǎo)
體特性而導(dǎo)致。例如，深亞微米時段中的高泄漏電流對設(shè)備中的互補金屬-氧化物半導(dǎo)體
(CMOS)電路的電源損耗正在起到越來越大的作用，這是由于構(gòu)成CMOS電路的晶體管的閾
電壓、信道長度和柵氧化層厚度因?qū)⒃O(shè)備成比例縮小的持續(xù)努力而持續(xù)地下降。 在設(shè)備中具有三種主要的泄漏源，即亞閾值泄漏、柵泄漏和反偏壓接點泄漏。亞閾
值泄漏是由從漏極流向在亞閾區(qū)工作的晶體管源極的電流引起的。柵泄漏是由因為隧穿柵
氧和熱電子注入效應(yīng)而產(chǎn)生的從柵極穿過氧化層流向晶體管襯底的電流而引起的。反偏壓
接點泄漏是由從源極或漏極流向晶體管襯底穿過反偏壓二極管的電流引起的。隨著晶體管
成比例縮小，每種泄漏源均相應(yīng)地增大，從而導(dǎo)致總泄漏電流增大。 在電路中泄漏電流的大小基于施加到原始輸入的輸入向量。此夕卜，電路邏輯門不
同輸入組合之間的泄漏電流比例可以高達10。輸入向量的控制方法是一種用來降低泄漏
電流的技術(shù)。例如，在設(shè)計具有與一個組合邏輯電路相連的多級觸發(fā)器的時序電路過程
中，組合邏輯電路用于降低泄漏電流或泄漏電源消耗量的最小化泄漏位(minimum leakage
bits(MLBs))可以在時序電路的設(shè)計階段計算得出并且在時序電路的制造階段實施。MLBs
可以在時序電路的等待模式下應(yīng)用到組合邏輯電路中從而減低泄漏電流。 該實施方式通過向時序電路添加多路復(fù)用器(multiplexers)來實現(xiàn)，從而使到
觸發(fā)器的輸入在時序電路激活模式下被反饋給組合邏輯電路。相反地，MLBs在時序電路等
待模式下被反饋給使用了多路復(fù)用器的組合邏輯電路。雖然通過組合邏輯電路的泄漏電流
可以基于該方法得到降低，但是多路復(fù)用器的添加會占用使用了時序電路的設(shè)備中顯著的
實際空間和/或?qū)е孪喈?dāng)大的時間消耗。又或者，可以施加存儲器到設(shè)備中用來存儲MLBs，
從而使組合邏輯電路處在等待模式時獲得MLBs。雖然該方法在降低空間消耗方面比使用多
路復(fù)用器的方法更加有效，但是存儲器會消耗相當(dāng)高的電能來保持并移動MLBs到組合邏
輯電路。

發(fā)明內(nèi)容
—種用于降低時序電路中泄漏電流的系統(tǒng)被披露?；诒景l(fā)明的一方面，該系統(tǒng) 包括一組合邏輯電路、一個或多個連接到組合邏輯電路上的復(fù)位觸發(fā)器、和一個或多個連 接到組合邏輯電路上的置位_復(fù)位觸發(fā)器。該系統(tǒng)還包括一控制模塊，其與復(fù)位觸發(fā)器和 置位觸發(fā)器連接并被配置為當(dāng)該時序電路的等待模式被觸發(fā)時將復(fù)位觸發(fā)器復(fù)位以及將 置位-復(fù)位觸發(fā)器置位。 基于本發(fā)明的另一方面，一時序電路包括多個組合邏輯電路、一個或多個連接到每個組合邏輯電路上的復(fù)位觸發(fā)器、和一個或多個連接到每個組合邏輯電路上的置位_復(fù) 位觸發(fā)器。該時序電路還包括一控制模塊，其與復(fù)位觸發(fā)器和置位_復(fù)位觸發(fā)器連接并被 配置為當(dāng)時序電路的等待模式被觸發(fā)時將復(fù)位觸發(fā)器復(fù)位并將置位_復(fù)位觸發(fā)器置位。
基于本發(fā)明的另一方面，一設(shè)備包括一時序電路，其包括多個組合邏輯電路、一個 或多個連接到每個組合邏輯電路上的復(fù)位觸發(fā)器、和一個或多個連接到每個組合邏輯電路 上的置位_復(fù)位觸發(fā)器。該時序電路還包括一控制模塊，其與復(fù)位觸發(fā)器和置位_復(fù)位觸 發(fā)器連接并被配置為當(dāng)時序電路的等待模式被觸發(fā)時將復(fù)位觸發(fā)器復(fù)位并將置位_復(fù)位 觸發(fā)器置位。該設(shè)備還包括一電源管理單元，其與該控制模塊連接以在時序電路的等待模 式被觸發(fā)時向其發(fā)送一休眠信號。 在這里披露的系統(tǒng)和設(shè)備可以在任何裝置內(nèi)采用來實現(xiàn)各種用途，并且其他特征 可以從所附附圖和后續(xù)的詳細描述中清楚地了解。










多個優(yōu)選實施例參照如下附圖進行描述
圖1示出了基于一實施例的具有用于降低泄漏電流的一系統(tǒng)的示例時序電路；
圖2A示出了基于一實施例的圖1中系統(tǒng)的示例電路；
圖2B示出了基于一實施例的圖2A中示出的電路運行的示例真值表；
圖3A示出了基于一實施例的圖1中系統(tǒng)的另一示例電路；
圖3B示出了基于一實施例的圖3A中示出的電路運行的示例真值表； 圖4示出了基于一實施例的帶有圖1中的時序電路的示例設(shè)備；
這里描述的附圖僅是為了解釋說明，并不是對當(dāng)前披露的范圍作出任何限制。
具體實施例方式
這里披露了用于降低時序電路中泄漏電流的系統(tǒng)和設(shè)備。在下面對本發(fā)明實施例
的詳細描述中，是參照作為本詳細描述一部分的附圖，附圖中示出了可實施本發(fā)明的特定 實施例。這些實施例充分地進行描述以使本領(lǐng)域技術(shù)人員可以實施本發(fā)明，并且可以理解 的是其他實施例也可以實施，并可作出不脫離本發(fā)明的范圍的改變。因此，下面的詳細描述 并不是用來進行限制理解，本發(fā)明的保護范圍只能由所附權(quán)利要求來進行限定。 圖1示出了基于一實施例的一具有用于降低泄漏電流的系統(tǒng)150的示例時序電路 100。特別地，圖1示出了時序電路的管線。時序電路100包括多個組合邏輯電路102A-N、 多個復(fù)位觸發(fā)器104A-N， 108A-N和112A-N，和多個置位-復(fù)位觸發(fā)器106A-N， 110A-N和 114A-N。該時序電路100還具有一控制模塊116。 組合邏輯電路102A-N可以是由多個邏輯門(例如與、或、與非、或非等)構(gòu)成的電 路，并被配置成用于對從連接到組合邏輯電路上102A-N上的觸發(fā)器接收到的輸入120A-N 和122A-N進行布爾運算。在一示例實現(xiàn)方式中，復(fù)位觸發(fā)器104A-N， 108A-N和112A-N和置 位_復(fù)位觸發(fā)器106A-N， 110A-N和114A-N可以是D型觸發(fā)器。另外，復(fù)位觸發(fā)器104A-N， 108A-N和112A-N和置位-復(fù)位觸發(fā)器106A-N， 110A-N和114A-N可以是異步的或同步的。
如圖所示，復(fù)位觸發(fā)器104A-N和置位-復(fù)位觸發(fā)器106A-N連接到組合邏輯電路 102A上。另外，復(fù)位觸發(fā)器108A-N和置位-復(fù)位觸發(fā)器IIOA-N連接到組合邏輯電路102A和組合邏輯電路102B上。需要注意的是，時序電路100中的兩個相鄰的組合邏輯電路是通 過復(fù)位觸發(fā)器和置位-復(fù)位觸發(fā)器而相互連接的。另外，如圖所示，組合邏輯電路102N連 接到復(fù)位觸發(fā)器112A-N和置位-復(fù)位觸發(fā)器114A-N上。 控制模塊116連接到復(fù)位觸發(fā)器104A-N， 108A-N和112A-N以及置位-復(fù)位觸發(fā)器 106A-N，110A-N和114A-N上。在一示例實施例中，控制模塊116包括一個連接到復(fù)位觸發(fā) 器104A-N， 108A-N和112A-N上的"或"門，和一個連接到置位-復(fù)位觸發(fā)器106A_N， 110A-N 和114A-N的"與"門。從圖1中可以看出，控制模塊116、復(fù)位觸發(fā)器104A-N、置位-復(fù)位 觸發(fā)器106A-N和組合邏輯電路102A構(gòu)成了降低泄漏電流的系統(tǒng)150?？梢岳斫獾?，時序電 路100可以包括控制模塊116和連接到組合邏輯電路上的多層輸入觸發(fā)器。
在時序電路100處于激活模式時，輸入120A-N分別進入復(fù)位觸發(fā)器104A_N。同樣 地，輸入122A-N分別進入置位_復(fù)位觸發(fā)器106A-N。使用輸入120A-N和122A-N，復(fù)位觸 發(fā)器104A-N和置位-復(fù)位觸發(fā)器106A-N驅(qū)動組合邏輯電路102A。組合邏輯電路102A的 輸出被存儲或保持在復(fù)位觸發(fā)器108A-N和置位-復(fù)位觸發(fā)器110A-N中從而驅(qū)動組合邏輯 電路102B。當(dāng)通過多層觸發(fā)器和組合邏輯電路組之后，生成了輸出124A-N和126A-N。
當(dāng)時序電路100的等待或休眠模式(例如，或者是具有時序電路100的一個設(shè)備) 被觸發(fā)時(例如，接收到一控制信號118)，控制模塊116被配置成將復(fù)位觸發(fā)器104A-N， 108A-N和112A-N復(fù)位并將置位_復(fù)位觸發(fā)器106A-N， 110A-N和114A-N置位?？刂菩盘?118(例如，一個激活低電平休眠信號)當(dāng)時序電路100的等待或休眠模式被觸發(fā)時被控制 模塊116接收并處理。當(dāng)時序電路IOO被重新激活時，控制模塊116為透明并將復(fù)位和置 位信號直接傳遞到觸發(fā)器。 基于本發(fā)明的一實施例，當(dāng)設(shè)計時序電路100時可以使用如下過程。為了設(shè)計時 序電路100，將一個綜合的、布圖的并時間封閉的連線表作為一個來自邏輯綜合工具的輸 入。對于全部組合邏輯電路102A-N，最小化泄漏位(MLBs)通過使用一種本領(lǐng)域技術(shù)人員所 公知的輸入向量控制方法而計算得出。之后，時序電路100中的復(fù)位觸發(fā)器，其導(dǎo)致MLB的 邏輯值為"l"，被置位_復(fù)位觸發(fā)器(例如，置位_復(fù)位觸發(fā)器106A-N， IIOA-N和114A-N) 替換。為了用置位_復(fù)位觸發(fā)器106A-N， IIOA-N和114A-N來替換復(fù)位觸發(fā)器，假定復(fù)位觸 發(fā)器在集成過程之前就具有一激活復(fù)位低電平。 之后，帶有邏輯值"O"的MLB的復(fù)位觸發(fā)器(例如，復(fù)位觸發(fā)器104A-N， 108A-N 和112A-N)的復(fù)位引腳邏輯連接一激活低電平休眠信號。需要注意的是，置位-復(fù)位觸發(fā) 器106A-N，110A-N和114A-N的復(fù)位引腳的連接保持不變。換句話說，置位_復(fù)位觸發(fā)器 106A-N， IIOA-N和114A-N的復(fù)位引腳與一復(fù)位信號相連。另外，置位-復(fù)位觸發(fā)器106A-N， 110A-N和114A-N的置位引腳連接在一起，以在時序電路100進入等待模式時一反向休眠信 號可以進入該置位引腳。 之后，在改進的連線表上進行靜態(tài)時序分析(STA)。需要注意的是，當(dāng)插入置 位_復(fù)位觸發(fā)器106A-N， 110A-N和114A-N導(dǎo)致任何混亂的情況時，置位_復(fù)位觸發(fā)器 106A-N， 110A-N和114A-N應(yīng)被等效的復(fù)位觸發(fā)器替換?；谶M行的STA，改進的連線表進 入結(jié)構(gòu)設(shè)計工具來完成時序電路100的設(shè)計。最終，得到如圖1所示的時序電路100。
圖2A示出了基于一實施例的圖1中系統(tǒng)150的示例電路200。如圖所示，電路200 包括一組合邏輯電路202、異步復(fù)位觸發(fā)器204A-N和異步置位-復(fù)位觸發(fā)器206A_N。電路
6200還包括一個"或"門208和一個"與"門210。可以理解至lj，該"或"門208禾口"與"門210 一同組成圖1的控制模塊116。 在圖2A中，異步復(fù)位觸發(fā)器204A-N和異步置位_復(fù)位觸發(fā)器206A-N都連接到組 合邏輯電路202上。"或"門208的輸出連接到異步置位-復(fù)位觸發(fā)器206A-N上。另外， "或"門208包括第一輸入結(jié)點214和第二輸入結(jié)點216，其中第一輸入結(jié)點214被配置成 接收一置位信號218，第二輸入結(jié)點216被配置成接收一休眠信號220。"與"門210的輸出 連接到異步復(fù)位觸發(fā)器204A-N上。另外，"與"門210包括第一輸入端222和第二輸入端 224，其中第一輸入端222被配置成接收該休眠信號220，第二輸入端224被配置成接收一復(fù) 位信號226。 如圖所示，異步復(fù)位觸發(fā)器204A-N和異步置位_復(fù)位觸發(fā)器206A-N被配置成接 收輸入228。在激活模式時，異步復(fù)位觸發(fā)器204A-N和異步復(fù)位-置位觸發(fā)器206A-N將輸 入228引入組合邏輯電路202上來生成輸出230。之后輸出230作為輸入進入時序電路100 的后續(xù)層。在操作的等待模式時，異步復(fù)位觸發(fā)器204A-N和異步置位-復(fù)位觸發(fā)器206A-N 向組合邏輯電路202提供最小化泄漏位212 (例如，0或1)?？梢岳斫獾模钚』孤┪?12 是通過使用一種輸入向量控制方法而獲得的。還可以理解的，最小化泄漏位212被用于提 供處在等待模式下通過組合邏輯電路202的最小化泄漏電流。 圖2B示出了基于一實施例的圖2A中示出的電路200運行的示例真值表250。該 真值表250示出了三種信號252和兩種運行模式254。如真值表250所示，當(dāng)電路200被觸 發(fā)進入等待模式256時，"或"門208被配置成將激活低電平休眠信號(例如，邏輯值為0) 通過第二輸入結(jié)點216翻轉(zhuǎn)處理。因此，"或"門208將異步置位-復(fù)位觸發(fā)器206A-N置 位。結(jié)果，異步置位_復(fù)位觸發(fā)器206A-N向組合邏輯電路202提供最小化泄漏位212 (例 如，1)，從而使通過組合邏輯電路202的泄漏電流最小化。 另外，"與"門210被配置成通過第一輸入端222處理激活低電平休眠信號220 (例 如，邏輯值為O)來復(fù)位異步復(fù)位觸發(fā)器204A-N。這樣導(dǎo)致異步復(fù)位觸發(fā)器204A-N向組合 邏輯電路202提供最小化泄漏為212(例如，值為0)，從而使通過組合邏輯電路202的泄漏 電流最小化。 當(dāng)激活模式258被觸發(fā)時，"或"門208被配置成通過第一輸入結(jié)點214處理置位信 號218并通過第二輸入結(jié)點216處理高電平休眠信號220(例如，邏輯值為1)。因此，"或" 門208將置位信號218傳遞到異步置位_復(fù)位觸發(fā)器206A-N上。另外，"與"門210被配置 成通過第一輸入端222處理高電平休眠信號220(例如，邏輯值為1)并通過第二輸入端224 處理復(fù)位信號226。因此，"與"門210將復(fù)位信號226傳遞到異步復(fù)位觸發(fā)器204A-N上。 也就是說，控制模塊，其包括"或"門208和"與"門210，在激活模式258下變?yōu)橥该鞯?，?接向觸發(fā)器傳遞置位信號218和復(fù)位信號226。因此，當(dāng)電路200的激活模式258被觸發(fā)， 而置位信號218和復(fù)位信號226不存在，異步復(fù)位觸發(fā)器204A-N和異步置位-復(fù)位觸發(fā)器 206A-N將輸入228引入組合邏輯電路202中。結(jié)果，組合邏輯電路202產(chǎn)生輸出230提供 給時序電路100的后續(xù)層(或多層)。 圖3A示出了基于一實施例的圖1中系統(tǒng)150的另一示例電路300。如圖所示，電 路300包括一組合邏輯電路302、同步復(fù)位觸發(fā)器304A-N和同步復(fù)位-置位觸發(fā)器306A-N。 該電路300還包括一"或"門308和一"與"門310。可以理解的，"或"門和"與"門310 —同組成圖1的控制模塊116。 在圖3A中，同步復(fù)位觸發(fā)器304A-N和同步復(fù)位-置位觸發(fā)器306A-N均與組合邏 輯電路302連接。"或"門308的輸出連接到同步復(fù)位_置位觸發(fā)器306A-N上。另外，"或" 門308包括一第一輸入結(jié)點314和一第二輸入結(jié)點316，其中第一輸入結(jié)點314被配置成 接收一置位信號318，第二輸入結(jié)點316被配置成接收一休眠信號320。"與"門310的輸出 連接到同步復(fù)位觸發(fā)器304A-N上。另外，"與"門310包括第一輸入端322和第二輸入端 324，其中第一輸入端322被配置成接收該休眠信號320，第二輸入端324被配置成接收一復(fù) 位信號326。 如圖所示，同步復(fù)位觸發(fā)器304A-N和同步置位_復(fù)位觸發(fā)器306A-N被配置成接 收輸入328。在激活模式時，同步復(fù)位觸發(fā)器304A-N和同步置位-復(fù)位觸發(fā)器306A-N將輸 入328引入組合邏輯電路302上來生成輸出330。之后輸出330作為輸入進入時序電路100 的后續(xù)層。在等待模式被觸發(fā)時，同步復(fù)位觸發(fā)器304A-N和同步置位-復(fù)位觸發(fā)器306A-N 向組合邏輯電路302提供最小化泄漏位312 (例如，0或1)?？梢岳斫獾?，最小化泄漏位312 是通過使用一種輸入向量控制方法而獲得的。還可以理解的，最小化泄漏位312被用于提 供通過處在等待模式下的組合邏輯電路302的最小化泄漏電流。 圖3B示出了基于一實施例的圖3A中示出的電路300運行的示例真值表350。該 真值表350示出了三種信號352和兩種運行模式354。如真值表350所示的電路300的運 行處于電路300的等待模式356和激活模式358時與真值表250示出的電路200的運行相 同，因此不再在這里進行描述。 圖4示出了基于一實施例的帶有圖1中的時序電路100的示例設(shè)備400。圖4中 示出的設(shè)備400可以是任意一種使用時序電路100的電子設(shè)備，例如膝上型電腦、移動設(shè) 備、工作站、服務(wù)器、臺式機等。如圖所示，設(shè)備400包括一帶有控制模塊116(例，如圖l所 示)的時序電路100和電源管理單元402。電源管理單元402連接到控制模塊116上。在 一示例實施方式中，當(dāng)設(shè)備400的等待模式被觸發(fā)時，電源管理單元402產(chǎn)生一休眠信號 404(例如， 一激活低電平休眠信號)。另外，電源管理單元402將該休眠信號404發(fā)送到 控制模塊116。如上所述，控制模塊116基于接收到的休眠信號404將復(fù)位觸發(fā)器104A-N， 108A-N和112A-N復(fù)位并將置位_復(fù)位觸發(fā)器106A-N， 110A-N和114A-N置位，從而將通過 組合邏輯電路102A-N的泄漏電流最小化。 在多種實施例中，圖1-4中描述的系統(tǒng)和設(shè)備可以通過采用復(fù)位和置位_復(fù)位觸 發(fā)器以MLBs為基礎(chǔ)幫助降低時序電路中的泄漏電流，而無需在時序電路中采用相當(dāng)多的 附加組件(例如多路復(fù)用器，邏輯門等)。同樣地，系統(tǒng)和設(shè)備可以省去在存儲器中存儲 MLBs的需求。此外，系統(tǒng)和設(shè)備可以實現(xiàn)當(dāng)時序電路進入等待模式之后立即切斷時鐘，從而 節(jié)省大量的動態(tài)電能。 雖然當(dāng)前實施例是參照特定示例實施例來進行描述的，但是顯然可以對這些實施 例進行各種改進和變形，而不會脫離各實施例的寬闊精神和范圍。例如，在這里描述的各種 設(shè)備、模塊、分析器件、發(fā)生器件等均可以通過使用硬件電路(例如，互補金屬-氧化物半導(dǎo) 體(CMOS)基礎(chǔ)邏輯電路)、固件、軟件和/或硬件、固件和/或軟件的任意組合(例如，體現(xiàn) 在機讀介質(zhì)中)來實現(xiàn)和運行。例如，各種電子結(jié)構(gòu)和方法通過使用晶體管、邏輯門和電子 電路來體現(xiàn)(例如，專用集成電路(ASIC))。
8
權(quán)利要求
一種用于降低時序電路中泄漏電流的系統(tǒng)，其包括一組合邏輯電路；至少一連接到組合邏輯電路上的復(fù)位觸發(fā)器；至少一連接到組合邏輯電路上的置位-復(fù)位觸發(fā)器；和一控制模塊，其與該至少一復(fù)位觸發(fā)器和該至少一置位觸發(fā)器連接并被配置為當(dāng)該時序電路的等待模式被觸發(fā)時將該至少一復(fù)位觸發(fā)器復(fù)位并將該至少一置位-復(fù)位觸發(fā)器置位。
2. 如權(quán)利要求1所述的系統(tǒng)，其中該至少一復(fù)位觸發(fā)器包括至少一異步復(fù)位觸發(fā)器， 并且其中該至少一置位_復(fù)位觸發(fā)器包括至少一異步置位_復(fù)位觸發(fā)器。
3. 如權(quán)利要求1所述的系統(tǒng)，其中該至少一復(fù)位觸發(fā)器包括至少一同步復(fù)位觸發(fā)器， 并且其中該至少一置位_復(fù)位觸發(fā)器包括至少一同步置位_復(fù)位觸發(fā)器。
4. 如權(quán)利要求1所述的系統(tǒng)，其中該至少一復(fù)位觸發(fā)器和至少一置位_復(fù)位觸發(fā)器被 配置為向處在等待模式下的組合邏輯電路提供最小化泄漏位。
5. 如權(quán)利要求4所述的系統(tǒng)，其中該最小化泄漏位被用于提供通過該組合邏輯電路的 最小化泄漏電流。
6. 如權(quán)利要求4所述的系統(tǒng)，其中該最小化泄漏位通過使用一種輸入向量控制方法來 獲得。
7. 如權(quán)利要求1所述的系統(tǒng)，其中該控制模塊包括 一連接到該至少一置位_復(fù)位觸發(fā)器上的"或"門；禾口 一連接到該至少一復(fù)位觸發(fā)器上的"與"門。
8. 如權(quán)利要求7所述的系統(tǒng)，其中該"或"門被配置為當(dāng)該時序電路的等待模式被觸發(fā) 時基于一接收到的激活低電平休眠信號將至少一置位_復(fù)位觸發(fā)器置位。
9. 如權(quán)利要求8所述的系統(tǒng)，其中該"或"門包括第一輸入結(jié)點和第二輸入結(jié)點，其中 該"或"門被配置為通過該第二輸入結(jié)點將該激活低電平休眠信號翻轉(zhuǎn)處理。
10. 如權(quán)利要求9所述的系統(tǒng)，其中該"或"門被配置為當(dāng)時序電路的激活模式被觸發(fā) 時通過第二輸入結(jié)點將高電平休眠信號翻轉(zhuǎn)處理。
11. 如權(quán)利要求7所述的系統(tǒng)，其中該"與"門被配置為當(dāng)時序電路的等待模式被觸發(fā) 時基于接收到的一激活低電休眠信號將至少一復(fù)位觸發(fā)器復(fù)位。
12. 如權(quán)利要求11所述的系統(tǒng)，其中該"與"門包括第一輸入端和第二輸入端，其中該 "與"門被配置為通過該第一端處理該激活低電平休眠信號。
13. 如權(quán)利要求12所述的系統(tǒng)，其中該"與"門被配置為當(dāng)時序電路的激活模式被觸發(fā) 時通過該第一輸入端處理一高電平休眠信號。
14. 一種時序電路，其包括 多個組合邏輯電路；至少一個連接到每個組合邏輯電路上的復(fù)位觸發(fā)器； 至少一個連接到每個組合邏輯電路上的置位_復(fù)位觸發(fā)器；禾口一控制模塊，其與至少一復(fù)位觸發(fā)器和至少一置位_復(fù)位觸發(fā)器連接并被配置為當(dāng)時 序電路的等待模式被觸發(fā)時將至少一復(fù)位觸發(fā)器復(fù)位并將至少一置位_復(fù)位觸發(fā)器置位。
15. 如權(quán)利要求14所述的時序電路，其中至少一復(fù)位觸發(fā)器和至少一置位_復(fù)位觸發(fā)器中的每一個都是基于D型觸發(fā)器。
16. 如權(quán)利要求14所述的時序電路，其中至少一復(fù)位觸發(fā)器包括至少一異步復(fù)位觸發(fā) 器，并且其中至少一置位_復(fù)位觸發(fā)器包括至少一異步置位_復(fù)位觸發(fā)器。
17. 如權(quán)利要求14所述的時序電路，其中至少一復(fù)位觸發(fā)器包括至少一同步復(fù)位觸發(fā) 器，并且其中至少一置位_復(fù)位觸發(fā)器包括至少一同步置位_復(fù)位觸發(fā)器。
18. 如權(quán)利要求14所述的時序電路，其中該控制模塊包括 一連接到該至少一置位_復(fù)位觸發(fā)器上的"或"門；禾口 一連接到該至少一復(fù)位觸發(fā)器上的"與"門。
19. 一種設(shè)備，包括 一時序電路，包括 多個組合邏輯電路；至少一個連接到每個組合邏輯電路上的復(fù)位觸發(fā)器； 至少一個連接到每個組合邏輯電路上的置位_復(fù)位觸發(fā)器；禾口一控制模塊，其與至少一復(fù)位觸發(fā)器和至少一置位_復(fù)位觸發(fā)器連接并被配置為當(dāng)時 序電路的等待模式被觸發(fā)時將至少一復(fù)位觸發(fā)器復(fù)位并將至少一置位_復(fù)位觸發(fā)器置位。
20. 如權(quán)利要求19所述的設(shè)備，還包括一電源管理單元，與該控制模塊連接并在時序 電路的等待模式被觸發(fā)時向其發(fā)送一休眠信號。
全文摘要
公開了用于降低時序電路中泄漏電流的系統(tǒng)和設(shè)備。在一實施例中，一種用于降低時序電路中泄漏電流的系統(tǒng)包括一組合邏輯電路、一個或多個連接到組合邏輯電路上的復(fù)位觸發(fā)器、和一個或多個連接到組合邏輯電路上的置位-復(fù)位觸發(fā)器。該系統(tǒng)還包括一控制模塊，其與復(fù)位觸發(fā)器和置位觸發(fā)器連接并被配置為當(dāng)該時序電路的等待模式被觸發(fā)時將復(fù)位觸發(fā)器復(fù)位以及將置位-復(fù)位觸發(fā)器置位。
文檔編號H03K21/40GK101777908SQ20101010930
公開日2010年7月14日 申請日期2010年2月11日 優(yōu)先權(quán)日2009年12月17日
發(fā)明者斯連列法斯·斯利亞迪巴托拉 申請人:Lsi公司