一種降低電路中時序器件漏電功耗的方法
【技術(shù)領(lǐng)域】
[0001]降低電路中時序器件漏電功耗的方法是EDA工具在不違反電路的時序約束條件下，通過將低閾值電壓(LVT)的時序器件換成高閾值電壓(HVT)的時序器件，以降低漏電功耗的方法。本發(fā)明屬于EDA設(shè)計領(lǐng)域。
【背景技術(shù)】
[0002]隨著集成電路特征尺寸不斷的縮小，通過降低供電電壓以減少動態(tài)功耗的技術(shù)非常普遍。同時，為了保持電路的性能，通常選用低閾值電壓的器件以實現(xiàn)電路功能。然而，低閾值電壓的器件的應(yīng)用，使得漏電功耗的在總功耗中占的比例不斷提升。我們可通過估算電路的時延，在不違反時序約束的條件下，將一部分低閾值電壓的的器件換成高閾值電壓的器件，以達(dá)到降低漏電功耗的目的。
[0003]在保持電路性能的情況下，利用雙Vt技術(shù)降低漏電功耗的方法已經(jīng)被廣泛使用。一方面，邏輯組合器件置換對時序影響較小。根據(jù)靜態(tài)時序分析的結(jié)果，可以得知當(dāng)前器件延遲的余量(slack)，同時可計算出置換出現(xiàn)的延遲差值(delta)，從而確定能否置換該單元。另一方面，時序器件在以前電路中所占的比例較小，且對時序的影響較大。因此，工程師們在利用雙Vt置換技術(shù)降漏電功耗時，常常會忽略掉時序器件。
[0004]在目前工藝節(jié)點下，電路功能越來越復(fù)雜，時鐘系統(tǒng)越來越龐大，時序器件的功耗在電路中已經(jīng)不容忽視。時序器件單元的置換存在兩個特點:1)通常會同時影響setup時間和clock信號到Q點的時延，并且時延的代價也會比普通組合器件更大；2)時序器件之間可能互相關(guān)聯(lián)，這使得延遲的估算需要考慮有關(guān)聯(lián)關(guān)系的時序器件能否同時進(jìn)行置換。
[0005]本文我們提出一種降低電路中時序器件漏電功耗的方法:通過計算setup時間的變化和clock信號到Q點延遲的變化，同時建立時序器件之間的連接關(guān)系，以保證時序器件同時置換不會影響電路的時序約束。

【發(fā)明內(nèi)容】

[0006]本發(fā)明提出一種降低電路中時序器件漏電功耗的方法，這種方法考慮了時序器件置換的延遲變化特點，并考慮時序器件之間的關(guān)聯(lián)關(guān)系。本文詳細(xì)闡述了以上特點，提出相應(yīng)的解決方案，最大限度的保證了同時置換時序器件而不破壞時序約束。
[0007]時序器件也就觸發(fā)器(Flip Flop),它是一種存儲數(shù)字信號的器件,有輸入端和輸出端，并且有一個特殊的輸入端用來輸入時鐘信號。當(dāng)接收到時鐘信號時，輸出端才會根據(jù)輸入信號更新輸出信號。在兩個時鐘信號之間，輸出端的信號都不會發(fā)生改變。與邏輯信號的區(qū)別在于:邏輯信號的輸出是與當(dāng)前輸入信號相關(guān)的；而觸發(fā)器的輸出信號是與上一個時鐘信號到來時的輸入信號相關(guān)的。
[0008]圖1是D flip flop，輸入信號到達(dá)D端口，時鐘信號到達(dá)三角形標(biāo)記處，輸出信號從Q或者QN端輸出。D flip flop是上升沿觸發(fā)，即當(dāng)時鐘信號從O變?yōu)镮時，輸出端Q的信號會根據(jù)D端的信號更新，QN就與D的信號相反。
[0009]為了更好的計算時延，通常我們會為器件建立時延模型。每一個時延模型，通常對應(yīng)器件的一條信號通路。圖2中展示一個非門A->Z的信號通路，以及通路兩端信號的變化規(guī)律。由于時序器件功能的特殊性，建立時延模型通常會更復(fù)雜。不能單純的建立從輸入端到輸出端的時延模型，因為有時鐘信號控制著數(shù)據(jù)信號的傳輸。通常，我們會定義兩種時延模型:1)從輸入端到時鐘端，如圖3，存在一個setup約束，是指時鐘信號到達(dá)前，數(shù)據(jù)信號必須提前準(zhǔn)備好的時間約束；2)從時鐘端到輸出端，如圖4，這是信號從時鐘到來時刻傳輸?shù)捷敵龆怂杞⒌臅r延模型。
[0010]可利用以上時延模型，進(jìn)行靜態(tài)時序分析。計算出每種器件的延遲余量(slack)，與置換換器件所需的延遲變化量(delta)進(jìn)行比較。當(dāng)delta〈slack時,可進(jìn)行有效替換，而不違反時序約束。
[0011]為了提高效率，我們通常會批量的換取一批單元器件，然后進(jìn)行時延值的更新。組合邏輯電路可通過拓?fù)渑判虻姆绞剑页鲆慌鷷r序不相關(guān)的單元。時序器件之間的關(guān)聯(lián)性無法用拓?fù)渑判蚺懦?，常常會出現(xiàn)互相關(guān)聯(lián)的情況，如圖5所示。
[0012]我們提出一種建立時序器件關(guān)聯(lián)表的方法:首先，基于電路的連接關(guān)系，通過從所有時序器件輸出端Q向下一個時序器件輸入端D遍歷，可得到所有D點有連接關(guān)系的Q點；然后根據(jù)D點的關(guān)聯(lián)表，我們可以分析得出Q點連接的所有D點的關(guān)聯(lián)表；最后將這兩個表合并，可得出所有時序器件上點的關(guān)聯(lián)表。
[0013]在置換單元時，我們可通過這一關(guān)聯(lián)表，將時序器件根據(jù)關(guān)聯(lián)的維度進(jìn)行排序。然后，結(jié)合時延模型計算出的時延變化值(delta)和已存在的延遲余量(slack),分析delta是否小于slack值，確定當(dāng)前單元能否被置換。同時，當(dāng)前置換消耗掉一部分余量之后，那些關(guān)聯(lián)的時序器件是否還有足夠的延遲余量進(jìn)行置換，如果不夠則必須被排除出可置換集入口 ο
【附圖說明】
[0014]圖1 D flip flop
圖2非門的信號通道和波形關(guān)系圖3 setup約束的信號通道和波形關(guān)系圖4時鐘端到輸出端的信號通道及波形關(guān)系圖5時序器件之間互相關(guān)聯(lián)具體實施步驟:
利用LVT置換為HVT時序器件的方法進(jìn)行漏電功耗優(yōu)化，操作流程如下:
1)準(zhǔn)備電路網(wǎng)表、標(biāo)準(zhǔn)單元的Lib庫以及Sdc文件，進(jìn)行靜態(tài)時序分析；
2)找出所有可能被置換的時序單元，并計算出置換所需的延遲變化(delta)；
3)過濾掉延遲變化量大于延遲余量(slack)的單元；
4)建立時序器件的關(guān)聯(lián)表，并根據(jù)關(guān)聯(lián)器件個數(shù)進(jìn)行升序排列；
5)按順序選取可置換單元，同時排除選中單元會影響到的其他時序單元；
置換完成后，需要更新時延數(shù)據(jù)，可繼續(xù)進(jìn)行后續(xù)的電路優(yōu)化步驟。
【主權(quán)項】
1.一種降低電路中時序器件漏電功耗的方法，涉及到EDA設(shè)計工具的主要特征為: (I )時序器件中兩種信號通道和波形延遲的定義:一種是時鐘信號對輸入信號有setup時序約束(即輸入信號在時鐘信號之前需要準(zhǔn)備好的時間約束)；另一種是時鐘信號到達(dá)后輸出信號輸出所需的時延； (2 )通過遍歷電路圖，建立時序器件之間關(guān)聯(lián)表的方法； (3 )通過兩種波形延遲的變化值和時序器件關(guān)聯(lián)表，按順序判斷時序器件能否進(jìn)行LVT替換為HVT的低功耗解決方案。
2.具有特征(I)、(2)、(3)的組合。
3.具有特征(2)、(3)的組合。
【專利摘要】一種降低電路中時序器件漏電功耗的方法，隨著集成電路尺寸的不斷縮小，漏電功耗在總功耗中比例不斷提升。同時時鐘系統(tǒng)日益復(fù)雜，時序器件所占比例不斷升高，有效降低時序器件的漏電功耗已不容忽視。采用將低閾值電壓（LVT）置換為高閾值電壓（HVT）的技術(shù)降低漏電功耗，主要難點在于電路的時序約束不能被違反。本文根據(jù)時序器件的特點，分析了兩種時延變化，一種是setup約束，另一種是時鐘端到輸出端的時延；提供了建立時序器件之間關(guān)聯(lián)表的方法，記錄所有時序器件之間關(guān)聯(lián)關(guān)系的信息；針對優(yōu)化電路不違反時序的約束的要求，提出了利用時延變化量（delta）與時延余量（slack）的比較以及關(guān)聯(lián)表對可置換時序器件進(jìn)行過濾的方法，達(dá)到了降低漏電功耗的目的。
【IPC分類】G06F17-50
【公開號】CN104573148
【申請?zhí)枴緾N201310485457
【發(fā)明人】周舒哲, 董森華, 陳彬, 燕昭然
【申請人】北京華大九天軟件有限公司
【公開日】2015年4月29日
【申請日】2013年10月17日