時(shí)鐘信號(hào)傳輸調(diào)整方法及相關(guān)集成電路結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種時(shí)鐘信號(hào)傳輸調(diào)整方法及結(jié)構(gòu)，且特別是有關(guān)于調(diào)整時(shí)鐘信號(hào)間偏移的時(shí)鐘信號(hào)傳輸調(diào)整方法及結(jié)構(gòu)。
【背景技術(shù)】
[0002]請(qǐng)參見(jiàn)圖1，其是關(guān)于集成電路設(shè)計(jì)的步驟流程示意圖，其中步驟11為系統(tǒng)規(guī)格(system specificat1n)的制定，而步驟 12 用以進(jìn)行架構(gòu)設(shè)計(jì)(architectural design),步驟13則是功能設(shè)計(jì)與邏輯設(shè)計(jì)(funct1nal design and logic design),步驟14是電路設(shè)計(jì)(circuit design),步驟15則是實(shí)體設(shè)計(jì)(physical design),而經(jīng)過(guò)實(shí)體設(shè)計(jì)后所產(chǎn)生的相關(guān)數(shù)據(jù)需通過(guò)步驟16中的實(shí)體驗(yàn)證與驗(yàn)收(physical verificat1n andsignoff),然后才能進(jìn)行步驟17的芯片制造(fabricat1n)以及步驟18 (packaging andtesting)的封裝與測(cè)試，最后完成所需的集成電路成品。
[0003]而步驟15的實(shí)體設(shè)計(jì)(physical design)主要由如圖2所示的步驟所組成,其中包含有步驟151的分割(partit1ning)、步驟152的平面設(shè)計(jì)(f10rplanning)、步驟153的元件置放(placement)、步驟154的時(shí)鐘樹(shù)合成(clock tree synthesis)、步驟155的信號(hào)繞線(xiàn)(signal routing)以及步驟156的時(shí)序收斂(timing closure)。而執(zhí)行步驟154的時(shí)鐘樹(shù)合成(clock tree synthesis)的目的在于確保芯片中各區(qū)域的時(shí)鐘信號(hào)間的偏移(skew)皆小于一個(gè)預(yù)定值，但隨著集成電路技術(shù)的發(fā)展，時(shí)鐘信號(hào)的操作頻率也快速增力口，已知手段需要加入更多的主動(dòng)延遲元件以精確控制時(shí)序，此方式相當(dāng)耗損能量，而如何改善此類(lèi)已知手段的缺失，為發(fā)展本發(fā)明的主要目的。

【發(fā)明內(nèi)容】

[0004]本發(fā)明提供一種時(shí)鐘信號(hào)傳輸調(diào)整方法，應(yīng)用于集成電路的設(shè)計(jì)過(guò)程中，所述時(shí)鐘信號(hào)傳輸調(diào)整方法包含下列步驟:提供一信號(hào)線(xiàn)，信號(hào)線(xiàn)電性連接至一時(shí)鐘信號(hào)源與一循序邏輯電路單元之間，形成一時(shí)序路徑；以及于時(shí)序路徑上插入至少一非主動(dòng)導(dǎo)線(xiàn)延遲模塊，使時(shí)序路徑的時(shí)鐘傳送時(shí)間趨近一預(yù)定時(shí)間值。
[0005]本發(fā)明另外提供一種集成電路結(jié)構(gòu)，其包含半導(dǎo)體基板、信號(hào)線(xiàn)以及時(shí)鐘信號(hào)傳輸調(diào)整結(jié)構(gòu)，半導(dǎo)體基板中完成有時(shí)鐘信號(hào)源與循序邏輯電路單元，信號(hào)線(xiàn)電性連接至?xí)r鐘信號(hào)源與循序邏輯電路單元之間，形成一時(shí)序路徑，時(shí)鐘信號(hào)傳輸調(diào)整結(jié)構(gòu)完成于半導(dǎo)體基板表面的上方，其中包含有非主動(dòng)導(dǎo)線(xiàn)延遲模塊，非主動(dòng)導(dǎo)線(xiàn)延遲模塊電性連接至?xí)r序路徑的時(shí)鐘信號(hào)源與循序邏輯電路單元之間。
[0006]為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下。
【附圖說(shuō)明】
[0007]圖1為集成電路設(shè)計(jì)的步驟流程示意圖。
[0008]圖2為集成電路設(shè)計(jì)中的實(shí)體設(shè)計(jì)的步驟流程示意圖。
[0009]圖3為本發(fā)明所發(fā)展出關(guān)于時(shí)鐘樹(shù)合成的概念示意圖。
[0010]圖4為本發(fā)明所發(fā)展出的時(shí)鐘微調(diào)結(jié)構(gòu)的第一較佳實(shí)施例示意圖。
[0011]圖5A-5C為本發(fā)明所發(fā)展出的時(shí)鐘微調(diào)結(jié)構(gòu)的數(shù)個(gè)較佳實(shí)施例示意圖。
[0012]圖6為本發(fā)明所發(fā)展出關(guān)于時(shí)鐘樹(shù)合成中進(jìn)行微調(diào)的第一較佳實(shí)施例方法流程示意圖。
[0013]圖7為本發(fā)明所發(fā)展出關(guān)于時(shí)鐘樹(shù)合成中進(jìn)行微調(diào)的第二較佳實(shí)施例方法流程示意圖。
【具體實(shí)施方式】
[0014]請(qǐng)參見(jiàn)圖3,其是本發(fā)明所發(fā)展出來(lái),關(guān)于時(shí)鐘樹(shù)合成(clock tree synthesis)的概念示意圖，由圖中可清楚看出，為了讓時(shí)鐘信號(hào)源31所發(fā)出的時(shí)鐘信號(hào)在經(jīng)過(guò)不同長(zhǎng)度的信號(hào)線(xiàn)(時(shí)序路徑)后仍能將偏移(skew)維持在一定范圍內(nèi)，而使得不同時(shí)序路徑長(zhǎng)度的觸發(fā)器32、33、34可以正確運(yùn)作。本發(fā)明可以先在不同長(zhǎng)度的信號(hào)線(xiàn)上置放不同數(shù)量的主動(dòng)式延遲單元35 (例如時(shí)鐘緩沖器(clock buffer)),而主動(dòng)式延遲單元通常由主動(dòng)元件(例如金屬氧化物半導(dǎo)體晶體管組成的反相器)所構(gòu)成，因此可以提供整數(shù)個(gè)單位時(shí)間的延遲。
[0015]但隨著集成電路的演進(jìn)，相對(duì)應(yīng)的時(shí)鐘信號(hào)頻率已然快速增加，同步機(jī)制需要越來(lái)越多的主動(dòng)式延遲單元以達(dá)成精確的時(shí)序控制。為了解決此一問(wèn)題，本發(fā)明再發(fā)展出如圖4的時(shí)鐘微調(diào)方法與時(shí)鐘微調(diào)結(jié)構(gòu)，其中可清楚看出，完成于硅基板4(或其它已知的半導(dǎo)體基板)上的第一主動(dòng)元件41與第二主動(dòng)元件42間(不一定與主動(dòng)元件41及42直接接觸)，可通過(guò)硅基板4表面上方多層導(dǎo)線(xiàn)結(jié)構(gòu)43所完成的信號(hào)線(xiàn)來(lái)完成電性連接。其中第一主動(dòng)元件41與第二主動(dòng)元件42可以是圖3中的時(shí)鐘信號(hào)源31、觸發(fā)器32、33、34或是主動(dòng)式延遲元件35，因此由分屬不同層的金屬導(dǎo)線(xiàn)430、431、432與其間的接觸透孔(via)439所共同構(gòu)成的多層導(dǎo)線(xiàn)結(jié)構(gòu)43可被置放于時(shí)鐘信號(hào)源31、觸發(fā)器32、33、34及/或主動(dòng)式延遲元件35間的信號(hào)線(xiàn)，其等效電路便如圖中所示的電阻-電容等效電路44，藉此提供較小延遲時(shí)間長(zhǎng)度的非主動(dòng)導(dǎo)線(xiàn)延遲模塊(non-active wire delay module)來(lái)提供時(shí)鐘樹(shù)合成進(jìn)行時(shí)的微調(diào)需求。
[0016]而由于多層導(dǎo)線(xiàn)結(jié)構(gòu)43的繞線(xiàn)相當(dāng)具有彈性而能產(chǎn)生許多變化，請(qǐng)參閱圖5A-5C，其中顯示了本發(fā)明所發(fā)展出的時(shí)鐘微調(diào)結(jié)構(gòu)的數(shù)個(gè)較佳實(shí)施例，除了如圖4所示的多層導(dǎo)線(xiàn)結(jié)構(gòu)43之外，還可變化成如圖5A所示的具有透孔陣列的多層導(dǎo)線(xiàn)結(jié)構(gòu)53，其中主要是在不同層的導(dǎo)線(xiàn)531、532中利用透孔陣列533來(lái)完成電性連接，而且屬于不同層的該等金屬導(dǎo)線(xiàn)的延伸方向可以是平行的，本發(fā)明可以依據(jù)實(shí)際需求調(diào)整透孔陣列533的數(shù)量，圖5A中顯示了排列在不同導(dǎo)線(xiàn)間的一組透孔陣列、兩組孔陣列、…多組透孔陣列，但是實(shí)際應(yīng)用不限于此。此外，多層導(dǎo)線(xiàn)結(jié)構(gòu)還可以變化成如圖5B和5C的三維結(jié)構(gòu)，如此只要有足夠的布線(xiàn)空間，多層導(dǎo)線(xiàn)結(jié)構(gòu)的層數(shù)便更有彈性。因此，通過(guò)不同走線(xiàn)長(zhǎng)度、導(dǎo)線(xiàn)層數(shù)、透孔數(shù)量、透孔陣列數(shù)量、三維結(jié)構(gòu)以及雙層導(dǎo)線(xiàn)與其間介電層所構(gòu)成的電容的調(diào)整，本發(fā)明可以于與時(shí)鐘樹(shù)合成相關(guān)的標(biāo)準(zhǔn)元件庫(kù)中提供多種延遲時(shí)間長(zhǎng)度不同的非主動(dòng)導(dǎo)線(xiàn)延遲模塊，或是延遲時(shí)間長(zhǎng)度相同但繞線(xiàn)方式不同的非主動(dòng)導(dǎo)線(xiàn)延遲模塊，讓設(shè)計(jì)者可以自標(biāo)準(zhǔn)元件庫(kù)的收集中找到合適的延遲模塊來(lái)完成精確的微調(diào)，使得設(shè)計(jì)更為方便省時(shí)。
[0017]而在同一金屬層皆統(tǒng)一線(xiàn)寬但不同金屬層的線(xiàn)寬可能不同的條件下，本發(fā)明仍可通過(guò)不同長(zhǎng)度的繞線(xiàn)與透孔數(shù)量的增減來(lái)產(chǎn)生出不同延遲時(shí)間的非主動(dòng)導(dǎo)線(xiàn)延遲模塊，在不需增加硅基板上主動(dòng)元件數(shù)量的情況下，有效完成時(shí)鐘樹(shù)合成進(jìn)行時(shí)