專利名稱：非易失性存儲器的成扇形展開的高速系統(tǒng)體系結(jié)構(gòu)和輸入/輸出電路的制作方法
非易失性存儲器的成扇形展開的高速系統(tǒng)體系結(jié)構(gòu)和輸入/輸出電路
背景技術(shù)：
NAND閃存設(shè)備通常用于存儲將以大塊讀出的數(shù)據(jù)，如數(shù)字化圖 像、聲音或視頻。常規(guī)的NAND存儲器在x8或xl6接口上提供在數(shù) 十兆字節(jié)/秒范圍內(nèi)的帶寬。典型的NAND陣列體系結(jié)構(gòu)可以支持類 似的陣列-頁面緩沖器帶寬。利用陣列帶寬和接口帶寬之間的這種相對 良好的匹配，當(dāng)在系統(tǒng)中實例化單個NAND設(shè)備時，可相對良好地優(yōu) 化至主機的數(shù)據(jù)速率。但是，當(dāng)多個NAND設(shè)備共享至主機的接口時， 接口便成為瓶頸。


通過結(jié)合附圖閱讀以下詳細描述，可以更好地理解本發(fā)明的實施 例，附圖中
圖1是根據(jù)一些實施例的存儲器/主機控制器接口的圖。 圖2A和2B是根據(jù)一些實施例的時序圖。 圖3是根據(jù)一些實施例的高速輸入路徑的圖。 圖4是根據(jù)一些實施例的高速輸出路徑的圖。
具體實施例方式
在以下描述中，出于說明的目的，闡述了眾多細節(jié)，以便充分理 解本發(fā)明的實施例。但是，對于本領(lǐng)域的技術(shù)人員顯而易見的是，不 需要這些具體細節(jié)也可實現(xiàn)如下文要求權(quán)利的本發(fā)明。例如，盡管關(guān) 于閃存設(shè)備、具體來說是NAND閃存設(shè)備描述一些實施例，但實施例 也可適用于其它類型的存儲器，包括但不限于NOR閃存設(shè)備和諸如 相變存儲器的位可更改存儲器。而且，盡管本文提到具體的存儲器大 小，但應(yīng)了解，這些只是為了說明而給出的實例，在其它實施例中，也可以使用更大或更小的存儲器大小、緩沖器大小、總線或互連寬度等。
在以下描述和權(quán)利要求中，可以使用術(shù)語"包括"和"包含"及 其派生詞，希望將它們作為彼此的同義詞對待。此外，在以下描述和 權(quán)利要求中，可以使用術(shù)語"耦合"和"連接"及其派生詞。應(yīng)了解， 這些術(shù)語不是彼此同義的。而是，在特定實施例中，"連接"可用于 表示兩個或兩個以上元件彼此直接物理或電接觸。"耦合"可表示兩 個或兩個以上元件直接物理或電接觸。但是，"耦合"也可表示兩個 或兩個以上元件彼此不直接接觸，但是仍然彼此協(xié)作或交互。
圖1示出根據(jù)一些實施例的存儲器/主機控制器接口。多組存儲器
設(shè)備(160， 170, 180)經(jīng)由總線或互連(130)耦合到主機控制器(108)。 每組存儲器設(shè)備(160， 170， 180)可以分別包括按照成扇形展開的 配置的多個存儲器設(shè)備161-164、 171-174和181-184。
在一些實施例中，存儲器設(shè)備的組數(shù)Z可以等于4，但在其它實 施例中，可以有更多或更少的組。由于共享數(shù)據(jù)信號的每個額外設(shè)備 會增加電容，所以接口的頻率主要由組數(shù)Z確定。因此，組數(shù)Z受到 包括但不限于接口頻率和/或數(shù)據(jù)線電容的系統(tǒng)設(shè)計要求的限制。
在一些實施例中，每組中的存儲器設(shè)備的數(shù)量可以等于四，但在 其它實施例中，每組中可以有更多或更少的設(shè)備。在一些實施例中， 每個存儲器設(shè)備是諸如NAND閃存設(shè)備的非易失性存儲器設(shè)備。
每個存儲器設(shè)備可以具有m位寬的數(shù)據(jù)接口 (128)。來自一個 組中的所有閃速設(shè)備(如161-164)的數(shù)據(jù)可以在m位互連(129)上 時間復(fù)用。以此方式，可以在存儲器設(shè)備處優(yōu)化引腳帶寬。在一些實 施例中，m可以等于1、 2、 4、 8、 16或任何其它可行的位數(shù)。這個 數(shù)字可以基于主機控制器的設(shè)計來確定，或者可以受成本限制。
主機控制器設(shè)備(108 )可以具有Z x m位寬的數(shù)據(jù)接口 ( 130 ), 其中Z等于存儲器設(shè)備的組數(shù)，m等于組中的每個閃存設(shè)備上的數(shù)據(jù) 接口的以位計的寬度。主機控制器(108)或系統(tǒng)中的另一設(shè)備(未示出)可以生成要 提供給系統(tǒng)中的每個存儲器設(shè)備的時鐘信號(110)。時鐘信號可用 于消除存儲器設(shè)備獨立生成時鐘的需要。
為了便于主機控制器上的緩沖器和存儲器設(shè)備上的緩沖器之間 的同步，可以在每組設(shè)備(160， 170， 180)和主機控制器(108)之 間提供數(shù)據(jù)有效(DV)信號(112, 114， 116)。因此，在一些實施 例中，閃存設(shè)備和主機控制器之間的接口可以是異步接口。可以將延 遲鏈增加到接口的接收端上的數(shù)據(jù)(130)或數(shù)據(jù)有效(112, 114, 116)信號中，以便確保對于輸入鎖存滿足建立和保持時序(timing)。 可以使數(shù)據(jù)有效信號(112, 114, 116)和數(shù)據(jù)信號(130)同步，以 便用合適的時序鎖存在接口的接收端處的數(shù)據(jù)。
當(dāng)利用諸如圖1所示的成扇形展開的存儲器接口時，可以在系統(tǒng) 中的所有存儲器設(shè)備上并行進行陣列操作。例如，存儲器庫中的每個 設(shè)備(161-164， 171-174， 181-184)可以同時執(zhí)行陣列讀操作,或者 可以同時執(zhí)行陣列寫操作。此外， 一些設(shè)備可以執(zhí)行陣列讀操作，而 其它設(shè)備同時執(zhí)行陣列寫操作。
圖1中的存儲器接口還能夠支持各個設(shè)備模式命令和影響所有設(shè) 備的廣播命令。
每個存儲器設(shè)備可以包括用于配置該設(shè)備以使其按照成扇形展 開的配置使用的一個或多個配置寄存器。這個(或這些)配置寄存器 可以集成到閃存設(shè)備內(nèi)的諸如移位寄存器控制邏輯塊的邏輯塊中，或 者可以獨立于移位寄存器控制邏輯。另外，主機控制器(108)可以 包括用于同時配置所有的存儲器的寄存器的配置寄存器。
號和數(shù)據(jù)有效信號之間的關(guān)系。在一些實施例中，可以只在數(shù)據(jù)有效 信號的上升沿上鎖存數(shù)據(jù)。在其它實施例中，可以在數(shù)據(jù)有效信號的 上升和下降沿上鎖存數(shù)據(jù)。在其它實施例中，可以在時鐘信號的上升
和/或下降沿上鎖存數(shù)據(jù)。在其它實施例中，可以基于數(shù)據(jù)有效信號和時鐘信號的組合來鎖存數(shù)據(jù)。例如，只有當(dāng)斷言數(shù)據(jù)有效信號時才可 在時鐘信號的上升和/或下降沿上鎖存數(shù)據(jù)。
圖2A是單數(shù)據(jù)邊緣讀和寫的時序圖。只在數(shù)據(jù)有效信號(404 ) 的上升沿上鎖存數(shù)據(jù)(402)。在其它實施例中，可以只在數(shù)據(jù)有效 信號(404)的下降沿上鎖存數(shù)據(jù)(402)。
圖2B是雙數(shù)據(jù)邊緣讀和寫的時序圖。此處，在數(shù)據(jù)有效信號(406 ) 的上升和下降沿上鎖存數(shù)據(jù)(402)。
在一些實施例中，圖1中的存儲器設(shè)備可以包括高速輸入和輸出 電路。高速輸入和輸出電路可以允許存儲器設(shè)備以比存儲器設(shè)備的內(nèi) 部讀/寫電路所允許的數(shù)據(jù)速率高的數(shù)據(jù)速率輸入和輸出數(shù)據(jù)。
圖3示出根據(jù)一些實施例的存儲器設(shè)備的高速輸入路徑。存儲器 設(shè)備可以是NAND閃存設(shè)備，或者可以是另一非易失性存儲器設(shè)備。
在輸入板(202)和輸入緩沖器(204)處將數(shù)據(jù)輸入到存儲器設(shè) 備。然后，將數(shù)據(jù)從輸入緩沖器(204)傳送到多個高速輸入緩沖器 (240, 250， 260, 270)中的一個高速輸入緩沖器。
每個高速輸入緩沖器(240， 250, 260, 270 )包括解復(fù)用器(246 )、 復(fù)用器(248)以及并行設(shè)置的至少兩個移位寄存器(242， 244)。 高速輸入緩沖器的輸入可以包括移位寄存器輸出選擇信號(212)、 移位寄存器負載選擇信號(218)、移位寄存器O負載選擇(214)和 讀選擇(216)信號、以及移位寄存器1負載選擇(220)和讀選擇(222) 信號。這些信號都可由移位寄存器控制邏輯(210)生成，并且可以 進行操作以將第一和笫二移位寄存器配置成接收或傳送數(shù)據(jù)。還可將 數(shù)據(jù)有效信號(208)或時鐘信號(206 )輸入到高速輸入緩沖器。
在任何給定時間，第一移位寄存器(242)可以用高速度速率從 輸入緩沖器(204)加載數(shù)據(jù)，而第二移位寄存器(244)則以較低的 速度速率將數(shù)據(jù)傳送到內(nèi)部寫邏輯電路(280)。隨后，將傳送到寫 邏輯(280 )的數(shù)據(jù)寫入到存儲器陣列。
移位寄存器控制邏輯(210)通過生成如上所述用于配置移位寄存器的合適的移位寄存器選擇信號(SR—Sel) (212, 214, 216, 218， 220， 222)來確定哪個移位寄存器正從輸入緩沖器加載數(shù)據(jù)、而哪個 移位寄存器正在將數(shù)據(jù)傳送到寫邏輯。當(dāng)每個移位寄存器完成它相應(yīng) 的加載或傳送操作時，通過移位寄存器控制邏輯(210)交換這些操 作，然后第一移位寄存器(242 )將它的加載數(shù)據(jù)傳送到寫邏輯(280 ), 而用來自輸入緩沖器(204)的數(shù)據(jù)加載第二移位寄存器(244)。通 過以此方式切換移位寄存器直到NAND寫操作完成，主機控制器和存 儲器設(shè)備之間的高速接口不受對NAND閃存陣列的相對緩慢的寫操 作的限制。在一些實施例中，可以在輸入板處以大于400 MHz的速率 接收數(shù)據(jù)，而以約40 MHz的速率將數(shù)據(jù)寫入到存儲器陣列。
在一些實施例中，移位寄存器(242， 244)可以是128位移位寄 存器。在其它實施例中，移位寄存器可以是64位移位寄存器。在其 它實施例中，可以使用其它大小的移位寄存器。
在合適的時間，利用數(shù)據(jù)有效(208)或時鐘(206)信號來將數(shù) 據(jù)鎖存到移位寄存器中。
多個高速輸入緩沖器(240， 250, 260， 270)可以并行操作以將 數(shù)據(jù)提供到寫邏輯、從而寫入到NAND存儲器陣列。在一個實施例中， NAND存儲器設(shè)備可以包括八個高速輸入緩沖器以將64位數(shù)據(jù)提供 給寫邏輯，一f旦在其它實施例中，可以使用多于八個或少于八個的高速 輸入緩沖器。
圖4示出根據(jù)一些實施例的高速輸出路徑。高速輸出路徑以與上 文關(guān)于圖3描述的高速輸入路徑類似的方式操作。
當(dāng)發(fā)出讀命令時，感測邏輯(302)從陣列讀取4kB (或更多)數(shù) 據(jù)?？梢允褂?kBxx位解碼器(308)來一次讀取所感測的數(shù)據(jù)x位 (324)。在一些實施例中，x可以等于64、 128或其它位數(shù)。然后， 將數(shù)據(jù)加載到高速輸出緩沖器(340， 350， 360， 370 )中。
每個高速輸出緩沖器(340， 350， 360， 370 )包括解復(fù)用器(346 )、 復(fù)用器(348 )以及并行設(shè)置的至少兩個移位寄存器(342， 344)。高速輸入緩沖器的輸入可以包括移位寄存器輸出選擇信號(312)、 移位寄存器負載選擇信號(318)、移位寄存器0負載選擇(314)和 讀選擇(316)信號、以及移位寄存器1負載選擇(320)和讀選擇(322) 信號。這些信號都可由移位寄存器控制邏輯(306 )生成。還可將時 鐘信號(304)輸入到高速輸入緩沖器，該時鐘信號(304)可用于在 適當(dāng)?shù)臅r間鎖存數(shù)據(jù)。
在任何給定時間，第一移位寄存器(342)可以用低速度速率從 陣列(302)加載數(shù)據(jù)，而第二移位寄存器(344)則以較高的速度速 率將數(shù)據(jù)傳送到輸出緩沖器(346)和輸出數(shù)據(jù)板(390)。隨后，將 傳送到輸出緩沖器(346 )的數(shù)據(jù)傳送到主機控制器設(shè)備。
移位寄存器控制邏輯(306 )通過生成如上所述的合適的移位寄 存器選擇信號(SR_Sel) (312， 314, 316， 318, 320， 322)來確定 哪個移位寄存器正從輸入緩沖器加載數(shù)據(jù)、而哪個移位寄存器正在將 數(shù)據(jù)傳送到寫邏輯。當(dāng)每個移位寄存器完成它相應(yīng)的加載或傳送操作 時，通過移位寄存器控制邏輯(306 )交換這些操作，然后第一移位 寄存器(342)將它的加載數(shù)據(jù)傳送到輸出緩沖器(346),而用來自 陣列(302)的數(shù)據(jù)加載第二移位寄存器(344)。通過以此方式切換 移位寄存器直到NAND讀操作完成，主機控制器和存儲器設(shè)備之間的 高速接口不受相對緩慢的從NAND閃存陣列讀取的操作的限制。在一 些實施例中，可以在輸出板(390)處以大于400 MHz的速率傳送數(shù) 據(jù)，而以約40 MHz的速率從存儲器陣列(302 )讀取數(shù)據(jù)。
在一些實施例中，移位寄存器(342, 344)可以是128位移位寄
存器。在其它實施例中，移位寄存器可以是64位移位寄存器。在其
它實施例中，可以使用其它大小的移位寄存器。移位寄存器的大小和 陣列與移位寄存器之間的數(shù)據(jù)總線的寬度取決于多個變量。例如，從
NAND陣列感測到移位寄存器獲取數(shù)據(jù)所需的時間越長，就需要越大 的移位寄存器。移位寄存器的大小還取決于NAND設(shè)備的I/O總線的 速度。 一般來說，總線速度越高，移位寄存器就必須越大。存儲器設(shè)備還可包括數(shù)據(jù)有效輸出緩沖器(380 )。數(shù)據(jù)有效輸 出緩沖器在數(shù)據(jù)有效板處生成數(shù)據(jù)有效信號。數(shù)據(jù)有效輸出 緩沖器的輸入包括時鐘(304)和由移位寄存器控制邏輯(306)生成 的數(shù)據(jù)有效選擇信號(326 )。數(shù)據(jù)有效輸出緩沖器可以使用移位寄 存器(382 )和輸出緩沖器(384 )來生成數(shù)據(jù)有效信號?？梢哉埱?sue ) 可選的延遲元件(未示出)以確保在合適的時間輸出數(shù)據(jù)有效信號。 如上所述，可以使數(shù)據(jù)有效信號(392)和數(shù)據(jù)信號(390)同步，以 便在接口的接收端(如主機控制器)處用合適的時序鎖存數(shù)據(jù)。
多個高速輸出緩沖器(340， 350， 360， 370)可以并行操作以將 數(shù)據(jù)提供給輸出板、從而傳送到主機控制器設(shè)備。在一個實施例中， NAND存儲器設(shè)備可以包括八個高速輸出緩沖器。
上述方法可以經(jīng)由存儲在機器可訪問介質(zhì)上、由處理器執(zhí)行的指 令來實施。這些指令可以利用存儲在任何機器可訪問介質(zhì)上的任何編 程代碼以多種不同的方式實施。機器可訪問介質(zhì)包括以機器(如計算 機)可讀的形式提供(即，存儲和/或傳送)信息的任何機制。例如， 機器可訪問介質(zhì)包括隨機存取存儲器(RAM )，如靜態(tài)RAM( SRAM) 或動態(tài)RAM (DRAM) ; ROM;磁或光存儲介質(zhì)；閃存設(shè)備；電、 光、聲或其它形式的傳播信號(如載波、紅外信號、數(shù)字信號)；及 其它。
因此，在各個實施例中公開非易失性存儲器的成扇形展開的高速 系統(tǒng)體系結(jié)構(gòu)和輸入/輸出電路。在以上描述中，闡述了眾多具體細節(jié)。 但應(yīng)了解，沒有這些具體細節(jié)也可實現(xiàn)實施例。在其它情況下，沒有 詳細示出熟知的電路、結(jié)構(gòu)和技術(shù)，以免使本描述晦澀難懂。上文參 照具體示范性實施例描述了實施例。但是，對于從本公開獲益的技術(shù) 人員顯而易見的是，在不背離本文描述的實施例的更廣的精神和范圍 的情況下，可以對這些實施例做出各種修改和改變。因此，應(yīng)將本說 明和附圖視為是具說明性而不是限制性意義的。
權(quán)利要求
1、一種系統(tǒng)，包括控制器；以及經(jīng)由互連耦合到所述控制器的多組存儲器設(shè)備，所述多組存儲器設(shè)備中的每組存儲器設(shè)備包括多個存儲器設(shè)備，其中在所述互連上時間復(fù)用要傳送到所述多組存儲器設(shè)備中的每組存儲器設(shè)備或從所述多組存儲器設(shè)備中的每組存儲器設(shè)備傳送的數(shù)據(jù)，并且在所述多組存儲器設(shè)備中的每組存儲器設(shè)備與所述控制器之間提供數(shù)據(jù)有效信號。
2、 如權(quán)利要求1所述的系統(tǒng)，其中所述多個存儲器設(shè)備中的每 個存儲器設(shè)備是NAND閃存設(shè)備。
3、 如權(quán)利要求1所述的系統(tǒng)，其中所述控制器在與該組存儲器 相關(guān)聯(lián)的數(shù)據(jù)有效信號的上升沿上鎖存從所述多組存儲器中的一組 存儲器傳送的數(shù)據(jù)。
4、 如權(quán)利要求2所述的系統(tǒng)，其中所述多個存儲器設(shè)備中的每 個存儲器設(shè)備能夠同時執(zhí)行讀操作。
5、 如權(quán)利要求2所述的系統(tǒng)，其中所述多個存儲器設(shè)備中的每 個存儲器設(shè)備能夠同時執(zhí)行寫操作。
6、 如權(quán)利要求2所述的系統(tǒng)，其中所述多組存儲器設(shè)備等于四 組存儲器設(shè)備，并且所述四組存儲器設(shè)備中的每組存儲器設(shè)備包括四 個存儲器設(shè)備。
7、 如權(quán)利要求1所述的系統(tǒng)，其中所述控制器同時配置所述多 個存儲器設(shè)備中的每個存儲器設(shè)備中的一個或多個配置寄存器。
8、 一種裝置，包括 第一移位寄存器； 第二移位寄存器；耦合到所述第一移位寄存器和所述第二移位寄存器的移位寄存 器控制邏輯，所述移位寄存器控制邏輯將所述第一移位寄存器配置成以第 一數(shù)據(jù)速率從輸入緩沖器接收數(shù)據(jù)，并將所述第二移位寄存器配 置成以第二數(shù)據(jù)速率將數(shù)據(jù)傳送到寫邏輯，其中所述第 一數(shù)據(jù)速率大 于所述第二數(shù)據(jù)速率。
9、 如權(quán)利要求8所述的裝置，其中所述寫邏輯用于將所述數(shù)據(jù) 寫入到NAND閃存陣列。
10、 如權(quán)利要求8所述的裝置，其中所述第一移位寄存器和所述 第二移位寄存器是128位移位寄存器。
11、 如權(quán)利要求8所述的裝置，其中所述移位寄存器控制邏輯還 將所述第一移位寄存器配置成以所述第二數(shù)據(jù)速率將數(shù)據(jù)傳送到所 述寫邏輯，并將所述第二移位寄存器配置成以所述第一數(shù)據(jù)速率從所 述輸入緩沖器接收數(shù)據(jù)，其中所述第 一數(shù)據(jù)速率大于所述第二數(shù)據(jù)速 率。
12、 如權(quán)利要求11所述的裝置，其中所述第一數(shù)據(jù)速率大于40 顧z。
13、 一種裝置，包括 第一移位寄存器； 第二移位寄存器；耦合到所述第一移位寄存器和所述第二移位寄存器的移位寄存 器控制邏輯，所述移位寄存器控制邏輯將所述第一移位寄存器配置成 以第一數(shù)據(jù)速率從感測邏輯接收數(shù)據(jù)，并將所述第二移位寄存器配置 成以第二數(shù)據(jù)速率將數(shù)據(jù)傳送到輸出緩沖器，其中所述第二數(shù)據(jù)速率 大于所述第一數(shù)據(jù)速率。
14、 如權(quán)利要求13所述的裝置，還包括耦合到所述移位寄存器 控制邏輯的數(shù)據(jù)有效輸出緩沖器，所述數(shù)據(jù)有效輸出緩沖器用于生成 指示從所述第二移位寄存器傳送的數(shù)據(jù)何時是有效的數(shù)據(jù)有效信號。
15、 如權(quán)利要求13所述的裝置，其中所述移位寄存器控制邏輯 還將所述第一移位寄存器配置成以所述第二數(shù)據(jù)速率將數(shù)據(jù)傳送到 所述輸出緩沖器，并將所迷第二移位寄存器配置成以所述第一數(shù)據(jù)速率從所述感測邏輯接收數(shù)據(jù)，其中所述第二數(shù)據(jù)速率大于所述第 一數(shù) 據(jù)速率。
16、 如權(quán)利要求15所述的裝置，其中所述第二數(shù)據(jù)速率大于40 顧z。
17、 如權(quán)利要求13所述的裝置，其中所述第一移位寄存器和所 述第二移位寄存器是128位移位寄存器。
18、 如權(quán)利要求13所述的裝置，其中所述感測邏輯耦合到NAND 閃存陣列。
19、 一種方法，包括在第 一移位寄存器處以第 一數(shù)據(jù)速率接收數(shù)據(jù)，同時以第二數(shù)據(jù) 速率從第二移位寄存器傳送數(shù)據(jù)；以及以所述第二數(shù)據(jù)速率從所述第一移位寄存器傳送數(shù)據(jù)，同時在所 述第二移位寄存器處以所述第一數(shù)據(jù)速率接收數(shù)據(jù)。
20、 如權(quán)利要求19所述的方法，其中所述第一數(shù)據(jù)速率大于所 述第二數(shù)據(jù)速率。
21、 如權(quán)利要求20所述的方法，其中接收數(shù)據(jù)包括從NAND閃 存設(shè)備的輸入緩沖器接收數(shù)據(jù)，并且傳送數(shù)據(jù)包括將數(shù)據(jù)傳送到 NAND閃存設(shè)備中的寫邏輯。
22、 如權(quán)利要求19所述的方法，其中所述第二數(shù)據(jù)速率大于所 述第一數(shù)據(jù)速率。
23、 如權(quán)利要求22所述的方法，其中接收數(shù)據(jù)包括從NAND閃 存陣列感測邏輯接收數(shù)據(jù)，并且傳送數(shù)據(jù)包括將數(shù)據(jù)傳送到主機控制 器設(shè)備。
24、 如權(quán)利要求23所述的方法，還包括生成指示以所述第二數(shù) 據(jù)速率傳送的數(shù)據(jù)何時是有效的數(shù)據(jù)有效信號。
全文摘要
在各個實施例中，諸如NAND閃存設(shè)備的多個非易失性存儲器設(shè)備可以按照成扇形展開的配置連接到主機控制器設(shè)備，該配置允許這些存儲器設(shè)備中的每個存儲器設(shè)備同時執(zhí)行讀和/或?qū)懖僮鳌Ｃ總€非易失性存儲器設(shè)備可以包括高速輸入電路和高速輸出電路，以便使進出存儲器的傳輸不受閃存讀/寫接口的速度的限制。
文檔編號G06F12/00GK101568904SQ200780047578
公開日2009年10月28日 申請日期2007年12月17日 優(yōu)先權(quán)日2006年12月21日
發(fā)明者G·欣頓, R·羅茨曼, S·卡瓦米, S·埃勒特 申請人:英特爾公司