專利名稱：具有單倍數(shù)據(jù)率和雙倍數(shù)據(jù)率功能的先入先出存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到集成電路存儲(chǔ)裝置，更具體地說，涉及到集成電路先入先出(FIFO)存儲(chǔ)裝置。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)裝置通?？筛鶕?jù)存儲(chǔ)功能、數(shù)據(jù)存取模式和數(shù)據(jù)存儲(chǔ)機(jī)制的本質(zhì)進(jìn)行分類。例如，在只讀存儲(chǔ)器(ROM)和讀寫存儲(chǔ)器(RWM)之間有著典型的區(qū)別。RWM一般的優(yōu)點(diǎn)是提供了具有可比數(shù)據(jù)存取時(shí)間的讀寫功能。通常在RWM中，數(shù)據(jù)存儲(chǔ)在“靜態(tài)”存儲(chǔ)器的觸發(fā)器中，或者作為“動(dòng)態(tài)”存儲(chǔ)器中電容器上的預(yù)設(shè)電平存儲(chǔ)。正如本領(lǐng)域的技術(shù)人員將理解的那樣，靜態(tài)存儲(chǔ)器只要有電源就可保持其數(shù)據(jù)，但動(dòng)態(tài)存儲(chǔ)器要求定期刷新數(shù)據(jù)以補(bǔ)償可能的電荷泄漏。由于RWM使用有源電路存儲(chǔ)數(shù)據(jù)，在終止供電時(shí)其中存儲(chǔ)的數(shù)據(jù)會(huì)丟失，因此，它們屬于稱為“易失性”存儲(chǔ)裝置的存儲(chǔ)裝置類。另一方面，ROM可將數(shù)據(jù)編碼成電路拓?fù)?例如，通過熔斷熔絲，去除二極管等等)。由于后面這種類型的數(shù)據(jù)存儲(chǔ)裝置可以是硬連線的，因此，數(shù)據(jù)無法修改，但可以讀取。由于ROM中存儲(chǔ)的數(shù)據(jù)在終止供電后通常不會(huì)丟失，因此，ROM通常也屬于稱為“非易失性”存儲(chǔ)裝置的存儲(chǔ)裝置類。最近時(shí)期開發(fā)的其他類型的存儲(chǔ)裝置通常稱為非易失性讀寫(NVRWM)存儲(chǔ)裝置。例如，這些類型的存儲(chǔ)裝置包括EPROM(可擦可編程只讀存儲(chǔ)器)、E2PROM(電可擦可編程只讀存儲(chǔ)器)和閃速存儲(chǔ)器。
另一種存儲(chǔ)裝置分類方法通?；诳赡艿臄?shù)據(jù)存取順序。這里，大多數(shù)存儲(chǔ)裝置屬于隨機(jī)存取類，這表示存儲(chǔ)位置可以隨機(jī)順序讀取或?qū)懭?。盡管大多數(shù)存儲(chǔ)裝置提供隨機(jī)存取，但通常只有隨機(jī)存取RWM存儲(chǔ)器使用簡(jiǎn)稱RAM。或者，存儲(chǔ)裝置可限制數(shù)據(jù)存取順序以實(shí)現(xiàn)更短的數(shù)據(jù)存取時(shí)間，減少設(shè)計(jì)面積和/或提供專用功能。這種專用存儲(chǔ)裝置的示例包括諸如先入先出(FIFO)存儲(chǔ)裝置、后進(jìn)先出(LIFO或“堆棧”)存儲(chǔ)裝置、移位寄存器及按內(nèi)容尋址的存儲(chǔ)器(CAM)等緩沖存儲(chǔ)裝置。
半導(dǎo)體存儲(chǔ)裝置的最后一種分類方法基于與存儲(chǔ)器中存儲(chǔ)單元相關(guān)聯(lián)的數(shù)據(jù)輸入和數(shù)據(jù)輸出端口的數(shù)量。例如，雖然大多數(shù)存儲(chǔ)裝置中具有只提供一個(gè)端口的基本單元，用于數(shù)據(jù)傳輸?shù)妮斎牒洼敵鐾饭蚕碓摱丝?，但具有更高帶寬要求的存?chǔ)裝置中通常擁有帶多個(gè)輸入和輸出端口的單元。但是，基本存儲(chǔ)單元的端口增加通常增加了這些更高帶寬存儲(chǔ)裝置的復(fù)雜性和布局面積要求。
單端口存儲(chǔ)裝置通常在需要快速數(shù)據(jù)存取時(shí)使用靜態(tài)RAM單元制造，而在低成本成為主要要求時(shí)使用動(dòng)態(tài)RAM單元制造。許多FIFO存儲(chǔ)裝置使用基于雙端口RAM的設(shè)計(jì)，它帶有自遞增的內(nèi)部讀寫指針，以取得快速直通(fall-through)功能。正如本領(lǐng)域的技術(shù)人員將理解的那樣，直通功能通常以對(duì)之前為空的FIFO的寫周期結(jié)束到可開始對(duì)該數(shù)據(jù)的讀操作的時(shí)間來衡量。在A.K.Sharma的題為“半導(dǎo)體存儲(chǔ)裝置技術(shù)、測(cè)試和可靠性”(“Semiconductor MemoriesTechnology，Testing，and Reliability”，IEEE Press(1997))的論文第2.2.7節(jié)中，更完整地描述和圖解了示例FIFO存儲(chǔ)裝置。
具體地說，基于雙端口SRAM的FIFO通常利用單獨(dú)的讀指針和寫指針，以有利地使讀操作和寫操作彼此獨(dú)立進(jìn)行，并在寫入雙端口SRAM FIFO的數(shù)據(jù)可立即讀取時(shí)實(shí)現(xiàn)直通功能。由于這些讀操作和寫操作可獨(dú)立進(jìn)行，因此，可提供具有不同頻率的獨(dú)立讀時(shí)鐘和寫時(shí)鐘，以使FIFO充當(dāng)以不同速率工作的外設(shè)之間的緩沖器。不過，典型的基于雙端口SRAM的FIFO主要缺點(diǎn)是其中的每個(gè)雙端口SRAM單元具有較大的單位單元面積。因此，對(duì)于給定的半導(dǎo)體芯片大小，雙端口緩沖存儲(chǔ)裝置通常提供比單端口緩沖存儲(chǔ)裝置少的存儲(chǔ)容量。例如，使用標(biāo)準(zhǔn)DRAM單元作為占用一個(gè)(1)面積單位的參考單位單元時(shí)，單端口SRAM單位單元通?？烧加盟?4)個(gè)面積單位，而雙端口SRAM單位單元通?？烧加檬?16)個(gè)面積單位。而且，雙端口SRAM FIFO的較大單位單元限制寫操作數(shù)量超出讀操作數(shù)量的程度，即，限制了FIFO的容量。
為了解決雙端口緩沖存儲(chǔ)裝置的這些限制，已將單端口緩沖存儲(chǔ)裝置改進(jìn)為，除其他方面外，可在給定芯片大小的情況下實(shí)現(xiàn)較高的數(shù)據(jù)容量。例如，在授予Ko等人的，轉(zhuǎn)讓給本發(fā)明受讓人的題為“高密度FIFO的交錯(cuò)體系結(jié)構(gòu)和方法”(Interleaving ArchitectureAnd Method For A High Density FIFO)的美國(guó)專利5546347中，公開了具有高容量和使用較小單端口存儲(chǔ)單元的存儲(chǔ)裝置。然而，只使用單端口存儲(chǔ)單元通常阻止了對(duì)同一存儲(chǔ)單元中的數(shù)據(jù)同時(shí)進(jìn)行讀寫訪問，這意味著單端口緩沖存儲(chǔ)裝置通常具有比可比雙端口存儲(chǔ)裝置更慢的直通時(shí)間。而且，單端口緩沖存儲(chǔ)裝置可能使用復(fù)雜的仲裁硬件來控制讀寫操作的排序和排隊(duì)。
授予Kobayashi的美國(guó)專利5371708也公開了一種FIFO存儲(chǔ)裝置，它包含單端口存儲(chǔ)器陣列、用于保持從存儲(chǔ)器陣列讀出的數(shù)據(jù)的讀數(shù)據(jù)寄存器及用于保持到存儲(chǔ)器陣列的寫入數(shù)據(jù)的寫入數(shù)據(jù)寄存器。還提供了旁路開關(guān)，用于將數(shù)據(jù)從寫入數(shù)據(jù)寄存器傳送到讀數(shù)據(jù)寄存器，以便在測(cè)試FIFO以檢測(cè)其中是否存在缺陷期間可使存儲(chǔ)器陣列被旁路。然而，象上述單端口緩沖存儲(chǔ)裝置一樣，同時(shí)進(jìn)行數(shù)據(jù)的讀寫訪問是不可行的。
共同授讓的美國(guó)專利No.5978307、5982700和5998478公開了直通功能通常很快的FIFO存儲(chǔ)裝置。這些存儲(chǔ)緩沖器中包含中等容量的三端口存儲(chǔ)器陣列，其中有非線性三端口單元列，這些三端口存儲(chǔ)器陣列共同形成了四個(gè)單獨(dú)的寄存器和容量大得多的、具有單位單元面積減小的單元的附加存儲(chǔ)器陣列(例如DRAM陣列)。三端口存儲(chǔ)器陣列具有讀端口、寫端口和雙向輸入/輸出端口。三端口存儲(chǔ)器陣列經(jīng)雙向輸入/輸出端口在內(nèi)部與附加存儲(chǔ)器陣列進(jìn)行通信，經(jīng)讀數(shù)據(jù)端口和寫數(shù)據(jù)端口與外部設(shè)備(例如外設(shè))通信。還由雙向交叉點(diǎn)開關(guān)提供有效的方向控制電路，該開關(guān)在存儲(chǔ)器寫時(shí)間間隔內(nèi)將雙向輸入/輸出端口的端子(線路IO和IOB)并行電連接到附加存儲(chǔ)器陣列中的位線(BL和BLB)，反之，在存儲(chǔ)器讀時(shí)間間隔內(nèi)也是如此。
盡管存在上述的FIFO存儲(chǔ)裝置，仍需要開發(fā)功能擴(kuò)展且數(shù)據(jù)容量增加的更高速的FIFO存儲(chǔ)裝置。還需要為諸如網(wǎng)絡(luò)、視頻、電信和數(shù)據(jù)通信之類的應(yīng)用提供較快數(shù)據(jù)傳送的FIFO存儲(chǔ)裝置。
發(fā)明概述根據(jù)本發(fā)明第一實(shí)施例的先入先出(FIFO)存儲(chǔ)裝置包括多個(gè)存儲(chǔ)器，這些存儲(chǔ)器配置為支持與寫時(shí)鐘信號(hào)(WCLK)同步操作的雙倍數(shù)據(jù)率(DDR)或單倍數(shù)據(jù)率(SDR)寫模式和與讀時(shí)鐘信號(hào)(RCLK)同步操作的DDR或SDR讀模式的任意組合。這些FIFO存儲(chǔ)裝置還在讀端口和寫端口上均提供靈活的×4N、×2N和×N總線匹配，并允許在寫時(shí)鐘信號(hào)和讀時(shí)鐘信號(hào)的上升沿與下降沿上讀寫數(shù)據(jù)。這些FIFO存儲(chǔ)裝置代表了提高數(shù)據(jù)率而不增加輸入或輸出總線寬度或裝置內(nèi)部速度的重要備選方案。在需要緩沖大量數(shù)據(jù)和匹配寬度不等總線的應(yīng)用中，它們也有效。還提供了可有效處理DDR和SDR讀模式與寫模式的任意組合的定制標(biāo)志產(chǎn)生和重傳電路。
這些FIFO存儲(chǔ)裝置可包括寫控制電路，在FIFO存儲(chǔ)裝置處于DDR寫模式時(shí)，該電路為多個(gè)存儲(chǔ)器提供與寫時(shí)鐘信號(hào)的上升沿和下降沿同步的寫入數(shù)據(jù)。同樣地，可包括讀控制電路，以便在FIFO存儲(chǔ)裝置處于DDR讀模式時(shí)，從多個(gè)存儲(chǔ)器接收與讀時(shí)鐘信號(hào)的上升沿和下降沿同步的讀出數(shù)據(jù)。寫控制電路還可配置為在FIFO存儲(chǔ)裝置處于單倍數(shù)據(jù)率(SDR)寫模式時(shí)，向多個(gè)存儲(chǔ)器提供與寫時(shí)鐘信號(hào)的前沿同步的寫入數(shù)據(jù)。在FIFO存儲(chǔ)裝置處于單倍數(shù)據(jù)率(SDR)讀模式時(shí)，讀控制電路可配置為從多個(gè)存儲(chǔ)器接收與讀時(shí)鐘信號(hào)的前沿同步的讀出數(shù)據(jù)。
根據(jù)這些第一實(shí)施例的一個(gè)方面，多個(gè)存儲(chǔ)器可包括第一和第二存儲(chǔ)器，所述第一和第二存儲(chǔ)器在DDR寫模式期間，在寫時(shí)鐘信號(hào)的交替的上升沿和下降沿上接收交替往返序列中的寫入數(shù)據(jù)。這些第一和第二存儲(chǔ)裝置還可在DDR讀模式期間以交替往返順序提供讀出數(shù)據(jù)。根據(jù)這些第一實(shí)施例的另一方面，多個(gè)存儲(chǔ)器包括配置成優(yōu)選的四元組結(jié)構(gòu)的第一、第二、第三和第四存儲(chǔ)器。另外，在支持×4N寫入數(shù)據(jù)寬度的DDR寫模式下操作時(shí)，寫控制電路四元組結(jié)構(gòu)中的每個(gè)存儲(chǔ)器提供與寫時(shí)鐘信號(hào)兩(2)個(gè)連續(xù)周期的上升沿和下降沿同步的序列中4N比特寫入數(shù)據(jù)，其中，N表示正整數(shù)。或者，在支持×2N寫入數(shù)據(jù)寬度的DDR寫模式操作時(shí)，寫控制電路為四元組結(jié)構(gòu)中的每個(gè)存儲(chǔ)器按序提供與寫時(shí)鐘信號(hào)四(4)個(gè)連續(xù)周期的后沿同步的4N比特寫入數(shù)據(jù)。最后，在支持×N寫入數(shù)據(jù)寬度的DDR寫模式操作時(shí)，寫控制電路為四元組結(jié)構(gòu)中的每個(gè)存儲(chǔ)器按序提供與寫時(shí)鐘信號(hào)八(8)個(gè)連續(xù)周期中每隔一個(gè)周期的后沿同步的4N比特寫入數(shù)據(jù)。
根據(jù)這些第一實(shí)施例中的又一方面，在支持×4N寫入數(shù)據(jù)寬度的SDR寫模式操作時(shí)，寫控制電路為四元組結(jié)構(gòu)中的每個(gè)存儲(chǔ)器按序提供與寫時(shí)鐘信號(hào)四(4)個(gè)連續(xù)周期的前沿同步的4N比特寫入數(shù)據(jù)。在SDR寫模式操作且支持×2N寫入數(shù)據(jù)寬度時(shí)，寫控制電路為四元組結(jié)構(gòu)中的每個(gè)存儲(chǔ)器按序提供與寫時(shí)鐘信號(hào)八(8)個(gè)連續(xù)周期中每隔一個(gè)周期的前沿同步的4N比特寫入數(shù)據(jù)。最后，在SDR寫模式操作且支持×N寫入數(shù)據(jù)寬度時(shí)，寫控制電路為四元組結(jié)構(gòu)中的每個(gè)存儲(chǔ)器按序提供與寫時(shí)鐘信號(hào)十六(16)個(gè)連續(xù)周期中每第四個(gè)周期的前沿同步的4N比特寫入數(shù)據(jù)。FIFO存儲(chǔ)裝置在DDR和SDR讀模式任意組合下操作時(shí)，也執(zhí)行類似操作。
根據(jù)本發(fā)明第二實(shí)施例的先入先出(FIFO)存儲(chǔ)裝置包括多個(gè)存儲(chǔ)器和一個(gè)輸入多路轉(zhuǎn)換器，在FIFO存儲(chǔ)裝置處于雙倍數(shù)據(jù)率(DDR)寫模式時(shí)，該輸入多路轉(zhuǎn)換器為多個(gè)存儲(chǔ)器提供與寫時(shí)鐘信號(hào)的上升沿和下降沿同步的寫入數(shù)據(jù)。FIFO存儲(chǔ)裝置還可包括輸出多路轉(zhuǎn)換器，在FIFO存儲(chǔ)裝置處于DDR讀模式時(shí)，該輸出多路轉(zhuǎn)換器從所述多個(gè)存儲(chǔ)器接收與讀時(shí)鐘信號(hào)的上升沿和下降沿同步的讀出數(shù)據(jù)。輸入多路轉(zhuǎn)換器可包括輸入數(shù)據(jù)緩沖器和電連接到輸入數(shù)據(jù)緩沖器輸出的主鎖存器。還可設(shè)置第一總線匹配電路以支持×4N、×2N和×N寫模式的任意組合。此第一總線匹配電路電連接到主鎖存器的輸出。還配置了從鎖存器。此從鎖存器的輸入電連接到第一總線匹配電路對(duì)應(yīng)輸出，而其輸出電連接到多個(gè)存儲(chǔ)器。
輸出多路轉(zhuǎn)換器還可包括第二總線匹配電路，其輸入通過電連接從多個(gè)存儲(chǔ)器接收讀出數(shù)據(jù)。還可設(shè)置第一和第二輸出寄存器，其輸入電連接到第二總線匹配電路的第一和第二輸出端口。根據(jù)這些第二實(shí)施例的優(yōu)選方面，輸出多路轉(zhuǎn)換器包括重定向多路轉(zhuǎn)換器，該重定向多路轉(zhuǎn)換器具有電連接到第一和第二輸出端口的第一和第二輸入及電連接到第一輸出寄存器的輸入的輸出。此重定向多路轉(zhuǎn)換器最好對(duì)單倍數(shù)據(jù)率選擇信號(hào)作出響應(yīng)。在FIFO存儲(chǔ)裝置處于單倍數(shù)據(jù)率(SDR)讀操作模式時(shí)，此單倍數(shù)據(jù)率選擇信號(hào)使第二輸出寄存器被旁路。
根據(jù)本發(fā)明第三實(shí)施例的先入先出(FIFO)存儲(chǔ)裝置可包括多個(gè)多端口高速緩沖存儲(chǔ)器，這些存儲(chǔ)器配置為支持雙倍數(shù)據(jù)率(DDR)或單倍數(shù)據(jù)率(SDR)寫模式和DDR或SDR讀模式的任意組合。這些多端口高速緩沖存儲(chǔ)器可包括第一和第二四端口高速緩沖存儲(chǔ)器。每個(gè)這些四端口高速緩沖存儲(chǔ)器可包括數(shù)據(jù)輸入寄存器、多路轉(zhuǎn)換器和輸出寄存器。數(shù)據(jù)輸入寄存器可具有電連接到四端口高速緩沖存儲(chǔ)器第一端口的輸入和電連接到四端口高速緩沖存儲(chǔ)器第二端口的輸出。多路轉(zhuǎn)換器對(duì)至少一個(gè)選擇信號(hào)作出響應(yīng)，并具有電連接到數(shù)據(jù)輸入寄存器輸出的第一輸入和電連接到四端口高速緩沖存儲(chǔ)器第三端口的第二輸入。輸出寄存器具有電連接到多路轉(zhuǎn)換器輸出的輸入和電連接到四端口高速緩沖存儲(chǔ)器第四端口的輸出。
根據(jù)本發(fā)明第四實(shí)施例的先入先出(FIFO)存儲(chǔ)裝置可包括多個(gè)存儲(chǔ)器和讀控制電路；這些存儲(chǔ)器配置為支持與讀時(shí)鐘信號(hào)的前沿和后沿同步操作的雙倍數(shù)據(jù)率(DDR)讀模式；讀控制電路可處理重傳操作。此讀控制電路可標(biāo)記響應(yīng)于DDR讀模式期間讀時(shí)鐘信號(hào)第一周期的后沿而從FIFO存儲(chǔ)裝置讀出的數(shù)據(jù)。此標(biāo)記操作可對(duì)有效標(biāo)記信號(hào)作出響應(yīng)。讀控制電路還可執(zhí)行對(duì)有效重傳信號(hào)作出響應(yīng)的重傳操作。這些重傳操作可包括成對(duì)重傳數(shù)據(jù)，即首先重傳以前響應(yīng)讀時(shí)鐘信號(hào)第一周期的前沿而從FIFO存儲(chǔ)裝置讀出的數(shù)據(jù)，接著重傳以前在讀時(shí)鐘信號(hào)第一周期后沿上讀出的標(biāo)記讀數(shù)據(jù)。
本發(fā)明的實(shí)施例最好還包括標(biāo)志電路，可處理具有DDR讀寫模式的FIFO存儲(chǔ)裝置內(nèi)的空、幾乎空、全滿和幾乎滿狀態(tài)。在FIFO存儲(chǔ)裝置處于DDR寫模式時(shí)，此標(biāo)志電路最好通過把由寫時(shí)鐘信號(hào)后沿生成的寫計(jì)數(shù)器值與由讀時(shí)鐘信號(hào)前沿生成的讀計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估FIFO存儲(chǔ)裝置中的空(或幾乎空)條件。在FIFO存儲(chǔ)裝置處于DDR讀模式時(shí)，此標(biāo)志電路還可通過把由讀時(shí)鐘信號(hào)后沿生成的讀計(jì)數(shù)器值與由寫時(shí)鐘信號(hào)前沿生成的寫計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估FIFO存儲(chǔ)裝置中的全滿(或幾乎滿)條件。還可以提供包括不止兩(2)個(gè)或四(4)個(gè)存儲(chǔ)器的其他FIFO存儲(chǔ)裝置實(shí)施例，這些存儲(chǔ)器串聯(lián)操作以提供DDR和SDR模式的任意組合。
附圖簡(jiǎn)述

圖1是根據(jù)本發(fā)明實(shí)施例的先入先出(FIFO)存儲(chǔ)裝置的高層框圖2是根據(jù)本發(fā)明實(shí)施例，采用四元組存儲(chǔ)器結(jié)構(gòu)的FIFO存儲(chǔ)裝置方框圖；圖3是說明根據(jù)圖2所示FIFO存儲(chǔ)裝置的優(yōu)選數(shù)據(jù)輸入多路轉(zhuǎn)換器特征的方框圖；圖4是說明根據(jù)圖2所示FIFO存儲(chǔ)裝置的優(yōu)選數(shù)據(jù)輸出多路轉(zhuǎn)換器的特征的方框圖；圖5是說明在圖2所示FIFO存儲(chǔ)裝置配置為×40雙倍數(shù)據(jù)率(DDR)寫操作模式時(shí)，該存儲(chǔ)裝置所執(zhí)行的操作的時(shí)序圖；圖6A是說明在圖2所示FIFO存儲(chǔ)裝置配置為×40雙倍數(shù)據(jù)率(DDR)讀操作模式時(shí)，該存儲(chǔ)裝置所執(zhí)行的操作的時(shí)序圖；圖6B是說明在圖2所示FIFO存儲(chǔ)裝置配置為×40雙倍數(shù)據(jù)率(DDR)讀操作模式時(shí)，該存儲(chǔ)裝置所執(zhí)行的操作的另一時(shí)序圖；圖7是說明在圖2所示FIFO存儲(chǔ)裝置配置為×10雙倍數(shù)據(jù)率(DDR)寫操作模式時(shí)，該存儲(chǔ)裝置所執(zhí)行的操作的時(shí)序圖；圖8是說明在圖2所示FIFO存儲(chǔ)裝置配置為×10雙倍數(shù)據(jù)率(DDR)讀操作模式時(shí)，該存儲(chǔ)裝置所執(zhí)行的操作的時(shí)序圖；優(yōu)選實(shí)施例說明現(xiàn)在將參照附圖，更全面地描述本發(fā)明，附圖中展示了本發(fā)明的優(yōu)選實(shí)施例。然而，本發(fā)明可以許多不同形式來體現(xiàn)，而不應(yīng)視為局限于本文所述的實(shí)施例；確切地說，提供這些實(shí)施例是為了使本公開內(nèi)容更徹底和完整，從而讓本領(lǐng)域的技術(shù)人員充分領(lǐng)會(huì)本發(fā)明范圍。同樣的標(biāo)號(hào)指示所有圖中相同的要素，信號(hào)線及其上的信號(hào)可通過相同的參考字符引用。信號(hào)名稱附帶的前綴符號(hào)“/”表示信號(hào)是低電平有效信號(hào)。低電平有效可改為高電平有效，并且將這樣的信號(hào)描述為例如低電平有效的信號(hào)不應(yīng)視為將本文所述的實(shí)施例限制為僅使用此類信號(hào)。
根據(jù)本發(fā)明第一實(shí)施例的先入先出(FIFO)存儲(chǔ)裝置100可包括由輸入寄存器202、可包含多個(gè)存儲(chǔ)器的核心存儲(chǔ)塊214和提供數(shù)據(jù)給輸出緩沖器228的輸出寄存器212所確定的數(shù)據(jù)通路。還提供了具有串行輸入SI和串行輸出SO引腳的偏移寄存器204。提供此偏移寄存器204用于保持與標(biāo)志邏輯電路206相關(guān)的可編程偏移信息。偏移寄存器204還可提供旁路核心存儲(chǔ)塊214的并行輸入到輸出數(shù)據(jù)通路。還提供了寫控制邏輯電路216、寫指針218及讀控制邏輯電路210、讀指針208。FIFO存儲(chǔ)裝置100還包括總線配置邏輯220、復(fù)位邏輯電路222和JTAG邊界掃描控制電路224。還提供了HSTL I/O控制電路226。FIFO存儲(chǔ)裝置100的這些部件的操作在本文及以下文獻(xiàn)中予以充分描述2001年8月23日提交的題為“具有雙倍數(shù)據(jù)率(DDR)功能的FIFO存儲(chǔ)裝置”(FIFO Memory Device Having DualData Rate(DDR)Capability)、序列號(hào)為60/314393的美國(guó)申請(qǐng)，此申請(qǐng)的公開內(nèi)容通過引用結(jié)合于本文中。
這些FIFO存儲(chǔ)裝置100配置為支持與寫時(shí)鐘信號(hào)(WCLK)同步操作的雙倍數(shù)據(jù)率(DDR)或單倍數(shù)據(jù)率(SDR)寫模式和與讀時(shí)鐘信號(hào)(RCLK)同步操作的DDR或SDR讀模式的任意組合。如圖1所示，這些FIFO存儲(chǔ)裝置在寫端口(數(shù)據(jù)輸入)和讀端口(數(shù)據(jù)輸出)上提供了靈活的×4N、×2N和×N總線匹配，其中，N是正整數(shù)(例如，N＝10)。有利地是，這些FIFO存儲(chǔ)裝置支持在寫時(shí)鐘信號(hào)與讀時(shí)鐘信號(hào)兩者的上升沿和下降沿上讀寫數(shù)據(jù)。還提供了可有效處理DDR和SDR讀模式與寫模式任意組合的定制標(biāo)志記生成電路、標(biāo)記電路和重傳電路。這些FIFO存儲(chǔ)裝置100還提供擴(kuò)展的存儲(chǔ)容量。具體地說，F(xiàn)IFO存儲(chǔ)裝置100最好包括配置成優(yōu)選的四元組結(jié)構(gòu)的第一、第二、第三和第四存儲(chǔ)器。這種四元組結(jié)構(gòu)除提供高容量以外，還因?yàn)樵黾恿藢?duì)每個(gè)存儲(chǔ)器的連續(xù)讀寫訪問之間的間隔而提高了最少的可接受讀寫周期次數(shù)。根據(jù)本發(fā)明其他實(shí)施例的FIFO存儲(chǔ)裝置100還可包括基于兩(2)個(gè)、六個(gè)(6)、八(8)個(gè)或存儲(chǔ)裝置的其他奇偶組合的結(jié)構(gòu)。
根據(jù)第一實(shí)施例，每個(gè)FIFO存儲(chǔ)裝置100可具有數(shù)據(jù)輸入端口(Dn)和數(shù)據(jù)輸出端口(Qn)，兩個(gè)端口均可采用40比特、20比特或10比特?cái)?shù)據(jù)寬。這些數(shù)據(jù)寬度在主復(fù)位周期內(nèi)由外部控制引腳的狀態(tài)輸入寬度(IW)、輸出寬度(OW)和總線匹配(BM)引腳來確定。輸入端口由寫時(shí)鐘(WCLK)輸入和寫使能(/WEN)輸入控制。在/WEN有效并且寫單倍數(shù)據(jù)率(/WSDR)引腳保持“高電平”時(shí)，Dn數(shù)據(jù)輸入上的數(shù)據(jù)可在WCLK的每個(gè)上升沿和下降沿寫入FIFO。如果/WSDR有效，則只可選擇在WCLK的上升沿上寫入數(shù)據(jù)。寫使能輸入/WEN應(yīng)是受控信號(hào)，且不應(yīng)固定接地，這是因?yàn)樵谥鲝?fù)位(/MRS)脈沖為“低電平”期間/WEN應(yīng)為“高電平”。另外，/WSDR引腳應(yīng)固定為“高電平”或“低電平”，這是因?yàn)樗皇鞘芸匦盘?hào)，且在FIFO操作期間通常不能更改。在單倍或雙倍數(shù)據(jù)率模式下可選擇寫操作。對(duì)于單倍數(shù)據(jù)率操作，寫入FIFO要求使寫單倍數(shù)據(jù)速率(/WSDR)引腳有效；當(dāng)使寫使能(/WEN)有效時(shí)，數(shù)據(jù)將在WCLK的上升沿寫入FIFO存儲(chǔ)裝置100。對(duì)于雙倍數(shù)據(jù)率操作，寫入FIFO存儲(chǔ)裝置要求使/WSDR無效；當(dāng)/WEN有效時(shí)，數(shù)據(jù)將在WCLK的上升沿和下降沿寫入FIFO。
輸出端口Qn由讀時(shí)鐘(RCLK)輸入和讀使能(/REN)輸入控制。當(dāng)/REN有效并且讀單倍數(shù)據(jù)率(/RSDR)引腳保持“高電平”時(shí)，在RCLK的每個(gè)上升降和下降沿上從FIFO讀出數(shù)據(jù)。如果/RSDR有效，則只可在RCLK的上升沿上選擇數(shù)據(jù)讀出。讀使能輸入/REN應(yīng)是受控信號(hào)，且不應(yīng)固定接地，這是因?yàn)樵谥鲝?fù)位(/MRS)脈沖為“低電平”期間/REN應(yīng)為“高電平”。另外，/RSDR引腳應(yīng)固定為“高電平”或“低電平”，這是因?yàn)樗贔IFO操作期間通常不能更改。在單倍或雙倍數(shù)據(jù)率模式下可選擇讀操作。類似于寫操作，讀取單倍數(shù)據(jù)率模式下的FIFO要求使讀單倍數(shù)據(jù)速度(/RSDR)引腳有效；當(dāng)讀使能(/REN)有效時(shí)，將在RCLK的上升沿從FIFO讀出數(shù)據(jù)。對(duì)于雙倍數(shù)據(jù)率操作，讀入FIFO要求使/RSDR無效。當(dāng)/REN無效時(shí)，在RCLK的上升沿和下降沿上均可從FIFO存儲(chǔ)裝置100中讀出數(shù)據(jù)。RCLK和WCLK信號(hào)兩者的頻率可以完全無關(guān)地從低頻率變到最大頻率(fMAX)。通常，不限制RCLK相對(duì)于WCLK的頻率。
可選擇用于2.5V LVTTL或HSTL操作的輸入端口。此操作由HSTL輸入的狀態(tài)來選擇。設(shè)置寫片選輸入(/WCS)，以供寫端口處于HSTL模式時(shí)使用。在HSTL操作期間，/WCS輸入可用于禁止寫端口輸入，從而有效地禁止寫操作?？蛇x擇用于2.5V LVTTL或HSTL操作的輸入端口。此操作由HSTL輸入的狀態(tài)來選擇。在設(shè)置了用于HTSL模式的讀端口時(shí)，讀片選(/RCS)輸入還具有禁用讀端口輸入而省電的優(yōu)點(diǎn)。
可在FIFO存儲(chǔ)裝置100的輸入和輸出端口上選擇不同的數(shù)據(jù)率。總共有四種組合可供選擇雙倍數(shù)據(jù)率到雙倍數(shù)據(jù)率(DDR到DDR)、DDR到單倍數(shù)據(jù)率(DDR到SDR)、SDR到DDR及SDR到SDR。可使用/WSDR和/RSDR引腳設(shè)置速率。例如，要設(shè)置輸入到輸出的DDR到SDR組合，/WSDR將為“高電平”，而/RSDR將為“低電平”。讀操作和寫操作分別在RCLK和WCLK的上升沿上啟動(dòng)，而不是在下降沿上。如果/REN或/WEN分別在WCLK或RCLK的上升沿后有效，則不會(huì)在同一時(shí)鐘脈沖的下降沿上進(jìn)行讀或?qū)懖僮?。FIFO存儲(chǔ)裝置100處于DDR寫模式時(shí)，數(shù)據(jù)最好始終成對(duì)在WCLK的上升沿和下降沿上寫入。在FIFO存儲(chǔ)裝置處于DDR讀模式時(shí)，數(shù)據(jù)也成對(duì)讀出。這種成對(duì)讀取或?qū)懭霐?shù)據(jù)的要求會(huì)影響標(biāo)志和重傳操作，這將在下面作更詳細(xì)的說明。
提供了輸出使能(/OE)輸入，以對(duì)輸出進(jìn)行高阻控制。還提供讀片選(/RCS)輸入，用于同步使能/禁用讀端口控制輸入/REN。/RCS輸入與讀時(shí)鐘同步，并且還提供對(duì)Qn數(shù)據(jù)輸出的高阻控制。在禁用/RCS時(shí)，內(nèi)部將禁用/REN，并且數(shù)據(jù)輸出將處于高阻態(tài)。然而，不同于讀片選信號(hào)，/OE不與RCLK同步。在/OE從“低電平”轉(zhuǎn)換為“高電平”并經(jīng)一定延時(shí)后，輸出便轉(zhuǎn)為高阻態(tài)。
回送讀使能(/EREN)和回送讀時(shí)鐘(/ERCLK)輸出用于在從Qn輸出發(fā)送的數(shù)據(jù)與輸入裝置接收的數(shù)據(jù)之間提供更緊密的同步。通常需要這些來自讀端口的輸出信號(hào)，以便進(jìn)行高速數(shù)據(jù)通信。從讀端口讀出的數(shù)據(jù)在關(guān)于/EREN和ERCLK的輸出總線上可用，這在高速讀出數(shù)據(jù)時(shí)很有用，因?yàn)檫@時(shí)同步很重要。
圖1的FIFO存儲(chǔ)裝置100可在IDT標(biāo)準(zhǔn)模式或首字直通(FWFT)模式下操作。在IDT標(biāo)準(zhǔn)模式下，除非執(zhí)行特定的讀操作，否則寫入空FIFO的首字將不會(huì)出現(xiàn)在在數(shù)據(jù)輸出線上。由激活/REN和使能RCLK上升沿組成的讀操作將把該字從內(nèi)部存儲(chǔ)器移位到數(shù)據(jù)輸出線上。在雙倍數(shù)據(jù)率(DDR)模式下，只有IDT標(biāo)準(zhǔn)模式可用。在FWFT模式下，寫入空FIFO的首字將在RCLK三次轉(zhuǎn)換后直接以鐘控方式打到數(shù)據(jù)輸出線上。要訪問寫入FIFO的首字，不必執(zhí)行讀操作。但是，要訪問隨后寫入FIFO的字確實(shí)需要/REN為“低電平”。在主復(fù)位期間FWFT輸入的狀態(tài)確定在用的定時(shí)模式。對(duì)于需要比單個(gè)FIFO可提供的更多的數(shù)據(jù)存儲(chǔ)容量的應(yīng)用程序，F(xiàn)WFT定時(shí)模式允許通過將FIFO級(jí)聯(lián)，以便進(jìn)行深度擴(kuò)展(即，一個(gè)FIFO的數(shù)據(jù)輸出連接到下一FIFO的對(duì)應(yīng)數(shù)據(jù)輸入)。且不需要外部邏輯。
FIFO存儲(chǔ)裝置最好有四個(gè)標(biāo)志引腳/ER(/OR)(讀空標(biāo)志或輸出)、/FF(/IR)(滿標(biāo)志或輸入就緒)、/PAE(可編程幾乎空標(biāo)志)和/PAF(可編程幾乎滿標(biāo)志)。在IDT標(biāo)準(zhǔn)模式下選擇/EF和/FF功能。在FWFT模式下選擇/IR和/OR功能。/PAE和/PAF標(biāo)志始終可供使用，無不論采用何種定時(shí)模式。/PAE和/PAF標(biāo)志可單獨(dú)編程為在存儲(chǔ)器的任意點(diǎn)切換?？删幊唐茦?biāo)記了激活/PAE和/PAF標(biāo)志的內(nèi)部存儲(chǔ)器內(nèi)的位置，且只可串行編程。要編程設(shè)定偏移，則使串行輸入使能引腳/SEN有效，于是可在串行時(shí)鐘SCLK的上升沿通過串行輸入(/SI)引腳裝入數(shù)據(jù)。要串行讀取偏移寄存器，將串行讀使能引腳/SREN設(shè)為有效，于是可在SCLK的上升沿經(jīng)串行輸出(SO)引腳讀出數(shù)據(jù)。還提供了四個(gè)默認(rèn)偏移設(shè)置，這樣，可在距離空邊界預(yù)定數(shù)量位置時(shí)標(biāo)記/PAE，并且/PAF閾值還可標(biāo)記為距離全滿邊界的類似預(yù)定值。默認(rèn)偏移值在主復(fù)位期間由FSEL0和FSEL1引腳狀態(tài)設(shè)置。
在FIFO存儲(chǔ)裝置100處于DDR寫模式時(shí)，標(biāo)志邏輯電路206最好通過把由內(nèi)部寫時(shí)鐘信號(hào)(如從WCLK派生的WCNTRCLK)后沿生成的寫入計(jì)數(shù)器值(即指針)與由內(nèi)部讀時(shí)鐘信號(hào)(如從RCLK派生的RCNTRCLK)前沿生成的讀出計(jì)數(shù)器值(即指針)進(jìn)行比較，從而評(píng)估FIFO存儲(chǔ)裝置100中的空(或幾乎空)條件。在FIFO存儲(chǔ)裝置處于DDR讀模式時(shí)，此標(biāo)志邏輯電路206還可通過把由內(nèi)部讀時(shí)鐘信號(hào)后沿生成的讀計(jì)數(shù)器值與由內(nèi)部寫時(shí)鐘信號(hào)前沿生成的寫計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估FIFO存儲(chǔ)裝置100中的全滿(或幾乎滿)條件。上述序列號(hào)為60/314393的美國(guó)申請(qǐng)對(duì)標(biāo)志邏輯電路206的其他部件和功能作了圖解和說明。
在主復(fù)位(/MRS)期間會(huì)發(fā)生以下事件讀指針和寫指針設(shè)為指向內(nèi)部FIFO存儲(chǔ)器的第一位置，且FWFT引腳選擇IDT標(biāo)準(zhǔn)模式或FWFT模式。部分復(fù)位信號(hào)(/PRS)也將讀指針和寫指針設(shè)為指向存儲(chǔ)器的第一位置。然而，部分復(fù)位前的定時(shí)模式(IDT標(biāo)準(zhǔn)與FWFT)及存儲(chǔ)在可編程偏移寄存器中的值保持不變。標(biāo)志實(shí)際上根據(jù)部分復(fù)位時(shí)的定時(shí)模式和偏移進(jìn)行更新。在不希望改編可編程標(biāo)志時(shí)，部分復(fù)位信號(hào)/PRS對(duì)復(fù)位工作中的裝置很有用。/PAE和/PAF標(biāo)志的定時(shí)分別與RCLK和WCLK同步。同樣地，僅在WCLK而不是RCLK的上升沿上確認(rèn)和更新/PAF標(biāo)志。
此裝置包括利用兩個(gè)控制輸入MARK和/RT(重傳)從標(biāo)記位置重傳的功能。如果相對(duì)于RCLK使能MARK輸入，則會(huì)標(biāo)記在該點(diǎn)讀取的存儲(chǔ)位置。任何隨后的重傳操作(/RT轉(zhuǎn)為“低電平”時(shí))會(huì)將讀指針復(fù)位到此“標(biāo)記”位置。
如果任一時(shí)候FIFO未有效地執(zhí)行操作，則芯片將自動(dòng)斷電。一旦處于斷電狀態(tài)，備用源電流消耗便會(huì)降到最低。啟動(dòng)任一操作(通過激活控制輸入)將立即使所述裝置脫離斷電狀態(tài)。還提供了JTAG測(cè)試端口，并且FIFO的邊界掃描功能功能齊全，符合IEEE 1449.1標(biāo)準(zhǔn)測(cè)試訪問端口和邊界掃描體系結(jié)構(gòu)。
從標(biāo)記位置重傳操作從標(biāo)記位置重傳功能允許在用戶選定位置上重復(fù)讀取FIFO數(shù)據(jù)。FIFO存儲(chǔ)裝置100先進(jìn)入重傳模式，該重傳模式將“標(biāo)記”起始字并且還設(shè)置指針以防止進(jìn)行的FIFO寫操作改寫重傳數(shù)據(jù)。重傳數(shù)據(jù)可從“標(biāo)記”位置重復(fù)讀取任意次。FIFO存儲(chǔ)裝置100可隨時(shí)退出重傳模式以進(jìn)行正常的裝置操作。可選擇“標(biāo)記”位置任意次，每次選擇會(huì)改寫以前的標(biāo)記位置。在雙倍數(shù)據(jù)速率中，數(shù)據(jù)將始終成對(duì)標(biāo)記。如果在RCLK下降沿上讀取標(biāo)記的數(shù)據(jù)，則標(biāo)記的數(shù)據(jù)將是在RCLK特定周期的上升沿和下降沿上讀出的數(shù)據(jù)單元。上述序列號(hào)為60/314393的美國(guó)專利申請(qǐng)文獻(xiàn)中的圖23提供了此重傳模式的時(shí)序圖。重傳操作在IDT標(biāo)準(zhǔn)和FWFT模式下均可用。
在IDT標(biāo)準(zhǔn)模式期間，MARK輸入為“高電平”及/EF為“高電平”時(shí)，RCLK上由低電平到高電平的轉(zhuǎn)變使FIFO存儲(chǔ)裝置100進(jìn)入重傳模式。RCLK上升沿將FIFO輸出寄存器中存在的數(shù)據(jù)標(biāo)記為第一重傳數(shù)據(jù)。同樣，數(shù)據(jù)是成對(duì)標(biāo)記的。因此，如果在RCLK的下降沿上讀取標(biāo)記的數(shù)據(jù)，則重傳的第一部分將讀出原來在RCLK上升沿讀取的數(shù)據(jù)，緊接著讀出原來在讀時(shí)鐘信號(hào)RCLK同一周期下降沿(標(biāo)記的數(shù)據(jù))上讀取的數(shù)據(jù)。FIFO保持在重傳模式下，直至當(dāng)MRAK為“低電平”時(shí)RCLK上出現(xiàn)上升沿。
一旦設(shè)置了標(biāo)記位置，則可在重傳輸入(/RT)為“低電平”時(shí)由RCLK上的上升沿啟動(dòng)重傳。所述裝置通過將/EF設(shè)置為“低電平”指示開始重傳設(shè)置，這阻止了正常的讀操作。當(dāng)/EF變?yōu)椤案唠娖健睍r(shí)，重傳設(shè)置完成并且讀操作可以從MARK位置上的第一數(shù)據(jù)單元開始進(jìn)行。在所有重傳操作期間，寫操作可正常繼續(xù)，但將阻止跨過“標(biāo)記”位置的寫操作。
在FWFT模式期間，當(dāng)MARK輸入為“高電平”及/OR為“低電平”時(shí)，RCLK上升沿使FIFO存儲(chǔ)裝置100進(jìn)入重傳模式。RCLK上升沿將FIFO輸出寄存器中存在的數(shù)據(jù)標(biāo)記為第一重傳數(shù)據(jù)。FIFO保持在重傳模式，直至MRAK為“低電平”時(shí)出現(xiàn)RCLK上升沿。一旦設(shè)置了標(biāo)記位置，則可在重傳輸入(/RT)為“低電平”時(shí)由RCLK上升沿啟動(dòng)重傳。所述裝置通過將/OR設(shè)置為“高電平”指示開始重傳設(shè)置，這阻止了讀操作。當(dāng)/OR轉(zhuǎn)為“低電平”時(shí)，重傳設(shè)置結(jié)束，并且在/RT轉(zhuǎn)為“高電平”后在下一RCLK上升沿上，將第一重傳位置的內(nèi)容裝入輸出寄存器。因?yàn)檫x擇了FWFT模式，所以首字無論/REN為何都會(huì)出現(xiàn)在輸出上。對(duì)于首字，并不需要/REN上為“低電平”。讀取后續(xù)所有字要求/REN上為“低電平”以使能RCLK上升沿。上述序列號(hào)為60/314393的美國(guó)專利申請(qǐng)文獻(xiàn)中的圖24提供了FWFT模式下的重傳時(shí)序圖。在可以執(zhí)行重傳前，寫指針與標(biāo)記位置之間至少應(yīng)有1280比特的數(shù)據(jù)。這1280比特?cái)?shù)據(jù)對(duì)應(yīng)于32段40比特?cái)?shù)據(jù)、64段20比特?cái)?shù)據(jù)或128段10比特?cái)?shù)據(jù)。一旦設(shè)置了標(biāo)記位置，寫指針將無法遞增超過標(biāo)記位置，這防止了改寫重傳數(shù)據(jù)。
現(xiàn)在將更全面的描述圖1中FIFO存儲(chǔ)裝置100所示的數(shù)據(jù)和控制信號(hào)。
數(shù)據(jù)輸入(D0-D39)(D0-D39)是40位寬數(shù)據(jù)的數(shù)據(jù)輸入，(D0-D19)是20位寬數(shù)據(jù)的數(shù)據(jù)輸入，或者(D0-D9)是10位寬數(shù)據(jù)的數(shù)據(jù)輸入。還可能有其他數(shù)據(jù)寬度。
主復(fù)位(/MRS)
只要/MRS輸入進(jìn)入“低電平”狀態(tài)，便會(huì)進(jìn)行主復(fù)位。此操作將內(nèi)部讀寫指針設(shè)到存儲(chǔ)裝置的第一位置。/PAE將轉(zhuǎn)為“低電平”，而/PAF將轉(zhuǎn)為“高電平”。如果在主復(fù)位期間FWFT為“低電平”，則選擇IDT標(biāo)準(zhǔn)模式及/EF和/FF。/EF將轉(zhuǎn)為“低電平”，/FF將轉(zhuǎn)為“高電平”。如果FWFT為“高電平”，則選擇首字直通(FWFT)模式及/IR和/OR。/OR將轉(zhuǎn)為“高電平”，/IR將轉(zhuǎn)為“低電平”。諸如OW、IW、BW、FWFT、FSEL0和FSEL1等所有控制設(shè)置在主復(fù)位周期內(nèi)定義。在主復(fù)位期間，將輸出寄存器212初始化為全零。在上電后可以進(jìn)行寫操作之前需要進(jìn)行主復(fù)位。上述序列號(hào)為60/314393的美國(guó)專利申請(qǐng)文獻(xiàn)中的圖8更全面的描述了主復(fù)位操作的情況。
部分復(fù)位(/PRS)只要/PRS輸入進(jìn)入“低電平”狀態(tài)，就會(huì)完成部分復(fù)位。與主復(fù)位的情況一樣，將內(nèi)部讀指針和寫指針設(shè)到存儲(chǔ)裝置的第一位置。/PAE轉(zhuǎn)為“低電平”和/PAF轉(zhuǎn)為“高電平”。如果首字直通模式有效，則/OR將轉(zhuǎn)為“高電平”，而/IR將轉(zhuǎn)為“低電平”。在部分復(fù)位之后，偏移寄存器中的所有值保持不變。輸出寄存器初始化為全零。部分復(fù)位對(duì)將讀指針和寫指針復(fù)位到零而不影響FIFO的可編程標(biāo)志偏移和定時(shí)模式非常有用。上述序列號(hào)為60/314393的美觀專利申請(qǐng)中的圖9更全面地示意了這些方面。
首字直通(FWFT)在主復(fù)位期間，F(xiàn)WFT輸入的狀態(tài)確定所述裝置是否將在IDT標(biāo)準(zhǔn)模式或首字直通(FWFT)模式下操作。如果在主復(fù)位時(shí)FWFT為“低電平”，則將選擇IDT標(biāo)準(zhǔn)模式。此模式使用空標(biāo)志(/EF)指示FIFO存儲(chǔ)裝置100中是否存在任何字。它還使用滿標(biāo)志功能(/FF)指示FIFO存儲(chǔ)裝置100是否具有任何可寫的自由空間。在IDT標(biāo)準(zhǔn)模式下，應(yīng)使用讀使能(/REN)和RCLK請(qǐng)求每個(gè)從FIFO中讀取的字，包括首字。如果在主復(fù)位時(shí)，F(xiàn)WFT為“高電平”，則將選擇FWFT模式。此模式使用輸出就緒(/OR)指示輸出(Qn)上是否存在要讀取的有效數(shù)據(jù)。它還使用輸入就緒(/IR)信號(hào)指示FIFO存儲(chǔ)裝置100是否具有任何可寫的自由空間。在FWFT模式下，寫入空FIFO的首字在三個(gè)RCLK上升沿后直接去到Qn上而無需將/REN設(shè)置為“低電平”。隨后的字必須使用讀使能(/REN)信號(hào)和RCLK來訪問。僅在所述裝置配置為單倍數(shù)據(jù)率(SDR)模式時(shí)才可以使用FWFT模式。
寫時(shí)鐘(WCLK)寫周期在WCLK輸入的上升和/或下降沿上開始。在/WEN和/WCS為“低電平”時(shí)，如果選擇了寫入單倍數(shù)據(jù)率(/WSDR)引腳，則數(shù)據(jù)僅將在WCLK的上升沿寫入。在/WEN和/WCS為“低電平”時(shí)，如果未選擇/WSDR，則數(shù)據(jù)將在WCLK的上升沿和下降沿上寫入。數(shù)據(jù)建立和保持時(shí)間必須相對(duì)于WCLK從低電平到高電平的轉(zhuǎn)換得到滿足。停止WCLK是允許的。注意在WCLK閑置時(shí)，/FF、/IR和/PAF標(biāo)志將不會(huì)更新。寫時(shí)鐘和讀時(shí)鐘可相對(duì)于彼此異步操作。
寫使能(/WEN)在/WEN輸入為“低電平”時(shí)，如果FIFO存儲(chǔ)裝置100未全滿，則數(shù)據(jù)可在每個(gè)WCLK周期的上升沿裝入該裝置中。獨(dú)立于任何進(jìn)行的讀操按序?qū)?shù)據(jù)存儲(chǔ)在該存儲(chǔ)裝置中。/WEN為“高電平”時(shí)，新數(shù)據(jù)不會(huì)寫入存儲(chǔ)裝置中。為防止IDT標(biāo)準(zhǔn)模式下的數(shù)據(jù)溢出，/FF將轉(zhuǎn)為“低電平”，禁止進(jìn)一步的寫操作。在有效的讀周期完成后，/FF將轉(zhuǎn)為“高電平”，從而允許寫發(fā)生。/FF在RCLK周期后經(jīng)兩個(gè)WCLK周期+tSKEW更新。為防止FWFT模式下的數(shù)據(jù)溢出，/IR將轉(zhuǎn)為“高電平”，禁止進(jìn)一步的寫操作。在有效的讀周期完成后，/IR將轉(zhuǎn)為“低電平”，從而允許寫發(fā)生。/IR標(biāo)志在有效RCLK周期后經(jīng)兩個(gè)WCLK周期+tSKEW更新。在IDT標(biāo)準(zhǔn)模式或FWFT模式下FIFO滿時(shí)會(huì)忽略/WEN。
寫信號(hào)數(shù)據(jù)率(/WSDR)寫單倍數(shù)據(jù)率信號(hào)為“低電平”時(shí)，寫端口將設(shè)為單倍數(shù)據(jù)率模式。在此模式下，在/WEN和/WCS為“低電平”時(shí)，所有寫操作僅在WCLK的上升沿進(jìn)行。/WSDR為“高電平”時(shí)，讀端口將設(shè)為雙倍數(shù)據(jù)率模式。在此模式下，在/WEN和/WCS為“低電平”時(shí)，所有寫操作將在WCLK的上升降和下降沿上進(jìn)行。
讀時(shí)鐘(RCLK)讀周期在RCLK輸入的上升和/或下降沿上開始。在/REN和/RCS為“低電平”時(shí)，如果選擇了讀單倍數(shù)據(jù)率(/RSDR)引腳，則數(shù)據(jù)將僅在RCLK的上升沿讀出。在/REN和/RCS為“低電平”時(shí)，如果未選擇/RSDR，則數(shù)據(jù)將在RCLK的上升沿和下降沿上讀取。數(shù)據(jù)建立和保持時(shí)間必須相對(duì)于RCLK從低電平到高電平的轉(zhuǎn)換得到滿足。停止RCLK是允許的。在RCLK閑置時(shí)，/EF(/OR)和/PAE標(biāo)志將不會(huì)更新。
讀使能(/REN)在讀使能為“低電平”時(shí)，可從存儲(chǔ)裝置中讀出數(shù)據(jù)。在/REN輸入為“高電平”時(shí)，輸出寄存器保持以前的數(shù)據(jù)，并且不可以將新數(shù)據(jù)裝入輸出寄存器中。數(shù)據(jù)輸出Q0-Qn維持以前的數(shù)據(jù)。在IDT標(biāo)準(zhǔn)模式下，在讀片選(/RCS)為“低電平”時(shí)，必須使用/REN來請(qǐng)求在Qn上訪問的每個(gè)字，包括寫入空FIFO的首字。在已從FIFO中讀出最后一個(gè)字時(shí)，空標(biāo)志(/EF)將轉(zhuǎn)為“低電平”，禁止進(jìn)一步的讀操作。在FIFO為空時(shí)會(huì)忽略/REN。一旦執(zhí)行了寫操作，/EF將轉(zhuǎn)為“高電平”以允許讀操作。為了在RCLK的上升沿上讀取數(shù)據(jù)，/RCS和/REN必須為有效“低電平”。在FWFT模式下，寫入空FIFO的首字在首次寫操作后第三次從低到高的、時(shí)長(zhǎng)為RCLK+tSKEW的有效轉(zhuǎn)換期間自動(dòng)出現(xiàn)在輸出Qn上。無需讓/REN和/RCS變?yōu)椤暗碗娖健币允故鬃种蓖ǖ捷敵黾拇嫫髦?。后續(xù)所有字要求使用/REN和/RCS執(zhí)行讀操作。在最后一個(gè)字已從FIFO中讀出后，RCLK從低電平到高電平的轉(zhuǎn)換將使輸出就緒(/OR)轉(zhuǎn)為“高電平”，這將禁止隨后的讀操作。
讀單倍數(shù)據(jù)率(/RSDR)讀單倍數(shù)據(jù)率引腳為“低電平”時(shí)，讀端口將設(shè)為單倍數(shù)據(jù)率模式。在此模式下，在/REN和/RCS為“低電平”時(shí)，所有讀操作僅在RCLK的上升沿進(jìn)行。/RSDR為“高電平”時(shí)，讀端口將設(shè)為雙倍數(shù)據(jù)率模式。在此模式下，在/REN和/RCS為“低電平”時(shí)，所有讀操作將在RCLK的上升降和下降沿上進(jìn)行。
串行時(shí)鐘(SCLK)串行時(shí)鐘用于在可編程偏移寄存器中裝入和讀出數(shù)據(jù)。在/SEN為“低電平”時(shí)，來自串行輸入(SI)的數(shù)據(jù)可在SCLK的上升沿上裝入偏移寄存器。在/SREN為“低電平”時(shí)，數(shù)據(jù)可在SCLK的上升沿上經(jīng)串行輸出(SO)從偏移寄存器讀出。
串行使能(/SEN)/SEN輸入是用于對(duì)可編程偏移寄存器串行編程的使能信號(hào)。它在對(duì)偏移寄存器編程時(shí)與SI和SCLK結(jié)合使用。在/SEN為“低電平”時(shí)，可將從串行輸入(SI)端輸入的數(shù)據(jù)裝入偏移寄存器中，每次SCLK由低到高轉(zhuǎn)換就裝入一個(gè)比特。在/SEN為“高電平”時(shí)，偏移寄存器保持以前的設(shè)置且不裝入偏移。/SEN在IDT標(biāo)準(zhǔn)模式和FWFT模式下以相同的方式起作用。
串行讀使能(/SREN)/SREN輸出是用于讀取可編程偏移寄存器值的使能信號(hào)。它在讀取偏移寄存器時(shí)與SI和SCLK結(jié)合使用。在/SREN為“低電平”時(shí)，數(shù)據(jù)可從SO輸出由偏移寄存器中讀出，每次SCLK由低到高轉(zhuǎn)換就讀出一個(gè)比特。在/SREN為“高電平”時(shí)，偏移寄存器讀出將停止。只要激活了/SREN，便會(huì)從偏移寄存器的第一位置而非讀取最后偏移值處開始讀取偏移寄存器中的值。/SREN在IDT標(biāo)準(zhǔn)模式和FWFT模式下以相同的方式起作用。
串行輸入(SI)此引腳作為將/PAE和/PAF偏移裝入可編程偏移寄存器的串行輸入。它與串行時(shí)鐘(SCLK)和串行使能(/SEN)結(jié)合使用。在/SEN為“低電平”時(shí)，此輸入的數(shù)據(jù)可裝入偏移寄存器，每次SCLK由低到高轉(zhuǎn)換就裝入一個(gè)比特。
串行輸出(SO)此引腳作為從可編程偏移寄存器中讀出/PAE和/PAF偏移值的串行輸出。它與串行時(shí)鐘(SCLK)和允許使能輸出(/SREN)結(jié)合使用。在/SREN為“低電平”時(shí)，偏移寄存器的數(shù)據(jù)可使用此引腳讀出，每次SCLK由低到高轉(zhuǎn)換就讀出一個(gè)比特。
輸出使能(/OE)在輸出使能為“低電平”時(shí)，并行輸出緩沖器從輸出寄存器接收數(shù)據(jù)。在/OE為“高電平”時(shí)，輸出數(shù)據(jù)總線(Qn)轉(zhuǎn)入高阻態(tài)。在主復(fù)位或部分復(fù)位期間，/OE是可將輸出數(shù)據(jù)總線置于高阻態(tài)的唯一輸入。在復(fù)位期間，/RCS輸入可以為“高電平”或“低電平”，對(duì)輸出數(shù)據(jù)總線沒有影響。
讀片選(/RCS)讀片選輸入提供了對(duì)讀輸出端口的控制。當(dāng)/RCS轉(zhuǎn)為“低電平”時(shí)，RCLK的下一上升沿使Qn輸出進(jìn)入低阻態(tài)。在/RCS轉(zhuǎn)為“高電平”時(shí)，下一RCLK上升沿使Qn輸出恢復(fù)高阻態(tài)。在主復(fù)位或部分復(fù)位期間，/RCS輸入對(duì)Qn輸出總線沒有影響。/OE提供對(duì)Qn輸出的高阻控制。如果/OE為“低電平”，則Qn數(shù)據(jù)輸出將為低阻態(tài)，而不管/RCS為何，直至復(fù)位完成后RCLK的第一個(gè)上升沿。隨后，如果/RCS為“高電平”，則數(shù)據(jù)輸出將轉(zhuǎn)為高阻態(tài)。/RCS輸入不影響標(biāo)志的操作。例如，在將首字寫入空FIFO時(shí)，/EF信號(hào)仍將根據(jù)RCLK的上升沿從“低電平”轉(zhuǎn)為“高電平”，而不考慮/RCS輸入的狀態(tài)。
當(dāng)在FWFT模式下操作FIFO存儲(chǔ)裝置100時(shí)，寫入空FIFO的首字將根據(jù)RCLK以鐘控方式打到輸出寄存器中，而不考慮/RCS的狀態(tài)。如果在寫入空FIFO時(shí)/RCS為“高電平”，則首字將直通到輸出寄存器中，但由于Qn輸出處于高阻態(tài)，因此，將不能在Qn輸出上得到首字。用戶必須為訪問此首字而使/RCS轉(zhuǎn)為有效的“低電平”，使輸出總線置于低阻態(tài)。/REN應(yīng)在/RCS已轉(zhuǎn)為“低電平”后保持“高電平”至少一個(gè)周期。在/RCS和/REN為“低電平”下的RCLK上升沿將讀出下一字。/RCS引腳還必須是有效的(“低電平”)，以便執(zhí)行重傳。
寫片選(/WCS)如果/WCS保持為“高電平”，則禁止所有寫端口輸入(僅限于數(shù)據(jù))。要在寫端口上執(zhí)行正常的操作，必須使能/WCS。
HSTL選擇(HSTL)可將許多輸入或輸出設(shè)置為HSTL或LVTTL兼容的。如果HSTL為“高電平”，則將選擇那些信號(hào)的HSTL操作。如果HSTL為“低電平”，則將選擇LVTTL。上述序列號(hào)為60/314393的美國(guó)專利申請(qǐng)文獻(xiàn)中第14頁和表6更全面地描述了如何配置FIFO存儲(chǔ)裝置以支持HSTL和LVTTL邏輯電平。
總線匹配(BM、IVV、OW)引腳BM、IW和OW用于定義輸入和輸出總線寬度。如表5所示，在主復(fù)位期間，這些引腳的狀態(tài)用于配置裝置總線寬度。所有標(biāo)志將在通過選擇總線寬度而確定的字/字節(jié)大小邊界上操作。標(biāo)志選擇比特(FSEL0和FSEL1)這些引腳將在主復(fù)位期間為/PAE和/PAF標(biāo)志選擇默認(rèn)偏移值。這些輸入引腳的狀態(tài)在主復(fù)位后不應(yīng)改變。
數(shù)據(jù)輸出(Q0-Q39)(Q0-Q39)是40位寬數(shù)據(jù)的數(shù)據(jù)輸出，(Q0-Q19)是20位寬數(shù)據(jù)的數(shù)據(jù)輸出，或者(Q0-Q9)是10位寬數(shù)據(jù)的數(shù)據(jù)輸出。
滿標(biāo)志(/FF(/IR))這是個(gè)雙用途引腳。在IDT標(biāo)準(zhǔn)模式下，選擇滿標(biāo)志(/FF)功能。當(dāng)FIFO滿時(shí)，/FF將轉(zhuǎn)為“低電平”，禁止進(jìn)一步的寫操作。在/FF為“高電平”時(shí)，則FIFO不滿。
在FWFT模式下，選擇了輸入就緒(/IR)函數(shù)。存儲(chǔ)空間可用于寫入數(shù)據(jù)時(shí)，/IR轉(zhuǎn)為“低電平”。不再有任何自由空間時(shí)，/IR轉(zhuǎn)為“高電平”，禁止進(jìn)一步的寫操作。/IR狀態(tài)不僅可衡量FIFO存儲(chǔ)器的內(nèi)容，而且可對(duì)輸出寄存器中存在的字計(jì)數(shù)。因此，在FWFT模式下，使/IR無效必需的總寫入次數(shù)比在IDT標(biāo)準(zhǔn)模式下使/FF有效所需的次數(shù)大1。/FF(/IR)是同步的，并且在WCLK的上升沿上更新。/FF(/IR)是雙寄存器緩沖輸出。
FIFO裝置處于重傳模式下時(shí)，滿標(biāo)志是根據(jù)寫指針與“標(biāo)記”位置的比較而確定的。這不同于正常模式，在正常模式下，滿標(biāo)志是根據(jù)寫指針與讀指針的比較而確定的。
空標(biāo)志(/EF(/OR))這是個(gè)雙用途引腳。在IDT標(biāo)準(zhǔn)模式下，選擇了空標(biāo)志(/EF)功能。在FIFO為空時(shí)，/EF將轉(zhuǎn)為“低電平”，禁止進(jìn)一步的讀操作。在/EF為“高電平”時(shí)，F(xiàn)IFO不為空。在FWFT模式下，選擇了輸出就緒(/OR)功能。在寫入空FIFO的首字在輸出上有效的同時(shí)，/OR轉(zhuǎn)為“低電平”。在RCLK由低到高轉(zhuǎn)換將最后一個(gè)字從FIFO存儲(chǔ)器轉(zhuǎn)移到輸出后，/OR保持為“低電平”。僅在真正讀出(/REN＝“低電平”且有RCLK)時(shí)/OR才轉(zhuǎn)為“高電平”。以前的數(shù)據(jù)保持在輸出上，表示最后一個(gè)字已讀出。在/OR再次轉(zhuǎn)為“低電平”前禁止讀出其他數(shù)據(jù)。/EF(/OR)是同步的，并且在RCLK的上升沿上更新。在IDR標(biāo)準(zhǔn)模式下，/EF是雙寄存器緩沖輸出。在FWFT模式下，/OR是三寄存器緩沖輸出。
可編程幾乎滿標(biāo)志(/PAF)在FIFO到達(dá)幾乎滿狀態(tài)時(shí)，可編程幾乎滿標(biāo)志(/PAF)將轉(zhuǎn)為“低電平”。與滿條件的偏移定義了FIFO裝置為“幾乎”滿的點(diǎn)，它是可編程的。在FIFO存儲(chǔ)裝置100處于重傳模式時(shí)，可編程的幾乎滿標(biāo)志是根據(jù)寫指針與“標(biāo)記”位置的比較而確定的。這不同于正常模式，在正常模式下，幾乎滿標(biāo)志是根據(jù)寫指針與讀指針的比較而確定的。
可編程幾乎空標(biāo)志(/PAE)在FIFO裝置到達(dá)幾乎空狀態(tài)時(shí)，可編程幾乎空標(biāo)志(/PAE)將轉(zhuǎn)為“低電平”。在IDT標(biāo)準(zhǔn)模式下，F(xiàn)IFO中存在n個(gè)字或更少的字時(shí)，/PAE將轉(zhuǎn)為“低電平”。偏移“n”是空偏移值。此空偏移值作為默認(rèn)值維護(hù)，直到由可編程值改寫為止。
回送讀時(shí)鐘(ERCLK)在HSTL和LVTTL模式下提供回送讀時(shí)鐘輸出，可通過HSTL來選擇。ERCLK是自由振蕩的時(shí)鐘輸出，并且將始終跟隨RCLK輸入而不考慮/REN和/RCS。ERCLK輸出在相關(guān)時(shí)延后跟隨RCLK輸入。此時(shí)延在從Qn輸出讀數(shù)據(jù)時(shí)為用戶提供了更有效的讀時(shí)鐘源。這在高速裝置內(nèi)變量可導(dǎo)致數(shù)據(jù)存取時(shí)間改變時(shí)特別有用。存取時(shí)間的這些變化可由環(huán)境溫度、電源電壓或裝置特性引起。ERCLK輸出還補(bǔ)償了Qn數(shù)據(jù)輸出與接收裝置輸入之間的走線長(zhǎng)度時(shí)延。影響數(shù)據(jù)存取時(shí)間的任何變化還將對(duì)FIFO裝置產(chǎn)生的ERCLK輸出具有相應(yīng)的影響。因此，ERCLK輸出電平轉(zhuǎn)換應(yīng)該始終在相對(duì)于數(shù)據(jù)輸出的同一時(shí)間位置上。ERCLK經(jīng)設(shè)計(jì)而保證比最慢的數(shù)據(jù)輸出(Qn)還慢。上述序列號(hào)為60/314393的美國(guó)專利申請(qǐng)文獻(xiàn)中的圖4、圖27和圖28圖解了與回送讀時(shí)鐘相關(guān)的其他定時(shí)方面。
回送讀使能(/EREN)在HSTL和LVTTL模式下提供回送讀使能輸出，可通過HSTL選擇。/EREN輸出用于與ERCLK輸出結(jié)合使用，并為讀裝置提供以高速度從Qn輸出端口讀數(shù)據(jù)的更有效的方案。RCLK的上升沿將導(dǎo)致/EREN轉(zhuǎn)為有效(“低電平”)。/EREN是/RCS和/REN邏輯“與”的結(jié)果。如果FIFO裝置為空，則/EREN將保持為高。
現(xiàn)在參照?qǐng)D2，它說明了根據(jù)本發(fā)明另一實(shí)施例的FIFO存儲(chǔ)裝置110方框圖。具體地說，圖2說明了采用優(yōu)選的四元組存儲(chǔ)器結(jié)構(gòu)的FIFO存儲(chǔ)裝置110的數(shù)據(jù)通路。存儲(chǔ)裝置的這種四元組結(jié)構(gòu)使FIFO存儲(chǔ)裝置110能夠有效地支持DDR或SDR寫模式和DDR或SDR讀模式的任意組合。所示四元組結(jié)構(gòu)包括表示為AH和AL的第一對(duì)存儲(chǔ)裝置150a與150b和表示為BH和BL的第二對(duì)存儲(chǔ)裝置160a與160b。根據(jù)此實(shí)施例的一個(gè)優(yōu)選方面，四元組結(jié)構(gòu)中的每個(gè)存儲(chǔ)器AH、AL、BH和BL可構(gòu)成四端口高速緩沖存儲(chǔ)器。每個(gè)四端口高速緩沖存儲(chǔ)器可具有1.31M SRAM單元(即1310720個(gè)SRAM單元)的數(shù)據(jù)容量。每個(gè)四端口高速緩沖存儲(chǔ)器的此數(shù)據(jù)容量可通過四(4)個(gè)存儲(chǔ)單元塊實(shí)現(xiàn)，每個(gè)塊容量為516×640(512行+4冗余行)的容量及兩個(gè)列冗余存儲(chǔ)塊(每個(gè)為516×160)。
受讓給本發(fā)明受讓人、2000年11月22日提交的題為“具有多端口高速緩沖存儲(chǔ)陣列的集成電路存儲(chǔ)裝置及其操作方法”、序列號(hào)為09/721478的美國(guó)申請(qǐng)中更全面地描述了這些優(yōu)選的四端口高速緩沖存儲(chǔ)器的其他方面，該申請(qǐng)的公開內(nèi)容通過引用結(jié)合于本文中。存儲(chǔ)裝置(AH、AL、BH、BL)內(nèi)四個(gè)存儲(chǔ)單元塊中的每個(gè)塊可理解為如‘478申請(qǐng)的圖1-4所示的并排的四端口存儲(chǔ)器對(duì)，每對(duì)中的每個(gè)高速緩沖存儲(chǔ)器具有160比特的寬度(N＝40)。具體地說，每個(gè)存儲(chǔ)器AH、AL、BH和BL可包括連接到四(4)個(gè)516×640SRAM單元塊的四對(duì)四端口存儲(chǔ)器(例如，QPCACHE0-7)。這些四端口存儲(chǔ)器可包括數(shù)據(jù)輸入寄存器、多路轉(zhuǎn)換器和輸出寄存器。如‘478申請(qǐng)中圖3所示，數(shù)據(jù)輸入寄存器可具有電連接到四端口高速緩沖存儲(chǔ)器第一端口的輸入和電連接到四端口高速緩沖存儲(chǔ)器第二端口的輸出。多路轉(zhuǎn)換器對(duì)至少一個(gè)選擇信號(hào)作出響應(yīng)，具有電連接到數(shù)據(jù)輸入寄存器的第一輸入和電連接到四端口高速緩沖存儲(chǔ)器第三端口的第二輸入。輸出寄存器具有電連接到多路轉(zhuǎn)換器輸出的輸入和電連接到四端口高速緩沖存儲(chǔ)器第四端口的輸出。
圖2的FIFO存儲(chǔ)裝置110包括時(shí)鐘控制電路120，該電路對(duì)讀時(shí)鐘信號(hào)RCLK和寫時(shí)鐘信號(hào)WCLK作出響應(yīng)。這些時(shí)鐘信號(hào)RCLK和WCLK可自由振蕩，通常表示外部生成的時(shí)鐘信號(hào)。時(shí)鐘控制電路120還顯示為對(duì)控制信號(hào)BM(總線匹配)、IW(輸入寬度)和OW(輸出寬度)、低電平有效寫單倍數(shù)據(jù)率信號(hào)(/WSDR)和低電平有效讀單倍速數(shù)據(jù)率信號(hào)(/RSDR)作出響應(yīng)。以上參照?qǐng)D1的FIFO存儲(chǔ)裝置100對(duì)這些信號(hào)的作用作了更全面的描述。時(shí)鐘控制電路120生成讀計(jì)數(shù)器時(shí)鐘信號(hào)RCNTRCLK和寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK，這兩個(gè)時(shí)鐘信號(hào)分別作為內(nèi)部讀寫時(shí)鐘信號(hào)，有效時(shí)分別與讀時(shí)鐘信號(hào)RCLK和寫時(shí)鐘信號(hào)WCLK同步。讀和寫計(jì)數(shù)器時(shí)鐘信號(hào)RCNTRCLK和WCNTRCLK通常不是自由振蕩的。時(shí)鐘控制電路120還生成提供給四元組結(jié)構(gòu)中150a、150b和160a、160b存儲(chǔ)器對(duì)中每個(gè)存儲(chǔ)器的內(nèi)部讀時(shí)鐘信號(hào)和寫時(shí)鐘信號(hào)。這些內(nèi)部讀時(shí)鐘信號(hào)和寫時(shí)鐘信號(hào)表示為WCLK_AH、RCLK_AH、WCLK_AL、RCKL_AL、WCLK_BH、RCLK_BH、WCLK_BL和RCLK_BL。這些內(nèi)部讀時(shí)鐘信號(hào)和寫時(shí)鐘信號(hào)可使用其中具有多位計(jì)數(shù)器的讀寫時(shí)鐘控制電路生成，如上述序列號(hào)為60/314393的美國(guó)申請(qǐng)中所示的那些計(jì)數(shù)器。然而，還可使用不需要使用計(jì)數(shù)器來生成內(nèi)部時(shí)鐘信號(hào)的其他技術(shù)。圖2的數(shù)據(jù)通路還包括寫控制電路和讀控制電路，下面將參照?qǐng)D3-4對(duì)此作更全面的描述和圖解。根據(jù)數(shù)據(jù)通路的優(yōu)選方面，寫控制電路和讀控制電路分別包括輸入多路轉(zhuǎn)換器130(顯示為DIN_MUX)和輸出多路轉(zhuǎn)換器170(顯示為DOUT_MUX)。輸入和輸出多路轉(zhuǎn)換器130和170執(zhí)行總線匹配功能，并且可在輸入端口D0-Dn和輸出端口Q0-Qn實(shí)現(xiàn)×4N、×2N和×N數(shù)據(jù)寬度的任意組合。這些輸入輸出多路轉(zhuǎn)換器130和170顯示為直接響應(yīng)寫計(jì)數(shù)器時(shí)鐘WCNTRCLK信號(hào)和讀計(jì)數(shù)器時(shí)鐘RCNTRCLK信號(hào)。
在圖2的FIFO存儲(chǔ)裝置110處于×40DDR寫模式時(shí)，將同步于寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK的上升沿和下降沿而生成分別提供給四元組結(jié)構(gòu)中存儲(chǔ)器150a、150b和160a、160b的內(nèi)部寫時(shí)鐘信號(hào)WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL。具體地說，寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK的兩(2)個(gè)連續(xù)周期的每個(gè)前沿和后沿將觸發(fā)WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL各周期的前沿。表1說明了時(shí)鐘控制電路120的此方面，表中寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK的兩個(gè)連續(xù)周期表示為WCLK1/2、/WCLK1/2、WCLK2/2和/WCLK2/2?；蛘?，當(dāng)FIFO存儲(chǔ)裝置110處于×20DDR寫模式時(shí)，將同步于寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK的連續(xù)后沿而生成內(nèi)部寫時(shí)鐘信號(hào)WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL。因此，寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK的四(4)個(gè)連續(xù)周期的每個(gè)后沿將觸發(fā)WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL各周期的后沿。時(shí)鐘控制電路120的這一方面還可通過表1來說明，表1中寫計(jì)數(shù)器時(shí)鐘信號(hào)的四個(gè)連續(xù)周期的后沿表示為/WCLK1/4、/WCLK2/4、/WCLK3/4和/WCLK4/4。此外，當(dāng)FIFO存儲(chǔ)裝置110處于×10DDR寫模式時(shí)，將同步于寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK每隔一個(gè)周期的后沿而生成內(nèi)部寫時(shí)鐘信號(hào)WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL。因此，寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK八(8)個(gè)連續(xù)周期的每個(gè)周期的每個(gè)后沿將觸發(fā)WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL各周期的后沿。在表1中，寫計(jì)數(shù)器時(shí)鐘信號(hào)八個(gè)連續(xù)周期的每隔一個(gè)周期的后沿表示為/WCLK2/8、/WCLK4/8、/WCLK6/8和/WCLK8/8。
表1相反，當(dāng)FIFO存儲(chǔ)裝置110處于×40SDR寫模式時(shí)，將同步于寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK四(4)個(gè)連續(xù)周期的前沿生成內(nèi)部寫時(shí)鐘信號(hào)WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL。在表1中，寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK四個(gè)連續(xù)周期的前沿表示為WCLK1/4、WCLK2/4、WCLK3/4和WCLK4/4。當(dāng)FIFO存儲(chǔ)裝置110處于×20SDR寫模式時(shí)，將同步于寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK八(8)個(gè)連續(xù)周期中每隔一個(gè)周期的前沿而生成內(nèi)部寫時(shí)鐘信號(hào)WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL。在表1中，寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK八(8)個(gè)連續(xù)周期中每隔一個(gè)周期的前沿表示為/WCLK2/8、/WCLK4/8、/WCLK6/8和/WCLK8/8。最后，當(dāng)FIFO存儲(chǔ)裝置110處于×10SDR寫模式時(shí)，將同步于寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK十六(16)個(gè)連續(xù)周期的每第四個(gè)周期的前沿而生成內(nèi)部寫時(shí)鐘信號(hào)WCLK_AH、WCLK_AL、WCLK_BH和WCLK_BL。在表1中，寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK十六(16)個(gè)連續(xù)周期的每第四個(gè)周期的前沿表示為WCLK4/16、WCLK8/16、WCLK12/16和/WCLK16/16。
表2與圖2的FIFO存儲(chǔ)裝置110相關(guān)的寫控制電路最好包括用于將寫入數(shù)據(jù)路由到四元組結(jié)構(gòu)中每個(gè)存儲(chǔ)器的輸入多路轉(zhuǎn)換器130。如圖3所示，輸入多路轉(zhuǎn)換器130包括從輸入總線接收數(shù)據(jù)，表示為D[39:0]的輸入端口和多個(gè)輸出端口。這些輸出端口包括WDA[79:40]、WDA[39:0]和WDB[79:40]、WDB[39:0]，連接到四元組存儲(chǔ)器150a與150b(表示為AH和AL)和160a與160b(表示為BH和BL)。輸入多路轉(zhuǎn)換器130還包括從輸入總線接收數(shù)據(jù)的輸入寄存器132和一對(duì)主鎖存器134a與134b，這對(duì)主鎖存器具有連接到輸入寄存器132輸出的輸入。如圖所示，主鎖存器134a與134b對(duì)第一對(duì)互補(bǔ)的內(nèi)部時(shí)鐘信號(hào)DPCLK和DPCLKB作出響應(yīng)，這對(duì)互補(bǔ)的內(nèi)部時(shí)鐘信號(hào)最好由外部寫時(shí)鐘信號(hào)WCLK生成。第一對(duì)互補(bǔ)內(nèi)部時(shí)鐘信號(hào)DPCLK和DPCLKB可分別具有與互補(bǔ)的寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK和WCNTRCLKB類似(或相同)的定時(shí)。具體地說，直至FIFO充滿時(shí)，內(nèi)部時(shí)鐘信號(hào)DPCLK和DPCLKB可具有與寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK和WCNTRCLKB相同的定時(shí)，并且一旦FIFO為滿，寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK和WCNTRCLKB會(huì)中止，而內(nèi)部時(shí)鐘信號(hào)DPCLK和DPCLKB會(huì)繼續(xù)運(yùn)行。主鎖存器134a與134b的輸出電連接到與寫總線匹配電路138相關(guān)聯(lián)的輸入端口DA[39:0]和DB[39:0]。寫總線匹配電路138還對(duì)寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK、低電平有效寫單倍數(shù)據(jù)率信號(hào)/WSDR及總線匹配控制信號(hào)BM、IW和OW作出響應(yīng)。
如表3所示，寫總線匹配電路138將在輸入端口對(duì)DA[39:0]和DB[39:0]上接收的寫入數(shù)據(jù)路由到從鎖存器142，由從鎖存器142將此寫入數(shù)據(jù)傳送到多個(gè)輸出端口WDA[79:40]、WDA[39:0]、WDB[79:40]和WDB[39:0]。從鎖存器142對(duì)一對(duì)多位數(shù)據(jù)輸入鎖存器信號(hào)DINLDA[7:0]和DINLDB[7:0]作出響應(yīng)。這些數(shù)據(jù)輸入鎖存器信號(hào)可由輸入多路轉(zhuǎn)換器130內(nèi)部的時(shí)鐘控制電路136生成。此時(shí)鐘控制電路136對(duì)寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK和寫單倍數(shù)據(jù)率信號(hào)/WSDR作出響應(yīng)。將參照?qǐng)D5和圖7的時(shí)序圖更全面地描述響應(yīng)于寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK和寫單倍數(shù)據(jù)率信號(hào)/WSDR的數(shù)據(jù)輸入鎖存器信號(hào)DINLDA[7:0]和DINLDB[7:0]的定時(shí)。
寫總線匹配電路138和從鎖存器142共同執(zhí)行表3和表4所示的總線匹配操作。具體地說，這兩個(gè)表說明了在DDR40寫模式期間，40比特的數(shù)據(jù)將經(jīng)輸出端口WDA[79:40]，從輸入端口DA[39:0]寫入存儲(chǔ)器AH。此寫操作將與寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK兩個(gè)連續(xù)周期中的第一前沿(WCLK1/2)同步進(jìn)行。在此之后，40比特的數(shù)據(jù)將經(jīng)輸出端口WDA[39:0]從輸入端口DB[39:0]寫入存儲(chǔ)器AL。此寫操作將與寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK兩個(gè)周期中第一個(gè)周期的后沿(/WCLK1/2)同步進(jìn)行。接著，來自輸入端口DA[39:0]的40比特?cái)?shù)據(jù)將經(jīng)輸出端口WDB[79:40]寫入存儲(chǔ)器BH。此寫操作將與寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK兩個(gè)連續(xù)周期中第二個(gè)周期的前沿(WCLK2/2)同步進(jìn)行。最后，來自輸入端口DB[39:0]的40比特的數(shù)據(jù)將經(jīng)輸出端口WDB[39:0]寫入存儲(chǔ)器BL。此寫操作將與寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK兩個(gè)連續(xù)周期中第二個(gè)周期的后沿(/WCLK2/2)同步進(jìn)行。這兩個(gè)表還說明了與寫模式的所有其他組合相關(guān)的總線匹配和寫入定時(shí)。具體地說，表3表明了在單倍數(shù)據(jù)率寫模式的任意組合期間，只會(huì)利用到寫總線匹配電路138的兩個(gè)輸入端口中的第一端口DA[39:0]。
表3
表4與圖2中FIFO存儲(chǔ)裝置相關(guān)聯(lián)的讀控制電路最好包括輸出多路轉(zhuǎn)換器170，此多路轉(zhuǎn)換器為從四元組結(jié)構(gòu)中每個(gè)存儲(chǔ)器接收的數(shù)據(jù)選路由。如圖4所示，輸出多路轉(zhuǎn)換器170包括具有讀總線匹配電路172，它具有多個(gè)輸入數(shù)據(jù)端口QPA[79:40]、QPA[39:0]、QPB[79:40]和QPB[39:0]，這些端口接收從四元組結(jié)構(gòu)中存儲(chǔ)器AH、AL、BH和BL讀出的數(shù)據(jù)?？偩€匹配電路172還對(duì)讀計(jì)數(shù)器時(shí)鐘RCNTRCLK、總線匹配控制信號(hào)BM、IW、OW及低電平有效讀單倍數(shù)據(jù)率信號(hào)/RSDR作出響應(yīng)。如表5所示，總線匹配控制信號(hào)的二進(jìn)制值確定輸入和輸出多路轉(zhuǎn)換器130與170的路由配置。
表5讀總線匹配電路172還具有這樣的輸入數(shù)據(jù)端口，當(dāng)FIFO存儲(chǔ)裝置110處于從標(biāo)記位置重傳(RTM)DDR讀模式時(shí)，該輸入數(shù)據(jù)端口從一對(duì)標(biāo)記寄存器174a與174b接收標(biāo)記的讀出數(shù)據(jù)單元(MKDATA、MKDATAB)。如圖所示，這些標(biāo)記寄存器174a與174b對(duì)可從讀計(jì)數(shù)器時(shí)鐘信號(hào)RCNTRCLK派生得到的一對(duì)標(biāo)記數(shù)據(jù)時(shí)鐘信號(hào)MKDCLK和MKDCLKB作出響應(yīng)。圖6A-6B的時(shí)序圖更全面地描述了正常讀操作期間這些標(biāo)記數(shù)據(jù)時(shí)鐘信號(hào)MKDCLK和MKDCLKB的定時(shí)。
讀總線匹配電路172的輸出端口QPOUTA和QPOUTB連接到相應(yīng)的第一和第二輸出寄存器182a與182b。這些輸出寄存器182a與182b具有電連接到FIFO存儲(chǔ)裝置110的輸出引腳Q[39:0](表示為輸出管腳184)。第一和第二輸出寄存器182a與182b的輸出還反饋到標(biāo)記寄存器174a與174b的輸入，這樣，這些標(biāo)記寄存器始終保持當(dāng)前可用的讀出數(shù)據(jù)。然而，為響應(yīng)×40、×20或×10DDR讀模式期間的有效標(biāo)記信號(hào)MARK，標(biāo)記的讀出數(shù)據(jù)單元從第一和第二輸出寄存器182a與182b饋送到并保持在標(biāo)記寄存器174a與174b中，直至收到重傳請(qǐng)求。在SDR讀模式期間，一對(duì)標(biāo)記寄存器中只有一個(gè)標(biāo)記寄存器在用。一旦收到了有效標(biāo)記請(qǐng)求，標(biāo)記數(shù)據(jù)時(shí)鐘信號(hào)MKDCLK和MKDCLKB便會(huì)中止，以防止標(biāo)記數(shù)據(jù)在讀時(shí)鐘信號(hào)RCLK的下一周期被隨后讀出的數(shù)據(jù)所改寫，下面將參照?qǐng)D6A6B時(shí)序圖對(duì)此作更全面的圖解和說明。
仍參照?qǐng)D4的輸出多路轉(zhuǎn)換器170，提供重定向多路轉(zhuǎn)換器178，以便在FIFO存儲(chǔ)裝置110處于SDR讀模式且第二輸出寄存器182b保持待用時(shí)將讀總線匹配電路172的輸出端口QPOUTB重定向到第一輸出寄存器182a。第一和第二輸出寄存器182a與182b對(duì)一對(duì)管腳讀時(shí)鐘PADRCLK和PADRCLKB作出響應(yīng)。這對(duì)管腳時(shí)鐘信號(hào)的定時(shí)由圖6A-6B和圖8予以更全面的說明。標(biāo)記數(shù)據(jù)時(shí)鐘信號(hào)MKDCLK和MKDCLKB、管腳讀時(shí)鐘信號(hào)PADRCLK和PADRCLKB及單倍數(shù)據(jù)率選擇信號(hào)SDR_SEL由時(shí)鐘控制電路176生成。此時(shí)鐘控制電路對(duì)讀計(jì)數(shù)器時(shí)鐘信號(hào)RCNTRCLK和低電平有效讀單倍數(shù)據(jù)率信號(hào)/RSDR作出響應(yīng)。單倍數(shù)據(jù)率選擇信號(hào)SDR_SEL的二進(jìn)制值可用于在FIFO存儲(chǔ)裝置170處于SDR讀模式時(shí)控制是否將輸出端口QPOUTA或QPOUTB導(dǎo)向第一輸出寄存器182a。
如表6和表7所示，在DDR讀模式期間，將從存儲(chǔ)器AH讀出的、在讀總線匹配電路172輸入端口QPA[79:40]上接收的數(shù)據(jù)傳送到輸出端口QPOUTA，并同步于讀計(jì)數(shù)器時(shí)鐘信號(hào)RCNTRCLK兩個(gè)連續(xù)周期中第一個(gè)周期的前沿鎖存到第一輸出寄存器182a中。在讀計(jì)數(shù)器時(shí)鐘信號(hào)RCNTRCLK下半個(gè)周期間，將從存儲(chǔ)器AL讀出的、在讀總線匹配電路172輸入端口QPA[39:0]上接收的數(shù)據(jù)傳送到輸出端口QPOUTB，并同步于讀計(jì)數(shù)器時(shí)鐘信號(hào)RCNTRCLK兩個(gè)連續(xù)周期中第一個(gè)周期后沿鎖存到第二輸出寄存器182b中。在讀計(jì)數(shù)器時(shí)鐘信號(hào)RCNTRCLK的第二周期期間，將從存儲(chǔ)器BH讀出的、在輸入端口QPB[79:40]上接收的數(shù)據(jù)傳送到輸出端口QPOUTA，并同步于讀計(jì)數(shù)器時(shí)鐘信號(hào)RCNTRCLK兩個(gè)連續(xù)周期中第二個(gè)周期的前沿鎖存到第一輸出寄存器182a中。最后，在第二個(gè)周期的后半個(gè)周期內(nèi)，將從存儲(chǔ)器BL讀出的、在輸入端口QPB[39:0]上接收的數(shù)據(jù)傳送到輸出端口QPOUTB，并同步于讀計(jì)數(shù)器時(shí)鐘信號(hào)RCNTRCLK兩個(gè)連續(xù)周期中第二個(gè)周期后沿鎖存到第二輸出寄存器182b中。表6和表7還顯示了所有其他讀模式操作的定時(shí)和總線匹配。在SDR讀模式期間，提供給輸出端口QPOUTB的所有數(shù)據(jù)通過重定向多路轉(zhuǎn)換器178路由到第一輸出寄存器182a，并且第二輸出寄存器182b保持無效狀態(tài)(PADRCLKB保持為低)。
表6
表7
現(xiàn)在參照?qǐng)D5的時(shí)序圖，×40DDR寫操作從將外部低電平有效寫片選EX_WCSL(/WCS)設(shè)為“低電平”，然后將外部低電平有效寫使能信號(hào)EX_WENL(/WEN)設(shè)為“低電平”開始。如上所述，接收的自由振蕩的外部寫時(shí)鐘信號(hào)EX_WCLK可用于生成真正互補(bǔ)的內(nèi)部寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK和WCNTRCLKB，WCNTRCLK和WCNTRCLKB控制FIFO存儲(chǔ)裝置100和110內(nèi)的寫操作定時(shí)等。如圖所示，內(nèi)部寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK每隔一個(gè)周期的前沿(如上升沿)觸發(fā)與存儲(chǔ)器AH相關(guān)聯(lián)的寫時(shí)鐘信號(hào)(WCLK_AH)的前沿。內(nèi)部寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK每隔一個(gè)周期的后沿(如下降沿)觸發(fā)與存儲(chǔ)器AL相關(guān)聯(lián)的寫時(shí)鐘信號(hào)(WCLK_AL)的前沿。亦以類似方式生成寫時(shí)鐘信號(hào)WCLK_BH和WCLK_BL。
觸發(fā)了寫時(shí)鐘信號(hào)WCLK_AH前沿的內(nèi)部寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK的前沿還觸發(fā)四個(gè)數(shù)據(jù)輸入鎖存器信號(hào)DINLDA[7:4]的前沿。生成數(shù)據(jù)輸入鎖存器信號(hào)的這種操作由圖3所示的時(shí)鐘控制電路136執(zhí)行。這些數(shù)據(jù)輸入鎖存器信號(hào)DINLDA[7:4]使從鎖存器142鎖存四組×10數(shù)據(jù)，并經(jīng)從鎖存器142的輸出端口WDA[79:40]將此寫入數(shù)據(jù)提供給存儲(chǔ)器AH。此寫入數(shù)據(jù)表示為DIN[39:0]。觸發(fā)了寫時(shí)鐘信號(hào)WCLK_AL前沿的內(nèi)部寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK的后沿還觸發(fā)另外四個(gè)數(shù)據(jù)輸入鎖存器信號(hào)DINLDA[3:0]的前沿。這些數(shù)據(jù)輸入鎖存器信號(hào)DINLDA[3:0]使從鎖存器142鎖存四組×10數(shù)據(jù)，并經(jīng)從鎖存器142的輸出端口WDA[39:140]將此數(shù)據(jù)提供給存儲(chǔ)器AL。同樣地，WCLK_BH和WCLK_BL的前沿還分別觸發(fā)有效數(shù)據(jù)輸入鎖存器信號(hào)DINLDB[7:4]和DINLDB[3:0]的產(chǎn)生。現(xiàn)在參照?qǐng)D6A-6B的時(shí)序圖，×40DDR讀操作可從將外部低電平有效讀片選EX_RCSL(/RCS)設(shè)為“低電平”，并將外部低電平有效讀使能信號(hào)EX_RENL(/REN)設(shè)為“低電平”開始。接收的自由振蕩的外部讀時(shí)鐘信號(hào)EX_RCLK可用于生成真正互補(bǔ)的內(nèi)部讀計(jì)數(shù)器時(shí)鐘信號(hào)RCNTRCLK和RCNTRCLKB(未顯示)，RCNTRCLK和RCNTRCLKB控制FIFO存儲(chǔ)裝置100和110內(nèi)的讀操作定時(shí)等。如圖所示，外部讀時(shí)鐘信號(hào)EX_RCLK每隔一個(gè)周期的前沿(如上升沿)觸發(fā)內(nèi)部讀計(jì)數(shù)器時(shí)鐘信號(hào)RCNTRCLK的前沿，而這又觸發(fā)與存儲(chǔ)器AH相關(guān)聯(lián)的讀時(shí)鐘信號(hào)(RCLK_AH)的前沿。外部讀時(shí)鐘信號(hào)EX_RCLK每隔一個(gè)周期的后沿(如下降沿)間接觸發(fā)與存儲(chǔ)器AL相關(guān)聯(lián)的讀時(shí)鐘信號(hào)(RCLK_AL)的前沿。亦以類似方式產(chǎn)生讀時(shí)鐘信號(hào)RCLK_BH和RCLK_BL。
圖4所示的時(shí)鐘控制電路176還生成第一脈沖串和第二脈沖串；第一脈沖串作為與外部讀時(shí)鐘信號(hào)EX_RCLK的前沿同步的高電平有效管腳讀時(shí)鐘信號(hào)PADRCLK；第二脈沖串是與外部讀時(shí)鐘信號(hào)EX_RCLK后沿同步的互補(bǔ)高電平有效管腳讀時(shí)鐘信號(hào)PADRCLKB。這些管腳讀時(shí)鐘信號(hào)用于將讀出數(shù)據(jù)鎖存到第一和第二寄存器182a與182b中。將此讀出數(shù)據(jù)鎖存得到了輸出數(shù)據(jù)Q[39:0]流，該數(shù)據(jù)流隨外部讀時(shí)鐘信號(hào)EX_RCLK的每個(gè)前沿和后沿而改變。時(shí)鐘控制電路176還用于生成一對(duì)互補(bǔ)的標(biāo)記數(shù)據(jù)時(shí)鐘信號(hào)MKDCLK和MKDCLKB，這對(duì)信號(hào)提供給單獨(dú)的標(biāo)記寄存器174a與174b。這些標(biāo)記數(shù)據(jù)時(shí)鐘信號(hào)用于將標(biāo)記的讀出數(shù)據(jù)MKDATA[39:0]和MKDATAB[39:0]單元(即成對(duì))鎖存到標(biāo)記寄存器中。
圖6A-6B的時(shí)序圖還顯示了外部高電平有效標(biāo)記信號(hào)EX_MARK和外部低電平有效重傳信號(hào)EX_RTL(/RT)。具體而言，如圖6A所示，導(dǎo)致將讀出數(shù)據(jù)Q[39:0]＝69鎖存到第一輸出寄存器182a的EX_RCLK上升沿后隨即出現(xiàn)的標(biāo)記信號(hào)EX_MARK的上升沿會(huì)觸發(fā)將該同一數(shù)據(jù)Q[39:0]＝69鎖存到第一標(biāo)記寄存器174a中，隨后將后面的數(shù)據(jù)Q[39:0]＝70鎖存到第二標(biāo)記寄存器174b中。之后，在外部標(biāo)記信號(hào)EX_MARK保持高電平時(shí)，不將隨后讀出的數(shù)據(jù)提供給標(biāo)記寄存器。這使得標(biāo)記寄存器能夠響應(yīng)于低電平有效重傳信號(hào)/RT，立即將讀出數(shù)據(jù)的第一標(biāo)記單元(經(jīng)讀總線匹配電路172)送到輸出Q[39:0]。在無延時(shí)地提供第一標(biāo)記單元數(shù)據(jù)的同時(shí)，F(xiàn)IFO存儲(chǔ)裝置內(nèi)的讀指針可復(fù)位到標(biāo)記位置后的下一讀出位置，隨后可進(jìn)行以上所述的讀操作，以讀出隨后的數(shù)據(jù)項(xiàng)。同樣地，如圖6B時(shí)序圖所示，導(dǎo)致將讀出數(shù)據(jù)Q[39:0]＝70鎖存到第二輸出寄存器182b的EX_RCLK上升沿后隨即出現(xiàn)的標(biāo)記信號(hào)EX_MARK的上升沿會(huì)觸發(fā)將該同一數(shù)據(jù)Q[39:0]＝70鎖存到第二標(biāo)記寄存器174b。之后，在外部標(biāo)記信號(hào)EX_MARK保持為高電平時(shí)，不將隨后讀出的數(shù)據(jù)提供給標(biāo)記寄存器。
部分由時(shí)鐘控制電路176提供的讀控制電路與輸出多路轉(zhuǎn)換器170的部件的組合可用于標(biāo)記響應(yīng)DDR讀模式期間內(nèi)部讀時(shí)鐘信號(hào)第一周期的后沿而從FIFO存儲(chǔ)裝置110中讀出的數(shù)據(jù)。由此電路執(zhí)行的重傳操作可包括成對(duì)重傳數(shù)據(jù)，即首先重傳以前響應(yīng)讀時(shí)鐘信號(hào)第一周期的前沿從FIFO存儲(chǔ)裝置讀出的數(shù)據(jù)，接著重傳原來在讀時(shí)鐘信號(hào)第一周期后沿上讀出的標(biāo)記的讀出數(shù)據(jù)。
圖7-8時(shí)序圖類似于圖5和圖6A-6B的時(shí)序圖，但是，寫模式和讀模式已從×40DDR寫模式和讀模式更改為×10SDR寫模式和讀模式。具體地說，圖7是說明采用×10總線匹配的單倍數(shù)據(jù)率寫操作的時(shí)序圖。如圖所示，在對(duì)存儲(chǔ)器AH、AL、BH和BL之一執(zhí)行×40寫操作前，需要四個(gè)連續(xù)的內(nèi)部寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK。寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK的每個(gè)前沿鎖存來自數(shù)據(jù)輸入端口DIN[9:0]的10個(gè)新數(shù)據(jù)比特。響應(yīng)于寫計(jì)數(shù)器時(shí)鐘信號(hào)WCNTRCLK的每個(gè)前沿，圖3的時(shí)鐘控制電路136生成十六(16)個(gè)數(shù)據(jù)輸入鎖存器信號(hào)DINLDA[7]、DUBKDA[6]，...，DINLDB[7]，...，DINLDB
中相應(yīng)的一個(gè)信號(hào)。在可以對(duì)存儲(chǔ)器AH、AL、BH和BL之一執(zhí)行×40寫操作前，從鎖存器142需要按序接收這些信號(hào)中的四個(gè)信號(hào)。
圖8是說明采用×10總線匹配的單倍數(shù)據(jù)率讀操作的時(shí)序圖。如圖所示，在可以對(duì)存儲(chǔ)器AH、AL、BH和BL之一執(zhí)行×40讀操作前，需要四個(gè)連續(xù)的外部讀計(jì)數(shù)器時(shí)鐘信號(hào)EX_RCLK。由于單倍數(shù)據(jù)率模式有效，因此不產(chǎn)生互補(bǔ)的高電平有效管腳讀時(shí)鐘信號(hào)PADRCLKB，這意味著第二輸出寄存器182b保持待用狀態(tài)。外部讀時(shí)鐘信號(hào)EX_RCLK的每個(gè)前沿在管腳讀時(shí)鐘信號(hào)線PADRCLK上觸發(fā)高電平有效脈沖，并將10比特新讀出的數(shù)據(jù)鎖存到第一輸出寄存器182a和輸出端口Q[9:0]。
在附圖和說明書中公開了本發(fā)明的典型優(yōu)選實(shí)施例，雖然采用了具體的術(shù)語，但它們只用于一般性的描述而非限制；本發(fā)明的范圍由所附權(quán)利要求書陳述。
權(quán)利要求
1.一種先入先出存儲(chǔ)裝置，它包括多個(gè)存儲(chǔ)器，這些存儲(chǔ)器配置為支持與寫時(shí)鐘信號(hào)同步操作的雙倍數(shù)據(jù)率或單倍數(shù)據(jù)率寫模式和與讀時(shí)鐘信號(hào)同步操作的雙倍數(shù)據(jù)率或單倍數(shù)據(jù)率讀模式的任意組合。
2.如權(quán)利要求1所述的裝置，其特征在于還包括寫控制電路，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率寫模式時(shí)，所述寫控制電路配置為向所述多個(gè)存儲(chǔ)器提供與所述寫時(shí)鐘信號(hào)的上升沿和下降沿同步的寫入數(shù)據(jù)；以及讀控制電路，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率讀模式時(shí)，所述讀控制電路配置為從所述多個(gè)存儲(chǔ)器接收與所述讀時(shí)鐘信號(hào)的上升沿和下降沿同步的讀出數(shù)據(jù)。
3.如權(quán)利要求2所述的裝置，其特征在于，在所述先入先出存儲(chǔ)裝置處于單倍數(shù)據(jù)率寫模式時(shí)，所述寫控制電路配置為向所述多個(gè)存儲(chǔ)器提供與所述寫時(shí)鐘信號(hào)的前沿同步的寫入數(shù)據(jù)；以及在所述先入先出存儲(chǔ)裝置處于單倍數(shù)據(jù)率讀模式時(shí)，所述讀控制電路配置為從所述多個(gè)存儲(chǔ)器接收與所述讀時(shí)鐘信號(hào)的前沿同步的讀出數(shù)據(jù)。
4.如權(quán)利要求3所述的裝置，其特征在于，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率寫模式或所述單倍數(shù)據(jù)率寫模式時(shí)，所述寫控制電路配置為支持×4N、×2N和×N寫入數(shù)據(jù)寬度的任意組合，其中，N是整數(shù)。
5.如權(quán)利要求4所述的裝置，其特征在于，所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率讀模式或所述單倍數(shù)據(jù)率讀模式時(shí)，所述讀控制電路配置為支持×4N、×2N和×N讀出數(shù)據(jù)寬度的任意組合。
6.如權(quán)利要求5所述的裝置，其特征在于，所述多個(gè)存儲(chǔ)器至少包括第一、第二、第三和第四存儲(chǔ)器。
7.如權(quán)利要求6所述的裝置，其特征在于，所述多個(gè)存儲(chǔ)器中的每個(gè)存儲(chǔ)器包括多端口高速緩沖先入先出存儲(chǔ)裝置。
8.如權(quán)利要求6所述的裝置，其特征在于，在所述寫控制電路支持所述×4N寫入數(shù)據(jù)寬度時(shí)的所述雙倍數(shù)據(jù)率寫模式期間，所述寫控制電路配置為向所述第一、第二、第三和第四存儲(chǔ)器中的每個(gè)存儲(chǔ)器按序提供與所述寫時(shí)鐘信號(hào)兩(2)個(gè)連續(xù)周期的前沿和后沿同步的4N比特寫入數(shù)據(jù)。
9.如權(quán)利要求8所述的先入先出存儲(chǔ)裝置，其特征在于，在所述寫控制電路支持所述×2N寫入數(shù)據(jù)寬度時(shí)的所述雙倍數(shù)據(jù)率寫模式期間，所述數(shù)據(jù)寫控制電路配置為向所述第一、第二、第三和第四存儲(chǔ)器中的每個(gè)存儲(chǔ)器按序提供與所述寫時(shí)鐘信號(hào)四(4)個(gè)連續(xù)周期的后沿同步的4N比特寫入數(shù)據(jù)。
10.如權(quán)利要求9所述的先入先出存儲(chǔ)裝置，其特征在于，在所述寫控制電路支持所述×N寫入數(shù)據(jù)寬度時(shí)的所述雙倍數(shù)據(jù)率寫模式期間，所述寫控制電路配置為向所述第一、第二、第三和第四存儲(chǔ)器中的每個(gè)存儲(chǔ)器按序提供與所述寫時(shí)鐘信號(hào)八(8)個(gè)連續(xù)周期中每隔一個(gè)周期的后沿同步的4N比特寫入數(shù)據(jù)。
11.如權(quán)利要求10所述的先入先出存儲(chǔ)裝置，其特征在于，在所述寫控制電路支持所述×4N寫入數(shù)據(jù)寬度時(shí)的所述單倍數(shù)據(jù)率寫模式期間，所述寫控制電路配置為向所述第一、第二、第三和第四存儲(chǔ)器中的每個(gè)存儲(chǔ)器按序提供與所述寫時(shí)鐘信號(hào)四(4)個(gè)連續(xù)周期的前沿同步的4N比特寫入數(shù)據(jù)。
12.如權(quán)利要求11所述的先入先出存儲(chǔ)裝置，其特征在于，在所述寫控制電路支持所述×2N寫入數(shù)據(jù)寬度時(shí)的所述單倍數(shù)據(jù)率寫模式期間，所述寫控制電路配置為向所述第一、第二、第三和第四存儲(chǔ)器中的每個(gè)存儲(chǔ)器按序提供與所述寫時(shí)鐘信號(hào)八(8)個(gè)連續(xù)周期中每隔一個(gè)周期的前沿同步的4N比特寫入數(shù)據(jù)。
13.如權(quán)利要求12所述的先入先出存儲(chǔ)裝置，其特征在于，在所述寫控制電路支持所述×N寫入數(shù)據(jù)寬度時(shí)的所述單倍數(shù)據(jù)率寫模式期間，所述寫控制電路配置為向所述第一、第二、第三和第四存儲(chǔ)器中的每個(gè)存儲(chǔ)器按序提供與所述寫時(shí)鐘信號(hào)的十六(16)個(gè)連續(xù)周期中每第四個(gè)周期的前沿同步的4N比特寫入數(shù)據(jù)。
14.一種先入先出存儲(chǔ)裝置，它包括多個(gè)存儲(chǔ)器；以及一個(gè)輸入多路轉(zhuǎn)換器，在所述先入先出存儲(chǔ)裝置處于雙倍數(shù)據(jù)率寫模式時(shí)，所述輸入多路轉(zhuǎn)換器配置為向所述多個(gè)存儲(chǔ)器提供與寫時(shí)鐘信號(hào)的上升沿和下降沿同步的寫入數(shù)據(jù)。
15.如權(quán)利要求14所述的裝置，其特征在于還包括輸出多路轉(zhuǎn)換器，在所述先入先出存儲(chǔ)裝置處于雙倍數(shù)據(jù)率讀模式時(shí)，所述輸出多路轉(zhuǎn)換器從所述多個(gè)存儲(chǔ)器接收與讀時(shí)鐘信號(hào)的上升沿和下降沿同步的讀出數(shù)據(jù)。
16.如權(quán)利要求14所述的裝置，其特征在于，所述輸入多路轉(zhuǎn)換器包括輸入數(shù)據(jù)緩沖器；電連接到所述輸入數(shù)據(jù)緩沖器輸出的主鎖存器；電連接到所述主鎖存器輸出的第一總線匹配電路；以及電連接到所述第一總線匹配電路輸出的從鎖存器。
17.如權(quán)利要求15所述的裝置，其特征在于，所述輸出多路轉(zhuǎn)換器包括第二總線匹配電路，所述第二總線匹配電路具有通過電連接從所述多個(gè)存儲(chǔ)器接收讀出數(shù)據(jù)的輸入；以及第一和第二輸出寄存器，所述第一和第二輸出寄存器具有電連接到所述第二總線匹配電路的第一和第二輸出端口的輸入。
18.如權(quán)利要求17所述的裝置，其特征在于，所述輸出多路轉(zhuǎn)換器還包括具有電連接到所述第一和第二輸出端口的第一和第二輸入和電連接到所述第一輸出寄存器的輸入的輸出。
19.如權(quán)利要求18所述的裝置，其特征在于，所述重定向多路轉(zhuǎn)換器對(duì)單倍數(shù)據(jù)率選擇信號(hào)作出響應(yīng)，所述選擇信號(hào)可在所述先入先出存儲(chǔ)裝置處于操作的單倍數(shù)據(jù)率讀模式時(shí)使所述第二輸出寄存器被旁路。
20.如權(quán)利要求15所述的裝置，其特征在于，所述輸入多路轉(zhuǎn)換器包括輸入數(shù)據(jù)緩沖器；電連接到所述輸入數(shù)據(jù)緩沖器輸出的主鎖存器；電連接到所述主鎖存器輸出的第一總線匹配電路；以及電連接到所述第一總線匹配電路輸出的從鎖存器。
21.如權(quán)利要求20所述的裝置，其特征在于，所述輸出多路轉(zhuǎn)換器包括第二總線匹配電路，所述第二總線匹配電路具有通過電連接從所述多個(gè)存儲(chǔ)器接收讀出數(shù)據(jù)的輸入；以及第一和第二輸出寄存器，所述第一和第二輸出寄存器具有電連接到所述第二總線匹配電路的第一和第二輸出端口的輸入。
22.如權(quán)利要求21所述的裝置，其特征在于，所述輸出多路轉(zhuǎn)換器還包括具有電連接到所述第一和第二輸出端口的第一和第二輸入和電連接到所述第一輸出寄存器的輸入的輸出。
23.如權(quán)利要求22所述的裝置，其特征在于，所述重定向多路轉(zhuǎn)換器對(duì)單倍數(shù)據(jù)率選擇信號(hào)作出響應(yīng)，所述選擇信號(hào)可在所述先入先出存儲(chǔ)裝置處于單倍數(shù)據(jù)率讀操作模式時(shí)使所述第二輸出寄存器被旁路。
24.如權(quán)利要求15所述的裝置，其特征在于還包括標(biāo)志電路，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率寫模式時(shí)，所述標(biāo)志電路配置為通過把由所述寫時(shí)鐘信號(hào)后沿生成的寫計(jì)數(shù)器值與由所述讀時(shí)鐘信號(hào)前沿生成的讀計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估所述先入先出存儲(chǔ)裝置中的空條件。
25.如權(quán)利要求15所述的裝置，其特征在于還包括標(biāo)志電路，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率讀模式時(shí)，所述標(biāo)志電路配置為通過把由所述讀時(shí)鐘信號(hào)后沿生成的讀計(jì)數(shù)器值與由所述寫時(shí)鐘信號(hào)前沿生成的寫計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估所述先入先出存儲(chǔ)裝置中的滿條件。
26.如權(quán)利要求15所述的裝置，其特征在于還包括標(biāo)志電路，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率寫模式時(shí)，所述標(biāo)志電路配置為通過把由所述寫時(shí)鐘信號(hào)后沿生成的寫計(jì)數(shù)器值與由所述讀時(shí)鐘信號(hào)前沿生成的讀計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估所述先入先出存儲(chǔ)裝置中可編程的幾乎空條件。
27.如權(quán)利要求15所述的裝置，其特征在于還包括標(biāo)志電路，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率讀模式時(shí)，所述標(biāo)志電路配置為通過把由所述讀時(shí)鐘信號(hào)后沿生成的讀計(jì)數(shù)器值與由所述寫時(shí)鐘信號(hào)前沿生成的寫計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估所述先入先出存儲(chǔ)裝置中可編程的幾乎滿條件。
28.一種先入先出存儲(chǔ)裝置，它包括多個(gè)存儲(chǔ)器，這些存儲(chǔ)器配置為支持與寫時(shí)鐘信號(hào)同步操作的雙倍數(shù)據(jù)率或單倍數(shù)據(jù)率寫模式和與讀時(shí)鐘信號(hào)同步操作的雙倍數(shù)據(jù)率或單倍數(shù)據(jù)率讀模式的任意組合；以及標(biāo)志電路，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率寫模式時(shí)，所述標(biāo)志電路配置為通過把由所述寫時(shí)鐘信號(hào)后沿生成的寫計(jì)數(shù)器值與由所述讀時(shí)鐘信號(hào)前沿生成的讀計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估所述先入先出存儲(chǔ)裝置中的空條件。
29.如權(quán)利要求28所述的裝置，其特征在于，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率讀模式時(shí)，所述標(biāo)志電路配置為通過把由所述讀時(shí)鐘信號(hào)后沿生成的讀計(jì)數(shù)器值與由所述寫時(shí)鐘信號(hào)前沿生成的寫計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估所述先入先出存儲(chǔ)裝置中的滿條件。
30.一種先入先出存儲(chǔ)裝置，它包括多個(gè)多端口高速緩沖存儲(chǔ)器，所述多個(gè)多端口高速緩沖存儲(chǔ)器配置為支持與寫時(shí)鐘信號(hào)同步操作的雙倍數(shù)據(jù)率或單倍數(shù)據(jù)率寫模式和與讀時(shí)鐘信號(hào)同步操作的雙倍數(shù)據(jù)率或單倍數(shù)據(jù)率讀模式的任意組合。
31.如權(quán)利要求30所述的裝置，其特征在于，所述多個(gè)多端口高速緩沖存儲(chǔ)器包括第一和第二四端口高速緩沖存儲(chǔ)器。
32.如權(quán)利要求31所述的裝置，其特征在于還包括標(biāo)志電路，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率寫模式時(shí)，所述標(biāo)志電路配置為通過把由所述寫時(shí)鐘信號(hào)后沿生成的寫計(jì)數(shù)器值與由所述讀時(shí)鐘信號(hào)前沿生成的讀計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估所述先入先出存儲(chǔ)裝置中的空條件。
33.如權(quán)利要求30所述的裝置，其特征在于還包括標(biāo)志電路，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率寫模式時(shí)，所述標(biāo)志電路配置為通過把由所述寫時(shí)鐘信號(hào)后沿生成的寫計(jì)數(shù)器值與由所述讀時(shí)鐘信號(hào)前沿生成的讀計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估所述先入先出存儲(chǔ)裝置中的空條件。
34.如權(quán)利要求31所述的裝置，其特征在于，所述第一四端口高速緩沖存儲(chǔ)器包括數(shù)據(jù)輸入寄存器，具有電連接到所述第一四端口高速緩沖存儲(chǔ)器第一端口的輸入和電連接到所述四端口高速緩沖存儲(chǔ)器第二端口的輸出；對(duì)至少一個(gè)選擇信號(hào)作出響應(yīng)的多路轉(zhuǎn)換器，所述多路轉(zhuǎn)換器具有電連接到所述數(shù)據(jù)輸入寄存器輸出的第一輸入和電連接到所述第一四端口高速緩沖存儲(chǔ)器第三端口的第二輸入；以及輸出寄存器，具有電連接到所述多路轉(zhuǎn)換器輸出的輸入和電連接到所述第一四端口高速緩沖存儲(chǔ)器第四端口的輸出。
35.如權(quán)利要求34所述的裝置，其特征在于還包括標(biāo)志電路，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率寫模式時(shí)，所述標(biāo)志電路配置為通過把由所述寫時(shí)鐘信號(hào)后沿生成的寫計(jì)數(shù)器值與由所述讀時(shí)鐘信號(hào)前沿生成的讀計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估所述先入先出存儲(chǔ)裝置中的空條件。
36.一種先入先出存儲(chǔ)裝置，它包括多個(gè)存儲(chǔ)器，這些存儲(chǔ)器配置為支持與讀時(shí)鐘信號(hào)的前沿和后沿同步操作的雙倍數(shù)據(jù)率讀模式；以及讀控制電路，所述讀控制電路配置為響應(yīng)有效標(biāo)記信號(hào)，標(biāo)記響應(yīng)所述雙倍數(shù)據(jù)率讀模式期間所述讀時(shí)鐘信號(hào)的第一周期的后沿而從所述先入先出存儲(chǔ)裝置讀出的數(shù)據(jù)；并且還配置為響應(yīng)有效的重傳信號(hào)而重傳讀出數(shù)據(jù)流，所述讀出數(shù)據(jù)流以以前響應(yīng)所述讀時(shí)鐘信號(hào)的所述第一周期的前沿而從所述先入先出存儲(chǔ)裝置讀出的數(shù)據(jù)開始，隨后是所述標(biāo)記的讀出數(shù)據(jù)。
37.如權(quán)利要求36所述的存儲(chǔ)裝置，其特征在于，以前響應(yīng)所述讀時(shí)鐘信號(hào)的所述第一周期的前沿而從所述先入先出存儲(chǔ)裝置讀出的數(shù)據(jù)是從所述多個(gè)存儲(chǔ)器中的第一個(gè)存儲(chǔ)器讀出的；以及響應(yīng)所述讀時(shí)鐘信號(hào)的所述第一周期的后沿而從所述先入先出存儲(chǔ)裝置讀出的數(shù)據(jù)是從所述多個(gè)存儲(chǔ)器中的第二個(gè)存儲(chǔ)器讀出的。
38.如權(quán)利要求36所述的存儲(chǔ)裝置，其特征在于，所述讀控制電路配置為，在讀時(shí)鐘信號(hào)前沿期間響應(yīng)出現(xiàn)的有效標(biāo)記信號(hào)而標(biāo)記所述讀出數(shù)據(jù)。
39.如權(quán)利要求38所述的存儲(chǔ)裝置，其特征在于，所述讀控制電路配置為，在讀時(shí)鐘信號(hào)前沿期間響應(yīng)出現(xiàn)的有效重傳信號(hào)而啟動(dòng)讀出數(shù)據(jù)的重傳。
40.一種先入先出存儲(chǔ)裝置，它包括多個(gè)存儲(chǔ)器，這些存儲(chǔ)器配置為支持與寫時(shí)鐘信號(hào)同步操作的雙倍數(shù)據(jù)率或單倍數(shù)據(jù)率寫模式和與讀時(shí)鐘信號(hào)同步操作的雙倍數(shù)據(jù)率或單倍數(shù)據(jù)率讀模式的任意組合；以及標(biāo)志電路，在所述先入先出存儲(chǔ)裝置處于所述雙倍數(shù)據(jù)率讀模式時(shí)，所述標(biāo)志電路配置為通過把由時(shí)間上緊隨有效標(biāo)記信號(hào)后沿的所述讀時(shí)鐘信號(hào)周期后沿生成的標(biāo)記的讀計(jì)數(shù)器值與由所述寫時(shí)鐘信號(hào)前沿生成的寫計(jì)數(shù)器值進(jìn)行比較，從而評(píng)估所述先入先出存儲(chǔ)裝置中的滿條件。
41.如權(quán)利要求40所述的存儲(chǔ)裝置，其特征在于，所述標(biāo)記電路配置為通過將所述標(biāo)記的讀計(jì)數(shù)器值與所述寫計(jì)數(shù)器值和可編程幾乎滿偏移進(jìn)行比較，從而評(píng)估所述先入先出存儲(chǔ)裝置中的幾乎滿條件。
42.一種先入先出存儲(chǔ)裝置，它包括第一、第二、第三和第四四端口高速緩沖存儲(chǔ)器，它們配置成四元組結(jié)構(gòu)，既支持雙倍數(shù)據(jù)率又支持單倍數(shù)據(jù)率寫模式。
全文摘要
先入先出(FIFO)存儲(chǔ)裝置包括多個(gè)存儲(chǔ)器，這些存儲(chǔ)器配置為支持與寫時(shí)鐘信號(hào)(WCLK)同步操作的雙倍數(shù)據(jù)率(DDR)或單倍數(shù)據(jù)率(SDR)寫模式和與讀時(shí)鐘信號(hào)(RCLK)同步操作的DDR或SDR讀模式的任意組合。所述FIFO存儲(chǔ)裝置在讀端口和寫端口上均提供了靈活的×4N、×2N和×N總線匹配，并允許在寫時(shí)鐘信號(hào)和讀時(shí)鐘信號(hào)的上升沿與下降沿上讀寫數(shù)據(jù)。還提供了可有效處理任何寬度DDR寫模式與SDR讀模式或任何寬度SDR寫模式與任何寬度DDR讀模式的定制標(biāo)志產(chǎn)生和重傳電路。
文檔編號(hào)G06F5/06GK1571951SQ02820779
公開日2005年1月26日 申請(qǐng)日期2002年8月20日 優(yōu)先權(quán)日2001年8月23日
發(fā)明者J·-J·杜, M·F·鰲 申請(qǐng)人:集成裝置技術(shù)公司