專利名稱：Cpu斷電的方法及其裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的領(lǐng)域是中央處理器(CPU)，具體地說涉及CPU的斷電。
背景技術(shù)：
被賦予便攜式應(yīng)用的集成電路的重要特征之一是它們有效的利用電池供電的電壓電源的有限容量的能力。典型的應(yīng)用包括蜂窩電話和個(gè)人數(shù)字助理(PDA)，它們使用800mA-Hr容量的鋰離子電池或兩個(gè)AAA堿性電池作為電壓電源。用戶希望使用這些設(shè)備待機(jī)操作達(dá)到三至四周。待機(jī)操作是當(dāng)蜂窩電話通電但沒有主動(dòng)的涉及呼叫。工業(yè)估計(jì)當(dāng)電話處于待機(jī)模式時(shí)集成電路僅僅用大約2％的時(shí)間來完成有用的工作。
集成電路設(shè)計(jì)者長期使用互補(bǔ)MOS(CMOS)晶體管邏輯電路來完成電池?cái)嚯姷募呻娐?，是因?yàn)殡娐废牡墓β手苯优c電路的轉(zhuǎn)換活動(dòng)成比例，如下面的等式所定義的Ptotal＝Pleakage+CV2F。直到最近，CMOS設(shè)備的高輸入阻抗保持損耗部分足夠小以致能夠忽略。有效部分由電路操作的電容(C)，電壓(V)和頻率(F)確定。設(shè)計(jì)者使用若干技術(shù)來減少包括在無效期間停止時(shí)鐘的有功功率損耗，使用更小的工藝幾何結(jié)構(gòu)來減少操作電壓和減少電容。這些步驟很重要，但只是針對(duì)在待機(jī)期間損耗的功率部分。
最近制造過程進(jìn)展已經(jīng)允許制造日益優(yōu)良的幾何結(jié)構(gòu)的電路。這些進(jìn)展已經(jīng)允許在給出的硅面積上制造更多的電路，由于較窄的門電路氧化物和較窄的通道引起的隧道效應(yīng)，存在著所不希望的增加漏泄電流的效應(yīng)。漏泄電流從小于1.0微米工藝中的每微米1微微安的選通脈沖寬度(gate length)到現(xiàn)在0.13微米工藝中每微米1毫微安。漏泄電流的增加不再允許忽略功率等式的漏泄部分。
待機(jī)期間從選擇的電路中取消電源是插件板級(jí)設(shè)計(jì)者使用的眾所周知的技術(shù)，用于例如筆記本電腦的電池供電的應(yīng)用。類似的應(yīng)用到集成電路，但只是中央處理器(CPU)的外部部件。不應(yīng)用該技術(shù)到CPU的主要的原因是很難保留在待機(jī)模式產(chǎn)生后繼續(xù)操作必需的電流處理器狀態(tài)信息。筆記本電腦設(shè)計(jì)者通過保存電流處理器狀態(tài)信息在例如硬盤驅(qū)動(dòng)器的外部存儲(chǔ)裝置，繞過了這個(gè)限制。在這樣的例子中，就存在傳送狀態(tài)到和從外部存儲(chǔ)裝置中所需的開銷。即使電池供電的設(shè)備具有硬盤驅(qū)動(dòng)器，而許多并沒有，時(shí)間損耗狀態(tài)發(fā)送并沒有達(dá)到實(shí)時(shí)響應(yīng)應(yīng)用的需要。
因此，存在這樣的需要在維持操作狀態(tài)的完整性的同時(shí)，將CPU斷電，以減少待機(jī)功率損耗。


圖1是根據(jù)本發(fā)明的實(shí)施例的中央處理器，時(shí)鐘發(fā)生器和功率控制的結(jié)構(gòu)圖。
圖2是有助于理解圖1的電路的操作的流程圖。
圖3是有助于描述圖1的電路的另一操作的流程圖。
具體實(shí)施例方式
中央處理器(CPU)中的省電是通過選擇性地除去對(duì)于斷電而言不是關(guān)鍵的CPU的某些元件的電源來達(dá)到。對(duì)于斷電而言是關(guān)鍵的CPU的其它部件在斷電期間接收一個(gè)減少的電源電壓。由于漏泄電流的減少，在斷電期間實(shí)現(xiàn)了電源較大的節(jié)省。參考附圖和下面的描述能夠更好的理解。
圖1示出的是CPU 10，功率控制電路12和時(shí)鐘發(fā)生器34。CPU 10包括異常邏輯電路14，寄存器堆16，指令譯碼和控制邏輯電路18，執(zhí)行單元20，異常處理器狀態(tài)寄存器(EPSR)22，處理器狀態(tài)寄存器(PSR)24，指令流水線26，異常程序計(jì)數(shù)器(EPC)28，程序計(jì)數(shù)器(PC)30，和總線接口32。功率控制12提供可轉(zhuǎn)換的電源VD1和VD2作為輸出。異常邏輯電路14，寄存器堆16，EPC 28和EPSR 22和時(shí)鐘發(fā)生器34由可轉(zhuǎn)換的電源VD2供電。執(zhí)行單元20，總線接口32，指令流水線26，PSR 24，和PC 30由可轉(zhuǎn)換的電源VD1供電。異常邏輯電路14提供低功率模式信號(hào)(LPMD)到功率控制12。異常邏輯電路14提供喚醒信號(hào)到功率控制12。功率控制12提供醒來信號(hào)到異常邏輯電路14。功率控制12提供時(shí)鐘啟動(dòng)信號(hào)到時(shí)鐘發(fā)生器34。時(shí)鐘發(fā)生器34提供CPU時(shí)鐘作為輸出。EPSR 22，PSR 24，PC 30，EPC 28和寄存器堆16共同地包含當(dāng)前處理器狀態(tài)信息。
異常邏輯電路14接收中斷，調(diào)試請(qǐng)求，重置和其它異常情況。異常邏輯電路14耦合到指令譯碼和控制邏輯電路18。指令譯碼和控制邏輯電路18耦合到PSR 24、指令流水線26、寄存器堆16和執(zhí)行單元20。執(zhí)行單元20通過數(shù)據(jù)總線36耦合到寄存器堆16。執(zhí)行單元20還通過數(shù)據(jù)總線36連接到PSR 24和PC 30，盡管該特別的連接沒有在圖1中明顯的示出以避免圖過于復(fù)雜。執(zhí)行單元20通過數(shù)據(jù)總線38耦合到總線接口32和指令流水線26?？偩€接口32耦合到PC30。CPU 10的每個(gè)元件從時(shí)鐘發(fā)生器34接收CPU時(shí)鐘。
異常邏輯電路14、寄存器堆16、指令譯碼和控制邏輯電路18、執(zhí)行單元20、EPSR 22、PSR 24、指令流水線26、EPC 28、PC 30和總線接口32的排列(arrangement)實(shí)質(zhì)上是工業(yè)中所公知的CPU的排列。然而，特別是異常邏輯電路14提供新的特性，導(dǎo)致了CPU 10能夠具有改善的電流漏泄特性。CPU 10完成執(zhí)行指令和異常的常規(guī)功能。為了進(jìn)入斷電，執(zhí)行一個(gè)停止指令，該指令是一個(gè)常規(guī)指令。停止指令用于使相關(guān)的集成電路進(jìn)入低功率模式。
指令譯碼和控制邏輯電路18通過譯碼和傳送必要信息到執(zhí)行單元20和異常邏輯電路14來開始執(zhí)行停止指令。響應(yīng)接收進(jìn)入低功率模式的請(qǐng)求，異常邏輯電路14將功率控制12接收的LPMD信號(hào)置為有效。執(zhí)行單元20，作為執(zhí)行停止指令的部分，加載上EPC 28和EPSR22。響應(yīng)LPMD信號(hào)，功率控制12將可轉(zhuǎn)換電源VD1從VDD轉(zhuǎn)換到浮動(dòng)狀態(tài)，將可轉(zhuǎn)換電源VD2從VDD轉(zhuǎn)換到低電壓。眾所周知，VDD是正的電源電壓，用于圖1示出的電路的正常操作。在電流MOS集成電路設(shè)計(jì)中，它是1.5至1.8伏。VD2的低電壓是存儲(chǔ)元件電路能夠保留數(shù)據(jù)的下限附近設(shè)置的中間電壓，典型的的大約0.9伏。功率控制12還將時(shí)鐘發(fā)生器34的時(shí)鐘啟動(dòng)信號(hào)解除有效。時(shí)鐘發(fā)生器34通過停止CPU信號(hào)來響應(yīng)。希望在可轉(zhuǎn)換的電源VD1和VD2被切換到浮動(dòng)和中間電壓的待機(jī)模式值之前，結(jié)束CPU時(shí)鐘以避免電源轉(zhuǎn)換期間發(fā)生的時(shí)鐘邊沿。
因此，可以理解停止指令的執(zhí)行導(dǎo)致了將PSR 24，指令譯碼和控制邏輯電路18，執(zhí)行單元20，PC 30，總線接口32，和指令流水線26斷電，者提供了在斷電期間消除這些電路元件的漏泄電流的好處。接收VD2的減少的功率的是異常邏輯電路14，寄存器堆16，EPSR 22和EPC 28。當(dāng)開始加電時(shí)，為了檢測，異常邏輯電路14必須有電。寄存器堆16包括程序員模型寄存器的當(dāng)前狀態(tài)。EPC 28和EPSR 22保留關(guān)于PSR 24和PC 30的信息。EPSR 22和EPC 28通常用作為了異常期間存儲(chǔ)PC 30和PSR 24的信息的陰影寄存器(shadow register)，因此這個(gè)斷電模式不需要另外的電路。
該斷電的順序如圖2所示，由執(zhí)行停止指令所觸發(fā)，如步驟50所示。接著是加載EPSR和EPC步驟，如步驟52所示。之后是維護(hù)(assert)LPMD信號(hào)置的步驟54。將LPMA的維護(hù)引起步驟58的VD1和VD2轉(zhuǎn)換到待機(jī)模式值。
寄存器堆16，由于具有一個(gè)和諸如被斷電的執(zhí)行單元20和指令譯碼和控制邏輯電路18的電路的接口，其將一個(gè)隔離的電路包含到這些接口中。隔離接口是工業(yè)中所公知的，在很多情況下是需要這樣的隔離接口的，包括在當(dāng)一個(gè)電路加電而另一個(gè)鄰近的沒有加電時(shí)。類似的，在異常邏輯電路14和指令譯碼和控制邏輯電路18之間具有隔離電路。在CPU 10中，在接收VD1的電路元件和接收VD2的電路元件之間存在接口的所有情況下，都有隔離電路。
因?yàn)樗槐Ａ魧?duì)當(dāng)返回到跟隨異常的操作時(shí)很重要的數(shù)值，執(zhí)行單元20在斷電期間不需要加電。在停止指令的執(zhí)行之前，由執(zhí)行單元20產(chǎn)生的所有的數(shù)值存儲(chǔ)在寄存器堆16中。因此，寄存器堆16具有對(duì)于擺脫斷電必需的信息。CPU 10擺脫斷電僅僅響應(yīng)于異常。存在異常的任何時(shí)候，指令流水線26刷新，它的內(nèi)容必須重新加載作為正常操作中異常的結(jié)果。因此，在斷電期間不需要保留指令流水線26的任何內(nèi)容，因?yàn)轫憫?yīng)于異常將以任何方法刷新它們。類似地，指令譯碼和控制邏輯電路18由異常重新初始化?？偩€接口32在斷電期間不需要電源是因?yàn)樵谕Ｖ怪噶顖?zhí)行期間，在LPMD信號(hào)的產(chǎn)生之前總線接口32提供的所有的數(shù)據(jù)已經(jīng)被發(fā)送。
進(jìn)入一個(gè)異常是為了擺脫斷電。異常邏輯電路14接收中斷、調(diào)試請(qǐng)求中的一個(gè)，或重置。在斷電期間不產(chǎn)生其它異常情況。異常邏輯電路14傳送異常到指令譯碼和控制邏輯電路18。異常邏輯電路14還維護(hù)對(duì)功率控制12的喚醒信號(hào)。功率控制12通過將VD1傾斜到VDD和VD2傾斜到VDD來響應(yīng)。在VD1和VD2達(dá)到VDD時(shí)，時(shí)鐘啟動(dòng)信號(hào)維護(hù)給時(shí)鐘發(fā)生器34，其然后產(chǎn)生CPU時(shí)鐘。指令譯碼和控制邏輯電路18開始產(chǎn)生必要的信息來開始正常操作以響應(yīng)異常。第一PSR 24和PC 30被加載。總線接口32啟動(dòng)來開始取出加載到指令流水線26中的指令。在指令流水線26加載后，執(zhí)行單元20開始執(zhí)行這些指令。
因此，在加電時(shí)，指令譯碼和控制邏輯電路18以引起正常操作的方式響應(yīng)異常邏輯電路14，以響應(yīng)異常，該異常包括不需要存儲(chǔ)在指令譯碼和控制邏輯電路18，執(zhí)行單元20，總線接口32，指令流水線26，PSR 24，或PC 30中的信息。因此，有效的斷電實(shí)質(zhì)上導(dǎo)致了減少CPU的漏泄電流，同時(shí)仍然保留對(duì)當(dāng)擺脫斷電時(shí)對(duì)加電所必要的信息。寄存器堆16保留所有的程序員模型寄存器，當(dāng)從異常返回時(shí)，程序員依賴這些寄存器。CPU的常規(guī)部分是由公知的隔離技術(shù)分割開，通過適當(dāng)?shù)剡x擇在斷電期間接收電源的元件和那些不接收電源的元件來得到改善的斷電電流。
圖3示出的是描述擺脫斷電的流程圖。所示出的第一步驟60檢測異常情況。在這個(gè)例子中，意味著檢測中斷、調(diào)試請(qǐng)求中的一個(gè)或重置。如步驟62所示，維護(hù)喚醒信號(hào)，以響應(yīng)于檢測異常情況。功率控制12通過將VD1和VD2傾斜到VDD來響應(yīng)喚醒信號(hào)，如步驟64所示。同樣，響應(yīng)于喚醒信號(hào)被維護(hù)，功率控制信號(hào)啟動(dòng)時(shí)鐘發(fā)生器并維護(hù)對(duì)異常邏輯電路14的醒來信號(hào)，如步驟66所示的。醒來信號(hào)通知異常邏輯電路14 CPU 10的電路已經(jīng)完全加電，并準(zhǔn)備開始響應(yīng)異常。然后，如步驟68所示，異常邏輯電路14解維護(hù)(de-assert)LPMA的。這就開始了異常過程的初始化，如步驟70所示。
因此，示出了CPU某些部分能夠完全的斷電，避免了在那些電路中發(fā)生漏泄電流。CPU中的較小的百分率(大約10％)的元件必須有電。因?yàn)榘▓?zhí)行單元20，指令譯碼和邏輯電路18以及指令流水線26大多數(shù)電路不需要電源，只有百分之十的元件需要電源。在描述的實(shí)施例中，因?yàn)闇p少的待機(jī)電壓，即使接收電源的百分之十的元件具有由于漏泄電流而產(chǎn)生的較低功率損耗。因?yàn)檫@些有電的部分不是高速轉(zhuǎn)換，它們能夠保持在相對(duì)低的電壓，這種電壓還可以減少漏泄電流。通過這種斷電技術(shù)描述的許多好處能夠達(dá)到，還沒有減少加電的那些電路的電力。因此，保留許多優(yōu)點(diǎn)的一個(gè)選擇很簡單，就是在VDD時(shí)保留異常邏輯電路14和寄存器堆16以及時(shí)鐘發(fā)生器34而不是轉(zhuǎn)換到較低電壓。
在上面說明中，已經(jīng)參考具體的實(shí)施例介紹了本發(fā)明。然而，本領(lǐng)域普通技術(shù)人員認(rèn)識(shí)到，可以不背離如下所述的權(quán)利要求書所闡述的本發(fā)明的范圍而作出各種修改和改變。因此，說明書和附圖看作是示例的而不是限制的意思，所有這樣的修改意味著包括在本發(fā)明的范圍之內(nèi)。
上面已經(jīng)針對(duì)特定的實(shí)施例介紹了益處，其它優(yōu)點(diǎn)，和問題的解決方案。然而，益處，優(yōu)點(diǎn)，問題的解決方案和任何可以引起任何益處，優(yōu)點(diǎn)，或發(fā)生的解決方案或變得更明顯的元件并沒有解釋為任何或所有權(quán)利要求的關(guān)鍵的，必需的或本質(zhì)的特征或元件。這里作為使用，術(shù)語“包括了”或由此其它任何變化，意味著覆蓋了非專用的包含，以便過程，方法，項(xiàng)目或包括一列元件的裝置，不僅僅包括那些元件，還包括沒有明顯列出的或這些過程，方法，項(xiàng)目或裝置所固有的其它元件。
權(quán)利要求
1.一種具有用于執(zhí)行指令的中央處理器(CPU)的數(shù)據(jù)處理系統(tǒng)，數(shù)據(jù)處理系統(tǒng)包括執(zhí)行單元，用于執(zhí)行指令；存儲(chǔ)設(shè)備，用于存儲(chǔ)關(guān)于CPU當(dāng)前狀態(tài)的信息；時(shí)鐘發(fā)生器，用于提供時(shí)鐘信號(hào)以定時(shí)CPU的各種功能；邏輯單元，用于維護(hù)低功率模式信號(hào)，以響應(yīng)CPU進(jìn)入低功率操作模式；和功率控制單元，耦合到所述邏輯單元，該功率控制單元接收低功率模式信號(hào)，并且作為響應(yīng)，用于禁用時(shí)鐘發(fā)生器的功率控制單元維持到所述邏輯單元和存儲(chǔ)設(shè)備的電源電壓，同時(shí)從執(zhí)行單元中除去電源電壓。
2.如權(quán)利要求1的數(shù)據(jù)處理系統(tǒng)，其中，所述存儲(chǔ)設(shè)備包括處理器狀態(tài)寄存器和異常處理器狀態(tài)寄存器，在低功率模式期間，所述處理器狀態(tài)寄存器斷電，所述異常處理器狀態(tài)寄存器用于接收電源電壓并存儲(chǔ)與在低功率模式期間的CPU的當(dāng)前狀態(tài)相關(guān)的信息。
3.如權(quán)利要求1的數(shù)據(jù)處理系統(tǒng)，其中，所述存儲(chǔ)設(shè)備包括程序計(jì)數(shù)器，用于在CPU的正常操作期間存儲(chǔ)當(dāng)前程序計(jì)數(shù)值；和異常程序計(jì)數(shù)器，耦合到所述程序計(jì)數(shù)器，用于存儲(chǔ)當(dāng)程序計(jì)數(shù)器斷電時(shí)，在低功率模式期間的當(dāng)前程序計(jì)數(shù)值。
4.如權(quán)利要求1的數(shù)據(jù)處理系統(tǒng)，其中，所述存儲(chǔ)設(shè)備包括一個(gè)程序員模型。
5.如權(quán)利要求1的數(shù)據(jù)處理系統(tǒng)，其中，所述功率控制單元具有第一輸出，用于提供第一電源電壓到所述執(zhí)行單元，和第二輸出，用于提供第二電源電壓到所述邏輯單元和存儲(chǔ)設(shè)備，其中在低功率模式期間，第一電源電壓減小到大約0伏，第二電源電壓保持在正常的操作電壓上。
6.如權(quán)利要求5的數(shù)據(jù)處理系統(tǒng)，其中，第一電源電壓減小到大約0伏，第二電源電壓減小到中間電壓電平。
7.如權(quán)利要求5的數(shù)據(jù)處理系統(tǒng)，進(jìn)一步包括指令譯碼和控制單元，耦合到所述執(zhí)行單元，且耦合到所述功率控制單元的第一輸出以用于接收第一電源電壓；指令流水線單元，耦合到所述指令譯碼和控制單元，且耦合到所述功率控制單元的第一輸出以用于接收第一電源電壓；和總線接口，耦合到所述執(zhí)行單元，且耦合到所述功率控制單元的第一輸出以用于接收第一電源電壓。
8.如權(quán)利要求1的數(shù)據(jù)處理系統(tǒng)，其中，當(dāng)CPU處于低功率模式時(shí)，所述邏輯單元響應(yīng)一個(gè)異常，并響應(yīng)于接收該異常，異常邏輯單元提供喚醒信號(hào)到所述功率控制單元；所述功率控制單元用于接收喚醒信號(hào)，作為響應(yīng)，用于恢復(fù)電源電壓到執(zhí)行單元的功率控制單元，啟動(dòng)時(shí)鐘發(fā)生器，并解維護(hù)所述低功率模式信號(hào)。
9.如權(quán)利要求8的數(shù)據(jù)處理系統(tǒng)，其中，所述存儲(chǔ)設(shè)備進(jìn)一步包括程序計(jì)數(shù)器，用于在CPU的正常操作期間存儲(chǔ)當(dāng)前程序計(jì)數(shù)值；和異常程序計(jì)數(shù)器，耦合到程序計(jì)數(shù)器，用于在第功率模式期間所述程序計(jì)數(shù)器斷電時(shí)，接收和存儲(chǔ)在CPU的低功率模式期間的當(dāng)前程序計(jì)數(shù)值。
10.如權(quán)利要求8的數(shù)據(jù)處理系統(tǒng)，其中，所述存儲(chǔ)設(shè)備進(jìn)一步包括處理器狀態(tài)寄存器，用于存儲(chǔ)CPU正常操作期間的當(dāng)前狀態(tài)信息；和異常處理器狀態(tài)寄存器，耦合到所述處理器狀態(tài)寄存器，用于在低功率模式期間所述處理器狀態(tài)寄存器斷電時(shí)，接收并存儲(chǔ)在CPU低功率模式期間的當(dāng)前狀態(tài)的信息。
11.如權(quán)利要求8的數(shù)據(jù)處理系統(tǒng)，其中，在成功地恢復(fù)電源電壓給所述執(zhí)行單元后，功率控制單元提供醒來信號(hào)給所述邏輯單元。
12.一種在具有中央處理器(CPU)的數(shù)據(jù)處理系統(tǒng)中進(jìn)入低功率模式的方法，該方法包括步驟執(zhí)行觸發(fā)低功率模式的指令；在CPU中的預(yù)定位置保持與CPU的當(dāng)前操作狀態(tài)相關(guān)的當(dāng)前處理器狀態(tài)信息；維護(hù)用于禁用時(shí)鐘發(fā)生器的低功率模式信號(hào)，所述信號(hào)發(fā)生器用于定時(shí)CPU的操作，并用于禁止電源電壓到CPU的預(yù)定部分，同時(shí)保持電源電壓到所述預(yù)定位置以存儲(chǔ)當(dāng)前處理器狀態(tài)信息。
13.如權(quán)利要求12的方法，其中，所述處理器狀態(tài)信息包括處理器狀態(tài)信息，程序計(jì)數(shù)值，和程序員模型寄存器的內(nèi)容。
14.如權(quán)利要求13的方法，其中，保持當(dāng)前處理器狀態(tài)的步驟進(jìn)一步包括將所述當(dāng)前處理器狀態(tài)存儲(chǔ)到第一陰影寄存器中。
15.如權(quán)利要求13的方法，進(jìn)一步包括將當(dāng)前程序計(jì)數(shù)值維持在第二陰影寄存器。
16.如權(quán)利要求12的方法，其中，指令的特征在于它是用于停止CPU操作的指令。
17.如權(quán)利要求12的方法，其中，供給所述預(yù)定位置以用于存儲(chǔ)所述當(dāng)前處理器狀態(tài)信息的電源電壓被維持在一個(gè)中間電壓，該電壓低于CPU的正常操作電壓。
18.如權(quán)利要求12的方法，進(jìn)一步包括步驟當(dāng)CPU處于低功率模式時(shí)，檢測異常情況；維護(hù)喚醒信號(hào)置，以響應(yīng)檢測異常情況；恢復(fù)電源電壓到CPU的預(yù)定部分；啟動(dòng)時(shí)鐘發(fā)生器；解維護(hù)所述低功率模式信號(hào)；和初始化異常的過程。
19.如權(quán)利要求18的方法，進(jìn)一步包括步驟提供醒來信號(hào)以證實(shí)電源電壓被恢復(fù)。
20.如權(quán)利要求18的方法，其中，所述當(dāng)前處理器狀態(tài)信息包括處理器狀態(tài)信息，該方法進(jìn)一步包括步驟在異常過程之后，從所述預(yù)定位置恢復(fù)所述當(dāng)前處理器狀態(tài)信息到速艘處理器狀態(tài)寄存器。
全文摘要
CPU(10)具有一種斷電模式，在該模式下大部分電路不接收電源。響應(yīng)于接收到一個(gè)異常(60)來實(shí)現(xiàn)加電(64)，擺脫斷電(58)。因?yàn)樵陧憫?yīng)異常(60)中，不需要大部分CPU(10)中存在的狀態(tài)信息，所以在斷電(58)期間對(duì)CPU(10)的大部分除去電源沒有問題。程序員模型寄存器堆(16)和一些CPU(10)中的其它電路在斷電時(shí)保持有電，但大量的組成CPU的主要電路執(zhí)行單元(20)，指令譯碼和控制邏輯電路(18)，指令流水線(26)和總線接口(32)不需要電源。從這些非關(guān)鍵的電路除去電源導(dǎo)致了斷電期間有效的節(jié)電。給加電的電路提供了減小的電源電壓來提供另外的節(jié)電。
文檔編號(hào)G06F15/78GK1599893SQ02820710
公開日2005年3月23日 申請(qǐng)日期2002年8月29日 優(yōu)先權(quán)日2001年9月19日
發(fā)明者約翰·瓦利卡 申請(qǐng)人:飛思卡爾半導(dǎo)體公司