專利名稱：安裝存儲裝置不受數(shù)量限制的寄存器和存儲模塊的制作方法
背景技術(shù)：
本發(fā)明涉及一種寄存存儲模塊，且更特別地，涉及一種在寄存器中具有延遲鎖定環(huán)路(下文簡稱為DLL)電路的存儲模塊。
為了響應(yīng)高頻帶，已經(jīng)提出了使用DQ總線和時鐘總線(下文稱為相關(guān)技術(shù))的短線總線布局技術(shù)。在相關(guān)技術(shù)中，把從芯片組(或存儲器控制器)發(fā)送的外部時鐘信號WCLK分送進多個存儲裝置中，這些存儲裝置設(shè)置在每個存儲模塊的襯底上。同時，在相關(guān)技術(shù)中，將從芯片組發(fā)送到存儲模塊中的指令/地址信號(下文簡稱為C/A)鎖存到C/A寄存器中(下文稱為寄存器)，這些寄存器設(shè)置在每個存儲模塊的襯底上。此后，將鎖存C/A信號作為內(nèi)部C/A信號分送到相應(yīng)的存儲裝置中。
當(dāng)前，取決于是否提供ECC功能或是否能實現(xiàn)負(fù)載量，具有4-18個存儲裝置的大量類型的存儲模塊已經(jīng)出現(xiàn)在市場中。安裝在一個存儲模塊中的存儲裝置的工作頻率是變化的。
另一方面，在相關(guān)技術(shù)中，如果工作頻率恒定，安裝的存儲裝置的數(shù)量不同時，由此使用使加載存儲模塊強迫匹配的方法，且單個寄存器用在每個安裝的存儲裝置中。這是因為設(shè)置時間和保持時間正好保持在形成鎖存電路觸發(fā)器中。
當(dāng)設(shè)計和加工另一個寄存器時，器件的效率被惡化，因為盡管具有相同的工作頻率，但是安裝的存儲裝置的數(shù)量是不同的。
另外，在相關(guān)技術(shù)中，明顯可以理解的是，如上所述，根據(jù)安裝的存儲裝置數(shù)量的變化需要單個的寄存器，單一的寄存器響應(yīng)一寬的工作頻帶是困難的。
在上述情況下，期望提供不依賴于安裝的裝置數(shù)量的寄存器以便提高器件的效率。進一步，期望提供響應(yīng)寬頻帶(例如時鐘頻率為200-300MHz)的寄存器。
本發(fā)明的概述因此，本發(fā)明的一個目的是提供一種寄存器，該寄存器能正確產(chǎn)生一內(nèi)部C/A信號，只要工作頻率恒定，該信號不依賴于安裝的存儲裝置的數(shù)量。
本發(fā)明的另一個目的是提供上述寄存器，該寄存器能響應(yīng)寬頻帶。
本發(fā)明描述如下。當(dāng)工作頻率恒定時，為了獲得能產(chǎn)生不依賴于安裝的存儲裝置數(shù)量的內(nèi)部C/A信號的寄存器，該寄存器包括一DLL電路，用于根據(jù)從芯片組輸入的外部時鐘信號控制延遲，并產(chǎn)生一指示鎖存操作的內(nèi)部時鐘信號。鎖存操作通過上述產(chǎn)生的內(nèi)部時鐘信號來完成，因為緩沖了在外部時鐘信號和存儲裝置中的C/A信號之間的偏差(傳播延遲)。但是，當(dāng)偏離外部時鐘信號半個周期的同步C/A信號通過內(nèi)部時鐘信號鎖存時，存在一個問題，即在鎖存操作時不能充分保證設(shè)置時間和保持時間。
為了解決上述問題，本發(fā)明申請人進一步想出了如下方案?？梢酝ㄟ^外部時鐘信號臨時鎖存C/A信號且可以通過內(nèi)部時鐘信號再一次鎖定鎖存輸出。
其次，本發(fā)明研究了一種方法，通過該方法，寄存器能響應(yīng)不依賴于安裝存儲裝置數(shù)量的寬頻帶。研究結(jié)果，在寄存器中，作為鎖存C/A信號的預(yù)處理，C/A信號的周期是n2倍(例如2-4倍)，據(jù)此鎖存合成信號。因此，相應(yīng)不同的工作頻率，在寄存器的鎖存操作中能充分保證保持時間和設(shè)置時間。
本發(fā)明為了解決上述問題，根據(jù)前面的描述，提供一種用于寄存存儲模塊的寄存器和具有該寄存器的存儲模塊。
把本發(fā)明的寄存器安裝在包括大量存儲裝置的存儲模塊中，該寄存器接收來自存儲模塊外邊的芯片組的外部時鐘信號和指令/地址(下文簡稱為C/A)信號，該信號通過多個連續(xù)值來表示，并為存儲裝置產(chǎn)生一內(nèi)部C/A信號。
根據(jù)本發(fā)明的第一方面，提供一種寄存器，該寄存器包括一延遲鎖定環(huán)路(下文簡稱為DLL)電路，用于接收外部時鐘信號，調(diào)整延遲數(shù)量，并產(chǎn)生一內(nèi)部時鐘信號；第一鎖存裝置，用于根據(jù)外部時鐘信號鎖存C/A信號，并產(chǎn)生第一中間C/A信號；第二鎖存裝置，用于根據(jù)內(nèi)部時鐘信號鎖存第一中間C/A信號，并產(chǎn)生第二中間C/A信號；和一輸出裝置，用于根據(jù)第二中間C/A信號輸出內(nèi)部C/A信號。
根據(jù)本發(fā)明的第二方面，提供一種寄存器，該寄存器包括一DLL電路，用于接收外部時鐘信號，調(diào)整延遲數(shù)量，并產(chǎn)生一內(nèi)部時鐘信號；和一比率轉(zhuǎn)換裝置，該比率轉(zhuǎn)換裝置接收一C/A信號并產(chǎn)生第一和第二中間C/A信號，該中間C/A信號的頻率是所述C/A信號的頻率的一半，第一中間C/A信號具有第奇數(shù)和第偶數(shù)C/A信號之一，第二中間C/A信號具有另一個第奇數(shù)和第偶數(shù)C/A信號；根據(jù)第二方面的寄存器進一步包括一鎖存裝置，用于根據(jù)內(nèi)部時鐘信號鎖存第一和第二中間C/A信號，并產(chǎn)生第三和第四中間C/A信號；和一輸出裝置，用于通過內(nèi)部時鐘信號的一半頻率來交替選擇第三和第四中間C/A信號，并輸出內(nèi)部C/A信號。
根據(jù)本發(fā)明的第三方面，提供一種寄存器，該寄存器包括一DLL電路，用于接收外部時鐘信號，調(diào)整延遲數(shù)量，并產(chǎn)生一內(nèi)部時鐘信號；和一比率轉(zhuǎn)換裝置。該比率轉(zhuǎn)換裝置接收一C/A信號并產(chǎn)生第一到第n中間C/A信號，該中間信號的頻率是C/A信號頻率的1/n2(其中n是自然數(shù)，且不小于2)，第一到第n中間C/A信號具有從C/A信號的多個連續(xù)值中每隔n-1個值處順序選擇的值；根據(jù)本發(fā)明第三方面的寄存器進一步包括一鎖存裝置，用于根據(jù)內(nèi)部時鐘信號鎖存第一到第n中間C/A信號，并產(chǎn)生第n+1到第2n中間C/A信號；和一輸出裝置，用于通過內(nèi)部時鐘信號的1/n2頻率來順序選擇第n+1到第2n中間C/A信號，并輸出該內(nèi)部C/A信號。
在本發(fā)明中，提供一種存儲模塊，該存儲模塊包括一根據(jù)第一到第三方面任何一個方面的寄存器和多個存儲裝置，所有的這些都設(shè)置在一個襯底上。
進一步，在本發(fā)明中，提供一種存儲模塊，其中存儲裝置的數(shù)量不小于4且不大于18。
此外，在本發(fā)明中，提供一種存儲系統(tǒng)，該系統(tǒng)包括存儲模塊和芯片組。
另外，在本發(fā)明中，提供一種存儲系統(tǒng)，該系統(tǒng)包括一為存儲模塊設(shè)置的寄存器，該存儲模塊包括多個存儲裝置，該寄存器接收一外部時鐘信號和一C/A信號，該C/A信號由來自存儲模塊外邊的芯片組的多個連續(xù)值表示，并對所述的存儲裝置產(chǎn)生一內(nèi)部時鐘信號，該寄存器包括一DLL電路，用于接收外部時鐘信號，調(diào)整延遲數(shù)量，并產(chǎn)生一內(nèi)部時鐘信號。從將C/A信號輸入到寄存器中的外部時鐘信號之上升邊沿到，用于通過外部時鐘信號將相應(yīng)于C/A信號的內(nèi)部C/A信號輸入進存儲裝置中的定時，外部時鐘所需的數(shù)量至少為2.0。
優(yōu)選實施例的描述參照附圖根據(jù)本發(fā)明的實施例，將詳細(xì)描述寄存器和具有該寄存器的寄存存儲模塊。
(第一實施例)根據(jù)本發(fā)明的第一實施例，一寄存器相當(dāng)于具有4到18個存儲裝置的存儲模塊。在詳細(xì)說明寄存器之前，首先說明具有寄存器，時鐘發(fā)生器，芯片組等等的存儲模塊的整個結(jié)構(gòu)。在此，說明具有總數(shù)為18個動態(tài)隨機存取存儲器(DRAM)的存儲模塊，其中包括9個在每邊有母插件(未示出)的DRAM。根據(jù)第一實施例，存儲模塊通過插入設(shè)置在計算機母插件中的插槽來使用。
參照附

圖1，在母插件上裝有一時鐘發(fā)生器10，一芯片組20，和多個存儲模塊30。根據(jù)第一實施例和時鐘發(fā)生器10和芯片組20與存儲模塊30一起形成存儲系統(tǒng)。每個存儲模塊30包括一寄存器40，延遲復(fù)制50，和多個DRAM裝置60。
時鐘發(fā)生器10供給芯片組20基本時鐘。芯片組20根據(jù)基本時鐘將一C/A信號S120和類似信號供給存儲模塊30中的寄存器40。如同后面將要描述的，寄存器40包括一DLL電路。寄存器40根據(jù)C/A信號(S120)產(chǎn)生一內(nèi)部C/A信號(S130)并將該生成的信號發(fā)送到DRAM裝置60中，同時通過使用延遲復(fù)制50來控制延遲時間。延遲復(fù)制50取決于相應(yīng)安裝存儲裝置的數(shù)量。根據(jù)第一實施例，設(shè)置對應(yīng)4-18個安裝存儲裝置的數(shù)量。
根據(jù)第一實施例，更特別地，一DQ總線(未示出)和WCLK總線100和110具有92個短線結(jié)構(gòu)。特別地，把用于DRAM裝置60的WCLK總線100設(shè)置在存儲模塊30的一邊安裝的每個DRAM裝置60中。供給DRAM裝置60的WCLK總線100的時鐘信號稱為時鐘信號WCLKd，以便區(qū)別供給寄存器40的WCLK總線110的時鐘WCLK。然后，根據(jù)第一實施例，WCLK總線100傳播補償信號，該補償信號由DRAM裝置60的外部時鐘信號WCLKd和外部時鐘信號WCLKd的反相信號WCLKd_b組成。參考符號“_b”表示反相且下面參考信號與此相同。WCLK總線110傳播補償信號，該補償信號由外部時鐘信號WCLK和外部時鐘信號WCLK的反相信號WCLKd_b組成。用于從芯片組20傳送到存儲模塊30的C/A信號的總線(外部C/A總線)120具有大約25個短線結(jié)構(gòu)。具有上述短線結(jié)構(gòu)的總線通過終接電阻器150而終止。用于從寄存器40傳送到每個DRAM裝置60的內(nèi)部C/A信號的總線(內(nèi)部C/A總線)130使用兩段總線結(jié)構(gòu)(在下文中，稱為雙T型結(jié)構(gòu))。
參照附圖2，寄存器40包括一時鐘輸入電路401和一DLL電路402。時鐘輸入電路401輸入外部時鐘信號WCLK及其反相信號WCLK_b，并產(chǎn)生一WCLKint信號。即WCLKint信號通過在外部時鐘信號WCLK及其反相信號WCLK_b之間使用交叉點來產(chǎn)生，且是一可調(diào)信號以便抑制電壓變化的影響。DLL電路402接收WCLKint信號，通過使用輸出緩沖延遲的復(fù)制和延遲復(fù)制(傳播延遲)50來控制延遲，并產(chǎn)生一內(nèi)部時鐘信號CLKint(參看附圖3中的CLKint@FF2)。然后，附圖3示出了當(dāng)外部時鐘信號WCLK的頻率是300MHz和附加等待時間為2.0時的時序圖。
根據(jù)第一實施例，通過外部C/A總線120(CAin_i到CAin_j等)傳播的C/A信號服從內(nèi)部C/A信號產(chǎn)生處理每個信號。(p)在下文中，以一C/A信號CAin_j作為一個例子來描述。參照附圖2，為了方便期間，在多個C/A信號CAin_i到CAin_j中僅示出了用于處理C/A信號CAin_j的結(jié)構(gòu)，但是，用于其它C/A信號的結(jié)構(gòu)與上面的描述相同。
C/A信號CAin_j到達(dá)寄存器40。然后，將輸入的C/A信號CAin_j通過CA信號的輸入電路405與參考電壓Vref進行比較，且轉(zhuǎn)換成C/A信號CAint，該信號通過消除電壓(參考圖3中的CAint@Reg)變化的影響而獲得。將C/A信號CAint輸入到預(yù)處理觸發(fā)器FF1的數(shù)據(jù)輸入端。
預(yù)處理觸發(fā)器FF1是正邊沿觸發(fā)型觸發(fā)器。WCLKint信號是可調(diào)外部時鐘信號，通過緩沖器B1將它輸入到預(yù)處理觸發(fā)器FF1的時鐘輸入端CK。在輸入到時鐘輸入端CK的可調(diào)外部時鐘信號WCLKint的正邊沿(對應(yīng)于附圖3中的tD-FF1的上升邊沿)，預(yù)處理觸發(fā)器FF1鎖存輸入到數(shù)據(jù)輸入端D的C/A信號CAint。預(yù)處理觸發(fā)器FF1連續(xù)輸出來自數(shù)據(jù)反相輸出端Q_b的鎖存數(shù)據(jù)(C/A信號CAint的值)的反相數(shù)據(jù)，直到下一個正邊沿(參看附圖2和3中的CA1)。附帶地，為了簡要描述，參照附圖3，將輸出指定為真信號。根據(jù)第一實施例，將預(yù)處理觸發(fā)器FF1的輸出稱為第一中間C/A信號CA1。將第一中間C/A信號CA1輸入到后處理觸發(fā)器FF2的數(shù)據(jù)輸入端D。
后處理觸發(fā)器FF2也是正邊沿觸發(fā)型觸發(fā)器。將內(nèi)部時鐘信號CLKint輸入到后處理觸發(fā)器FF2的時鐘輸入端CK。內(nèi)部時鐘信號CLKint是通過前端裝載外部時鐘信號WCLK(附圖3中的WCLK@Reg)而獲得的時鐘信號，該外部時鐘信號通過輸出緩沖器的延時和在存儲模塊中的C/A信號的傳播延時而輸入到寄存器40中。輸出緩沖器的延時意味著從內(nèi)部時鐘信號CLKint到內(nèi)部C/A信號CAout的延時。在存儲模塊中的C/A信號的傳播延遲時間表示從內(nèi)部C/A信號CAout到DRAM裝置60的到達(dá)時間。
在輸入到時鐘輸入端CK的內(nèi)部時鐘信號CLKint的正邊沿(附圖3中的定時tD-FF2)，后處理觸發(fā)器FF2鎖存輸入到數(shù)據(jù)輸入端D的第一中間C/A信號CA1。后處理觸發(fā)器FF2連續(xù)輸出來自數(shù)據(jù)輸出端Q的鎖存數(shù)據(jù)(第一中間C/A信號CA1的值)，至少直到下一個正邊沿(參看附圖2和3中的CA2)。附帶地，為了簡要描述，參照附圖3，將輸出指定為真信號。根據(jù)第一實施例，將后處理觸發(fā)器FF2的輸出稱為第二中間C/A信號CA2。第二中間C/A信號CA2通過包括預(yù)驅(qū)動器408和輸出反相器409的驅(qū)動器(寄存器40的輸出裝置)傳輸并作為內(nèi)部C/A信號CAout_j(附圖3中的CA@DRAM-avg)通過內(nèi)部C/A總線130供給DRAM裝置60。
根據(jù)第一實施例，參照附圖3，可以理解的是，在寄存器40中能充分保證設(shè)置時間(tS)和保持時間(tH)。如上所述，可以理解的是，根據(jù)第一實施例的寄存器對于僅有一個工作頻率是有利的。此外，對DRAM裝置60也能充分保證設(shè)置時間(tS)和保持時間(tH)。根據(jù)第一實施例，從將C/A信號輸入到寄存器40中的外部時鐘信號WCLK的上升邊沿到在DRAM裝置60中定時C/A信號之間，將所需時鐘的數(shù)量壓縮為2.0(參照WCLK@Reg和CA@DRAM-avg)。。
例如，根據(jù)第一實施例，作為觸發(fā)器的延遲FF(D-FF)以例子示出。但是，如果延遲FF的連接關(guān)系改變?yōu)槿缦?，則將與上面的描述進行相同的操作。即，將預(yù)處理觸發(fā)器FF1的數(shù)據(jù)輸出端Q連接到后處理觸發(fā)器FF2的數(shù)據(jù)輸入端D。在這種情況下，后處理觸發(fā)器FF2鎖存上述第一中間C/A信號CA1的反相信號。因此，從后處理觸發(fā)器FF2的數(shù)據(jù)輸出端Q輸出的信號也變成上述第二中間C/A信號CA2的反相信號?？扇〈氖牵瑥暮筇幚碛|發(fā)器FF2的數(shù)據(jù)反相輸出端Q_b輸出的信號變成與第二中間C/A信號CA2相同的信號。因此，將從數(shù)據(jù)反相輸出端Q_b輸出的信號輸入到預(yù)驅(qū)動器408中。根據(jù)本發(fā)明的第一實施例，上述連接關(guān)系的變化基本上沒有改變該操作，且包括在該發(fā)明的范圍內(nèi)。根據(jù)本發(fā)明的第一實施例在沒有背離本發(fā)明范圍的情況下可以用另一個觸發(fā)器來取代延遲FF。
(第二實施例)根據(jù)本發(fā)明第二實施例的寄存器通過改進根據(jù)第一實施例的對應(yīng)預(yù)定工作頻帶的寄存器而獲得。根據(jù)第二實施例，寄存器能響應(yīng)工作頻帶200-300MHz。附圖4示出了根據(jù)第二實施例的寄存器的結(jié)構(gòu)。
參照附圖4，類似于根據(jù)第一實施例的寄存器40，寄存器40a包括一時鐘輸入電路401和一DLL電路。時鐘輸入電路401輸入一外部時鐘信號WCLK和一外部時鐘信號WCLK的反相信號WCLK_b，并產(chǎn)生一WCLKint信號。DLL電路402接收WCLKint信號，通過使用一輸出緩沖延遲的復(fù)制和一延遲復(fù)制(傳播延遲)50來控制延遲，并產(chǎn)生一內(nèi)部時鐘信號CLKint(參看附圖5中的CLKint@FF2)。附圖5示出了當(dāng)外部時鐘信號WCLK的頻率在300MHz和附加等待時間為2.0時的時序圖。
根據(jù)第二實施例，WCLKint信號是一可調(diào)外部時鐘信號，將其輸入到1/2分頻器403中。該1/2分頻器403產(chǎn)生頻率是外部時鐘一半的第一臨時外部時鐘信號。一附加DLL電路404連接到1/2分頻器403的后端。根據(jù)在1/2分頻器403中的延遲，第一臨時外部時鐘信號通過附加DLL電路404來進行延遲控制，并通過緩沖器B1(參看附圖5中的0.5WCLKint@FF1)輸出第二臨時外部時鐘信號(0.5WCLKint信號)。
根據(jù)第二實施例，通過外部C/A總線120(CAin_i到CAin_j等)傳播的C/A信號服從內(nèi)部C/A信號產(chǎn)生處理每個信號。在下文中，一C/A信號CAin_j作為一個例子來描述。參照附圖4，為了方便期間，在多個C/A信號CAin_i到CAin_j中僅示出了用于處理C/A信號CAin_j的結(jié)構(gòu)，但是，用于處理其它C/A信號的結(jié)構(gòu)與上面的描述相同。
C/A信號CAin_j到達(dá)寄存器40a。然后，將輸入的C/A信號CAin_j通過CA信號的輸入電路405與參考電壓Vref進行比較，且轉(zhuǎn)換成C/A信號CAint，該信號通過消除電壓(參考圖5中的CAint@Reg)變化的影響而獲得。將C/A信號CAint輸入到第一預(yù)處理觸發(fā)器FF1a和第二預(yù)處理觸發(fā)器FF1b的數(shù)據(jù)輸入端D。
第一和第二預(yù)處理觸發(fā)器FF1a和FF1b是正邊沿觸發(fā)型觸發(fā)器。將第二臨時外部時鐘信號(0.5CLKint)輸入到第一預(yù)處理觸發(fā)器FF1a的時鐘輸入端CK，且將第二臨時外部時鐘信號(0.5CLKint)的反相信號輸入到第二預(yù)處理觸發(fā)器FF1b的時鐘輸入端CK。在輸入到時鐘輸入端CK的第二臨時外部時鐘信號的正邊沿(對應(yīng)于附圖5中的定時tD-FF1a的上升邊沿)，第一預(yù)處理觸發(fā)器FF1a鎖存輸入到數(shù)據(jù)輸入端D的C/A信號CAint。第一預(yù)處理觸發(fā)器FF1a連續(xù)輸出來自數(shù)據(jù)反相輸出端Q_b的鎖存數(shù)據(jù)(C/A信號CAint的值)的反相數(shù)據(jù)，直到下一個正邊沿(參看附圖4和5中的0.5CA-a)。附帶地，為了簡要描述，參照附圖4，將輸出指定為真信號。此外，根據(jù)第二實施例，在第二臨時外部時鐘信號的反相信號(0.5WCLKint)的正邊沿(附圖5中的定時tD-FF1b)，第二預(yù)處理觸發(fā)器FF1b鎖存輸入到數(shù)據(jù)輸入端D的C/A信號CAint。第二預(yù)處理觸發(fā)器FF1b連續(xù)輸出來自數(shù)據(jù)反相輸出端Q_b的鎖存數(shù)據(jù)(C/A信號CAint的值)的反相數(shù)據(jù)，直到下一個正邊沿(參看附圖4和5中的0.5CA-b)。附帶地，為了簡要描述，參照附圖5，將輸出指定為真信號。因此，第一和第二預(yù)處理觸發(fā)器FF1a和FF1b通過延遲第二臨時外部時鐘信號(0.5WCLKint))1/2周期(即外部時鐘信號WCLK的一個周期)來完成鎖存操作。換句話說，第一和第二預(yù)處理觸發(fā)器FF1a和FF1b僅鎖存第偶數(shù)或第奇數(shù)CAint信號的值。例如，當(dāng)?shù)谝活A(yù)處理觸發(fā)器FF1a僅鎖存并輸出第偶數(shù)C/A信號CAint值時，第二預(yù)處理觸發(fā)器FF1b僅鎖存并輸出第奇數(shù)C/A信號CAint的值。通過第二臨時外部時鐘信號(0.5WCLKint))1/2周期，第一預(yù)處理觸發(fā)器FF1a的輸出相位偏離第二預(yù)處理觸發(fā)器FF1b的輸出相位。
根據(jù)第二實施例，將第一預(yù)處理觸發(fā)器FF1a的輸出稱為第一中間C/A信號(0.5CA-a)，且將第二預(yù)處理觸發(fā)器FF1b的輸出稱為第二中間C/A信號(0.5CA-b)。將第一中間C/A信號(0.5CA-a)和第二中間C/A信號(0.5CA-b)輸入到第一和第二后處理觸發(fā)器FF2a和FF2b的數(shù)據(jù)輸入端D。
第一和第二后處理觸發(fā)器FF2a和FF2b是正邊沿觸發(fā)型觸發(fā)器。將內(nèi)部時鐘信號CLKint輸入到第一和第二后處理觸發(fā)器FF2a和FF2b中。
在輸入到時鐘輸入端CK的內(nèi)部時鐘信號CLKint的正邊沿(附圖5中的定時tD-FF2a)，第一后處理觸發(fā)器FF2a鎖存輸入到數(shù)據(jù)輸入端D的第一中間C/A信號(0.5CA-a)。第一后處理觸發(fā)器FF2a連續(xù)輸出來自數(shù)據(jù)輸出端Q的鎖存數(shù)據(jù)(指第一中間C/A信號(0.5C/A-a)的值)，至少直到下一個正邊沿(參看附圖4和5中的CA-a)。附帶地，為了簡要描述，參照附圖5，將輸出指定為真信號。此外，根據(jù)第二實施例，在內(nèi)部時鐘信號CLKint的正邊沿(附圖3中的定時tD-FF2b)，第二后處理觸發(fā)器FF2b鎖存輸入到數(shù)據(jù)輸入端D的第二中間C/A信號(0.5CA-b)。第二后處理觸發(fā)器FF2b連續(xù)輸出來自數(shù)據(jù)輸出端Q的鎖存數(shù)據(jù)(第二中間C/A信號(0.5CA-b)的值)，至少直到下一個正邊沿(參看附圖4和5中的CA-b)。附帶地，為了簡要描述，參照附圖5，將輸出指定為真信號。根據(jù)第二實施例，將第一后處理觸發(fā)器FF2a的輸出稱為第三中間C/A信號CA-a，且將第二預(yù)后理觸發(fā)器FF2輸出稱為第四中間C/A信號CA-b，在外部時鐘信號WCLK的一個周期內(nèi)，第三和第四中間C/A信號CA-a和CA-b至少交替保存一第偶數(shù)或第奇數(shù)C/A信號CAint的信號值。例如當(dāng)m是自然數(shù)時，在下一個外部時鐘信號WCLK的一個周期中，如果第三中間C/A信號CA-a代表第(m-1)C/A信號CAint的信號值的話，則第四中間C/A信號CA-b代表第mC/A信號CAint的信號值。此外，在下一個外部時鐘信號WCLK的一個周期中，第三中間C/A信號C/A-a代表第(m+1)C/A信號CAint的信號值。附帶地，因為在代表第(m+1)C/A信號CAint的信號值之前的一個周期作為代表第(m-1)C/A信號CAint的信號值的下一個周期，所以第三中間C/A信號CA-a代表第(m-1)或第(m+1)C/A信號CAint的任意一個。此外，因為在代表第(m+2)C/A信號CAint的信號值之前的周期作為代表第m C/A信號CAint的信號值的下一個周期，所以第四中間C/A信號CA-b代表第m或第(m+2)C/A信號CAint的任意一個。將上述第三和第四中間C/A信號CA-a和CA-b輸入到選擇器406中。
根據(jù)附加1/2分頻器407的輸出，選擇器406選擇信號。更特別地，附加1/2分頻器407將由DLL電路402產(chǎn)生的內(nèi)部時鐘信號CLKint的頻率分為一半，且產(chǎn)生一臨時內(nèi)部時鐘信號(0.5CLKint)，該時鐘信號的周期是內(nèi)部時鐘信號(CLKint)(參看附圖3中的0.5CLKint@Selector)的兩倍。根據(jù)臨時內(nèi)部時鐘信號(0.5CLKint)，選擇器406交替選擇輸入的第三和第四中間C/A信號CA-a和CA-b，并輸出所選擇的C/A信號。所選擇的C/A信號與那些C/A信號CAint具有相同的內(nèi)容。所選擇的C/A信號通過包括預(yù)驅(qū)動器408和輸出反相器409的驅(qū)動器(寄存器40的輸出裝置)傳輸并通過作為內(nèi)部C/A信號Caout_j(對應(yīng)附圖5中的CA@DRAM-avg)的內(nèi)部C/A總線130供給DRAM裝置60。余下的C/A信號具有相似的處理過程。
根據(jù)第二實施例，參照附圖5，可以理解的是，在寄存器40a中能充分保證的設(shè)置時間(tS)和保持時間(tH)。此外，對DRAM裝置60也能充分保證設(shè)置時間(tS)和保持時間(tH)。附圖5是當(dāng)外部時鐘信號WCLK的頻率在300MHz(周期為3333ps)時的時序圖?？梢岳斫獾氖牵鶕?jù)該操作，當(dāng)外部時鐘信號WCLK的頻率在200MHz(周期為5000ps)時，也能充分保證設(shè)置時間(tS)和保持時間(tH)。根據(jù)第二實施例，將所需的時鐘數(shù)量壓縮為2.0，其中這是從用于將C/A信號輸入到寄存器40a中的外部時鐘信號WCLK之上升邊沿到在該在DRAM裝置60中對C/A信號定時之間所需要的時鐘數(shù)。
(第三實施例)根據(jù)第二實施例的變形，構(gòu)造根據(jù)本發(fā)明的第三實施例的寄存器。附圖6示出了根據(jù)第三實施例的寄存器的結(jié)構(gòu)。參照附圖4和6，明顯可以理解的是，除了包括附加DLL電路404和其中的環(huán)路復(fù)制外，根據(jù)第三實施例的寄存器40b與根據(jù)第二實施例的寄存器40a具有相同的結(jié)構(gòu)。為了方便期間，附圖6在多個C/A信號CAin_i到CAin_j中僅示出了用于處理C/A信號CAin_j的結(jié)構(gòu)，但是，用于處理其它C/A信號的結(jié)構(gòu)與上面的結(jié)構(gòu)描述相同。
根據(jù)第三實施例，將從1/2分頻器403輸出的臨時外部時鐘信號(0.5CLKint)輸入到第一預(yù)處理觸發(fā)器FF1a，且將臨時外部時鐘信號(0.5CLKint)的反相信號輸入到第二預(yù)處理觸發(fā)器FF1b。因此，根據(jù)本發(fā)明的第二實施例，第一和第二預(yù)處理觸發(fā)器FF1a和FF1b的鎖存操作通過1/2分頻器403的延遲被偏離。然而，當(dāng)操作頻帶至少設(shè)置為200-300MHz時，1/2分頻器403的延遲時間存在一允許的范圍。因此，根據(jù)第三實施例，能夠充分保證設(shè)置時間(tS)和保持時間(tH)。
根據(jù)第二和第三實施例，延遲FF(D-FF)作為觸發(fā)器以例子示出。但是，如第一實施例所描述的，如果延遲FF的連接關(guān)系改變?yōu)槿缦?，則將與上面的描述進行相同的操作。即，將第一和第二預(yù)處理觸發(fā)器FF1a和FF1b的數(shù)據(jù)輸出端Q連接到第一和第二后處理觸發(fā)器FF2a和FF2b的數(shù)據(jù)輸入端D。在這種情況下，第一和第二后處理觸發(fā)器FF2a和FF2b分別鎖存第一和第二中間C/A信號(0.5CA-a和0.5CA-b)的反相信號。因此，第一和第二后處理觸發(fā)器FF2a和FF2b的數(shù)據(jù)輸出端Q之輸出信號是第三和第四中間C/A信號CA-a和CA-b的反相信號?？扇〈氖牵谝缓偷诙筇幚碛|發(fā)器FF2a和FF2b的數(shù)據(jù)反相輸出端Q_b的輸出信號變成與第三和第四中間C/A信號CA-a和CA-b相同的信號，且因此，將它們輸入到選擇器406中。根據(jù)本發(fā)明的第三實施例，上述連接關(guān)系的變化基本上沒有改變該操作，且包括在該發(fā)明的范圍內(nèi)。根據(jù)本發(fā)明的第二和第三實施例在沒有背離本發(fā)明的范圍的情況下可以用另一個觸發(fā)器來取代延遲FF。
(第四實施例)根據(jù)第三實施例的變形，構(gòu)造根據(jù)本發(fā)明的第四實施例的寄存器。根據(jù)第四實施例，寄存器具有一是所輸入的C/A信號四倍而不是兩倍的數(shù)據(jù)比率轉(zhuǎn)換。附圖7示出了根據(jù)第四實施例的寄存器的結(jié)構(gòu)，參照附圖7，為了方便期間，在多個C/A信號CAin_i到CAin_j中僅示出了用于處理C/A信號CAin_j的結(jié)構(gòu)，但是，用于處理其它C/A信號的結(jié)構(gòu)與上面的描述相同。根據(jù)第四實施例，寄存器具有500-600MHz的工作頻帶。
參照附圖7，類似于根據(jù)第一到第三實施例的寄存器40，40a和40b，寄存器40c包括一時鐘輸入電路401和一DLL電路402，。時鐘輸入電路401和DLL電路402的操作如上所述，因此，在此省略這些描述。附圖8是當(dāng)外部時鐘信號WCLK的頻率是500MHz和附加等待時間為3.0時的時序圖。
根據(jù)第四實施例，信號WCLKint是可調(diào)外部時鐘信號，將其輸入到開關(guān)410。開關(guān)410根據(jù)信號WCLKint產(chǎn)生，第一到第四開關(guān)信號S1到S4的周期是信號WCLKint的四倍，且占空率為1/4。第一到第四開關(guān)信號S1到S4通過信號WCLKint偏離相位一個周期而獲得。將第一到第四開關(guān)信號S1到S4供給第一到第四預(yù)處理觸發(fā)器FF1a到FF1d(參照附圖8中的S1到S4)的時鐘輸入端CK。根據(jù)第四實施例，將第一到第四開關(guān)信號S1到S4直接輸入到第一到第四預(yù)處理觸發(fā)器FF1a到FF1d的時鐘輸入端CK。但是，通過應(yīng)用上述第二實施例的原理，用于補償開關(guān)410延時的附加DLL電路設(shè)置在開關(guān)410和第一到第四預(yù)處理觸發(fā)器FF1a到FF1d之間。根據(jù)第一實施例的寄存器使用附加DLL電路的插入結(jié)構(gòu)(參照附圖2)。
根據(jù)本發(fā)明的第四實施例，通過外部C/A總線120傳播的C/A信號CAin_i到CAin_j服從內(nèi)部C/A信號產(chǎn)生處理每個C/A信號。在下文中，C/A信號CAin_j作為一例子來描述。
當(dāng)C/A信號CAin_j到達(dá)寄存器40c時，它將通過CA信號的輸入電路405與參考電壓Vref進行比較，且轉(zhuǎn)換成C/A信號CAint，該信號通過消除電壓(參看圖8中的CAint@Reg)變化的影響而獲得。將C/A信號CAint輸入到第一到第四預(yù)處理觸發(fā)器FF1a到FF1d的數(shù)據(jù)輸入端D。
第一到第四預(yù)處理觸發(fā)器FF1a到FF1d是正邊沿觸發(fā)型觸發(fā)器。在第一到第四開關(guān)信號S1到S4(參看附圖8中的S1@FF1a到S4@FF1d)的上升時間，將第一到第四預(yù)處理觸發(fā)器FF1a到FF1d的鎖存數(shù)據(jù)輸入到時鐘輸入端CK中。
如上所述，第一到第四開關(guān)信號S1到S4具有占空率1/4且該信號的相位偏離信號WCLKint一個周期。因此，第一到第四預(yù)處理觸發(fā)器FF1a到FF1d順序鎖存在信號WCLKint的每個周期連續(xù)發(fā)送的C/A信號的值。在信號WCLKint的四個周期后輸入信號的下一個正邊沿。因此，第一到第四預(yù)處理觸發(fā)器FF1a到FF1d連續(xù)輸出鎖存數(shù)據(jù)(C/A信號CAint的值)的反相數(shù)據(jù)，直到來自數(shù)據(jù)反相輸出端Q_b(指附圖7和8中的CA’-a，CA’-b，CA’-c和CA’-d)的下一個正邊沿(通過信號WCLKint的周期轉(zhuǎn)換四個周期以后)。附帶地，為了簡要描述，參照附圖8，將輸出指定為真信號。根據(jù)第四實施例，將第一到第四預(yù)處理觸發(fā)器FF1a到FF1d的輸出分別稱為第一到第四中間C/A信號CA’-a，CA’-b，CA’-c和CA’-d。將第一到第四中間C/A信號CA’-a，CA’-b，CA’-c和CA’-d輸入到第一到第四后處理觸發(fā)器FF2a到FF2d的數(shù)據(jù)輸入端D。
第一到第四后處理觸發(fā)器FF2a到FF2d也是正邊沿觸發(fā)型觸發(fā)器。將內(nèi)部時鐘信號CLKint輸入到第一到第四后處理觸發(fā)器FF2a到FF2d的時鐘輸入端CK中。
在輸入到時鐘輸入端CK的內(nèi)部時鐘信號CLKint的正邊沿，第一到第四后處理觸發(fā)器FF2a到FF2d鎖存輸入到時鐘輸入端CK的第一到第四中間C/A信號CA’-a，CA’-b，CA’-c和CA’-d。第一到第四后處理觸發(fā)器FF2a到FF2d連續(xù)輸出來自數(shù)據(jù)輸出端Q的的鎖存數(shù)據(jù)(第一到第四中間C/A信號CA’-a，CA’-b，CA’-c和CA’-d的值)，至少直到下一個正邊沿(參看附圖7和8中的CLKint@FF2和CA’-a，CA’-b，CA’-c和CA’-d)。附帶地，為了簡要描述，在附圖8中將輸出指定為真實信號。根據(jù)第四實施例，將第一到第四后處理觸發(fā)器FF2a到FF2d的輸出稱為第五到第八中間C/A信號CA-a，CA-b，CA-c，CA-d。在此，k是自然數(shù)。第五到第八中間C/A信號CA-a，CA-b，CA-c，CA-d至少保存第k，k+1，k+2，k+3 C/A信號CAint的信號值，該信號偏離外部時鐘信號WCLK一個周期，該信號的周期是外部時鐘信號WCLK周期的四倍。將第五到第八中間C/A信號CA-a，CA-b，CA-c，CA-d輸入到選擇器412中。
根據(jù)開關(guān)411的輸出，選擇器412選擇信號。開關(guān)411與開關(guān)410具有相同的結(jié)構(gòu)。開關(guān)411產(chǎn)生第五到第八開關(guān)信號，這些開關(guān)信號的周期是內(nèi)部時鐘信號CLKint周期的四倍，且占空率為1/4。第五到第八開關(guān)信號具有順序偏離內(nèi)部時鐘信號CLKint一個周期的相位。根據(jù)第五到第八開關(guān)信號，選擇器412順序選擇所輸入的第五到第八中間C/A信號CA-a，CA-b，CA-c，CA-d并輸出所選擇的C/A信號CAint。所選擇的C/A信號與那些C/A信號CAint具有相同的信號內(nèi)容。所選擇的C/A信號通過包括預(yù)驅(qū)動器408和輸出反相器409的驅(qū)動器(即寄存器40c的輸出裝置)發(fā)送并通過內(nèi)部C/A總線130(附圖8中的CA@DRAM-avg)作為內(nèi)部C/A信號Caout_j供給DRAM裝置60。余下的C/A信號具有相似的處理過程。
參照附圖8，根據(jù)第四實施例，可以理解的是，在寄存器40c中能充分保證設(shè)置時間(tS)和保持時間(tH)。此外，對DRAM裝置60也能充分保證設(shè)置時間(tS)和保持時間(tH)。附圖8是當(dāng)外部時鐘信號WCLK的頻率在500MHz(周期為2000ps)時的時序圖。可以理解的是，根據(jù)該操作，當(dāng)外部時鐘信號WCLK的頻率在200MHz(周期為5000ps)時，也能夠充分保證設(shè)置時間(tS)和保持時間(tH)。根據(jù)第四實施例，將所需的時鐘數(shù)量壓縮為3.0(參看附圖8中的WCLK@Reg和CA@dram-avg)，其中所需的時鐘數(shù)量是從將C/A信號輸入到寄存器40c中的外部時鐘信號WCLK之上升邊沿到在DRAM裝置60中定時C/A信號的定時(即附加等待時間)之間所需的時鐘數(shù)量。。
根據(jù)第四實施例，延遲FF(D-FF)作為觸發(fā)器以例子示出。但是，如第一到第三實施例所描述的，如果延遲FF的連接關(guān)系改變?yōu)槿缦?，則將與上面的描述進行相同的操作。即，將第一到第四預(yù)處理觸發(fā)器FF1a到FF1d的數(shù)據(jù)輸出端Q連接到第一到第四后處理觸發(fā)器FF2a到FF2d的數(shù)據(jù)輸入端D。在這種情況下，第一到第四后處理觸發(fā)器FF2a到FF2d鎖存第一到第四中間C/A信號CA’-a，CA’-b，CA’-c和CA’-d的反相信號。因此第一到第四后處理觸發(fā)器FF2a到FF2d的數(shù)據(jù)輸出端Q的輸出信號是第五到第八中間C/A信號CA-a，CA-b，CA-c，CA-d的反相信號?？扇〈氖?，第一到第四后處理觸發(fā)器FF2a到FF2d的數(shù)據(jù)反相輸出端Q_b的輸出信號變成與第五到第八中間C/A信號C/A-a，CA-b，CA-c，CA-d相同的信號，且因此，將它們輸入到選擇器412中。根據(jù)本發(fā)明的第四實施例，上述連接關(guān)系的變化基本上沒有改變該操作，且包括在該發(fā)明的范圍內(nèi)。根據(jù)本發(fā)明的第四實施例在沒有背離本發(fā)明的范圍的情況下可以用另一個觸發(fā)器來取代延遲FF。
如上所述，根據(jù)本發(fā)明，寄存器使用作為鎖存信號的C/A信號是通過外部時鐘信號臨時鎖存的結(jié)構(gòu)，且此后，將鎖存輸出通過內(nèi)部時鐘信號進一步鎖存。因此，只要工作頻率恒定，在不考慮安裝存儲裝置數(shù)量的寄存器之鎖存操作中將能充分保證設(shè)置時間和保持時間。在本發(fā)明中，進一步，解壓C/A信號以便臨時具有n2倍的周期且解壓數(shù)據(jù)通過在寄存器中的內(nèi)部時鐘信號來鎖存。因此，在不考慮安裝存儲裝置數(shù)量和頻率級的寄存器之鎖存操作中能充分保證設(shè)置時間和保持時間。特別地，當(dāng)操作頻段在200MHz或更大時，上述優(yōu)點是顯著的。當(dāng)C/A信號在寄存器中臨時具有兩倍的周期時，上述優(yōu)點可以使用相對簡單的結(jié)構(gòu)來實現(xiàn)。
權(quán)利要求
1.一種安裝在存儲模塊中的寄存器，該模塊包括多個存儲裝置，所述的寄存器接收一外部時鐘信號和一指令/地址信號，該信號由來自存儲模塊外邊的芯片組的多個連續(xù)值表示，并對所述的存儲裝置產(chǎn)生一內(nèi)部指令/地址信號，所述的寄存器包括一延遲鎖定環(huán)路電路，用于接收所述的外部時鐘信號，調(diào)整延遲數(shù)量，并產(chǎn)生一內(nèi)部時鐘信號；第一鎖存裝置，用于根據(jù)所述的外部時鐘信號鎖存所述的指令/地址信號，并產(chǎn)生第一中間指令/地址信號；第二鎖存裝置，用于根據(jù)所述的內(nèi)部時鐘信號鎖存所述的第一中間指令/地址信號，并產(chǎn)生第二中間指令/地址信號；和一輸出裝置，用于根據(jù)所述的第二中間指令/地址信號輸出所述的內(nèi)部指令/地址信號。
2.一種根據(jù)權(quán)利要求1所述的寄存器，其中所述的外部時鐘信號的頻率不小于200MHz且不大于600MHz。
3.一種安裝在存儲模塊中的寄存器，該模塊包括多個存儲裝置，所述的寄存器接收一外部時鐘信號和一指令/地址信號，該信號由來自存儲模塊外邊的芯片組的多個連續(xù)值表示，并對所述的存儲裝置產(chǎn)生一內(nèi)部指令/地址信號，所述的寄存器包括一延遲鎖定環(huán)路電路，用于接收所述的外部時鐘信號，調(diào)整延遲數(shù)量，并產(chǎn)生一內(nèi)部時鐘信號；比率轉(zhuǎn)換裝置，用于接收所述的指令/地址信號并產(chǎn)生第一和第二中間指令/地址信號，該中間信號的頻率是所述指令/地址信號頻率的一半，所述第一和第二中間指令/地址信號具有第奇數(shù)和第偶數(shù)指令/地址信號之一，所述的第二中間指令/地址信號具有另一個第奇數(shù)和第偶數(shù)指令/地址信號；鎖存裝置，用于根據(jù)所述的內(nèi)部時鐘信號鎖存所述的第一和第二中間指令/地址信號，并產(chǎn)生第三和第四中間指令/地址信號；輸出裝置，用于通過所述內(nèi)部時鐘信號的一半頻率來交替選擇所述的第三和第四中間指令/地址信號，并輸出所述的內(nèi)部指令/地址信號。
4.一種根據(jù)權(quán)利要求3所述的寄存器，其中所述外部時鐘信號的頻率不小于200MHz且不大于600MHz。
5.一種根據(jù)權(quán)利要求3所述的寄存器，其中在所述第一中間指令/地址信號和所述第二中間指令/地址信號之間的相位差為所述的外部時鐘信號的一個周期。
6.一種根據(jù)權(quán)利要求3所述的寄存器，其中所述的比率轉(zhuǎn)換裝置包括一1/2分頻器，用于將所述的外部時鐘信號的頻率分為兩個頻帶并產(chǎn)生第一臨時外部時鐘信號，該信號的周期是所述外部時鐘信號的兩倍；一連接到所述1/2分頻器上的附加延遲鎖定環(huán)路電路，用于控制所述的1/2分頻器相對于所述的第一臨時外部時鐘信號的延遲并產(chǎn)生第二臨時外部時鐘信號；一連接到所述附加延遲鎖定環(huán)路電路上的第一預(yù)處理觸發(fā)器，用于根據(jù)所述的第二臨時外部時鐘信號鎖存所述的指令/地址信號，并產(chǎn)生所述的第一中間指令/地址信號；和一連接到所述附加延遲鎖定環(huán)路電路上的第二預(yù)處理觸發(fā)器，用于根據(jù)所述的第二臨時外部時鐘信號的反相信號鎖存所述的指令/地址信號，并產(chǎn)生所述的第二中間指令/地址信號。
7.一種根據(jù)權(quán)利要求3所述的寄存器，其中所述的比率轉(zhuǎn)換裝置包括一1/2分頻器，用于將所述外部時鐘信號的頻率分為兩個頻帶并產(chǎn)生一臨時外部時鐘信號，該臨時外部信號的周期是所述外部時鐘信號的兩倍；一連接到所述1/2分頻器上的第一預(yù)處理觸發(fā)器，用于根據(jù)所述的臨時外部時鐘信號鎖存所述的指令/地址信號，并產(chǎn)生所述的第一中間指令/地址信號；和一連接到所述1/2分頻器上的第二預(yù)處理觸發(fā)器，用于根據(jù)所述的臨時外部時鐘信號的反相信號鎖存所述的指令/地址信號，并產(chǎn)生所述的第二中間指令/地址信號。
8.一種根據(jù)權(quán)利要求6所述的寄存器，其中所述的鎖存裝置包括一連接到所述延遲鎖定環(huán)路電路和第一預(yù)處理觸發(fā)器上的第一后處理觸發(fā)器，用于根據(jù)所述的內(nèi)部時鐘信號鎖存所述的第一中間指令/地址信號，并輸出所述的第三中間指令/地址信號；和一連接到所述附加延遲鎖定環(huán)路電路和第二預(yù)處理觸發(fā)器上的第二后處理觸發(fā)器，用于根據(jù)所述的內(nèi)部時鐘信號鎖存所述的第二中間指令/地址信號，并輸出所述的第四中間指令/地址信號。
9.一種根據(jù)權(quán)利要求7所述的寄存器，其中所述的鎖存裝置包括一連接到所述延遲鎖定環(huán)路電路和第一預(yù)處理觸發(fā)器上的第一后處理觸發(fā)器，用于根據(jù)所述的內(nèi)部時鐘信號鎖存所述的第一中間指令/地址信號，并輸出所述的第三中間指令/地址信號；和一連接到所述延遲鎖定環(huán)路電路和第二預(yù)處理觸發(fā)器上的第二后處理觸發(fā)器，用于根據(jù)所述的內(nèi)部時鐘信號鎖存所述的第二中間指令/地址信號，并輸出所述的第四中間指令/地址信號。
10.一種根據(jù)權(quán)利要求8所述的寄存器，其中所述的輸出裝置包括一附加1/2分頻器，用于將所述內(nèi)部時鐘信號的頻率分為兩個頻帶并產(chǎn)生一臨時內(nèi)部時鐘信號，該臨時內(nèi)部時鐘信號的周期是所述內(nèi)部時鐘信號的兩倍；一連接到所述1/2分頻器和所述第一和第二后處理觸發(fā)器上的選擇器，用于根據(jù)所述的臨時內(nèi)部時鐘信號交替選擇所述的第三和第四中間指令/地址信號，并輸出所選擇的指令/地址信號；和一驅(qū)動器，用于根據(jù)所選擇的指令/地址信號產(chǎn)生所述的內(nèi)部指令/地址信號。
11.一種根據(jù)權(quán)利要求9所述的寄存器，其中所述的輸出裝置包括一附加1/2分頻器，用于將所述內(nèi)部時鐘信號的頻率分為兩個頻帶并產(chǎn)生一臨時內(nèi)部時鐘信號，該臨時內(nèi)部時鐘信號的周期是所述內(nèi)部時鐘信號的兩倍；一連接到所述附加1/2分頻器和所述第一和第二后處理觸發(fā)器上的選擇器，用于根據(jù)所述的臨時內(nèi)部時鐘信號交替選擇所述的第三和第四中間指令/地址信號，并輸出所選擇的指令/地址信號；和一驅(qū)動器，用于根據(jù)所選擇的指令/地址信號產(chǎn)生所述的內(nèi)部指令/地址信號。
12.一種根據(jù)權(quán)利要求3所述的寄存器，進一步包括外部時鐘調(diào)節(jié)裝置，通過使用在所述外部時鐘信號和所述外部時鐘信號的反相信號之間的交叉點，來產(chǎn)生可調(diào)的外部時鐘信號，并將所述可調(diào)的外部時鐘信號作為所述外部時鐘信號供給所述延遲鎖定環(huán)路電路和所述比率轉(zhuǎn)換裝置。
13.一種安裝在存儲模塊中的寄存器，該模塊包括多個存儲裝置，所述的寄存器接收一外部時鐘信號和一指令/地址信號，該信號由來自存儲模塊外邊的芯片組的多個連續(xù)值表示，并對所述的存儲裝置產(chǎn)生一內(nèi)部時鐘信號，所述的寄存器包括一延遲鎖定環(huán)路電路，用于接收所述的外部時鐘信號，調(diào)整延遲數(shù)量，并產(chǎn)生一內(nèi)部時鐘信號；比率轉(zhuǎn)換裝置，用于接收所述的指令/地址信號并產(chǎn)生第一到第n中間指令/地址信號，該信號的頻率是所述指令/地址信號頻率的1/n2(其中n是自然數(shù)，且不小于2)，所述的第一到第n中間指令/地址信號具有從所述指令/地址信號的多個連續(xù)值中以n-1個值的間隔順序選擇的值；鎖存裝置，用于根據(jù)所述的內(nèi)部時鐘信號鎖存所述的第一到第n中間指令/地址信號，并產(chǎn)生第n+1到第2n中間指令/地址信號；輸出裝置，用于通過所述內(nèi)部時鐘信號的1/n2頻率來順序選擇所述的第n+1到第2n中間指令/地址信號，并輸出所述的內(nèi)部指令/地址信號。
14.一種根據(jù)權(quán)利要求13所述的寄存器，其中所述外部時鐘信號的頻率不小于200MHz且不大于600MHz。
15.一種存儲模塊，包括一根據(jù)權(quán)利要求1所述的寄存器和多個存儲裝置，所有這些都設(shè)置在一個襯底上。
16.一種根據(jù)權(quán)利要求15所述的存儲模塊，其中所述存儲裝置的數(shù)量不小于4且不大于18。
17.一種存儲系統(tǒng)，包括一根據(jù)權(quán)利要求15所述的存儲模塊和一芯片組。
18.一種存儲模塊，包括一根據(jù)權(quán)利要求3所述的寄存器和多個存儲裝置，所有這些都設(shè)置在一個襯底上。
19.一種根據(jù)權(quán)利要求18所述的存儲模塊，其中所述存儲裝置的數(shù)量不小于4且不大于18。
20.一種存儲系統(tǒng)，包括一根據(jù)權(quán)利要求18所述的存儲模塊和一芯片組。
21.一種存儲模塊，包括一根據(jù)權(quán)利要求13所述的寄存器和多個存儲裝置，所有這些都設(shè)置在一個襯底上。
22.一種根據(jù)權(quán)利要求21所述的存儲模塊，其中所述存儲裝置的數(shù)量不小于4且不大于18。
23.一種存儲系統(tǒng)，包括一根據(jù)權(quán)利要求21所述的存儲模塊和一芯片組。
24.一種存儲系統(tǒng)，包括安裝在存儲模塊中的寄存器，該模塊包括多個存儲裝置，所述的寄存器接收一外部時鐘信號和一指令/地址信號，該信號由來自存儲模塊外邊的芯片組的多個連續(xù)值表示，并對所述的存儲裝置產(chǎn)生一內(nèi)部指令/地址信號，其中所述的寄存器包括一延遲鎖定環(huán)路電路，用于接收所述的外部時鐘信號，調(diào)整延遲數(shù)量，并產(chǎn)生一內(nèi)部時鐘信號；且其中外部時鐘的所需數(shù)量至少為2.0，其中外部時鐘的所需數(shù)量是從用于將指令/地址信號輸入到寄存器中的外部時鐘信號之上升邊沿到，用于通過外部時鐘信號將相應(yīng)于指令/地址信號的內(nèi)部指令/地址信號輸入進所述的存儲裝置的定時之間之外部時鐘的所需數(shù)量。
25.一種設(shè)置在存儲模塊中的寄存器，所述的寄存器包括第一鎖存電路，用于根據(jù)第一時鐘信號鎖存從所述的存儲模塊外邊輸入的指令/地址信號，并輸出鎖存輸出作為第一內(nèi)部指令/地址信號；和第二鎖存電路，用于根據(jù)第二時鐘信號鎖存所述的第一中間指令/地址信號，并輸出鎖存輸出作為第二內(nèi)部指令/地址信號。
26.一種根據(jù)權(quán)利要求25所述的寄存器，其中所述的第一時鐘信號是從所述的存儲模塊的外邊輸入的外部時鐘信號，且所述的第二時鐘信號是根據(jù)所述的外部時鐘信號產(chǎn)生的內(nèi)部時鐘信號。
27一種根據(jù)權(quán)利要求26所述的寄存器，進一步包括一延遲鎖定環(huán)路電路，用于根據(jù)所述的外部時鐘信號產(chǎn)生所述的內(nèi)部時鐘信號。
全文摘要
本發(fā)明涉及安裝存儲裝置不受數(shù)量限制的寄存器和存儲模塊。第一和第二預(yù)處理觸發(fā)器通過一時鐘鎖存輸入到寄存器中的指令/地址信號，該時鐘的頻率是外部時鐘信號和它的反相信號頻率的1/2。因此，將指令/地址信號解壓為一組信號，該組信號臨時具有兩倍的周期。例如，這組信號之一僅具有第偶數(shù)指令/地址信號的數(shù)據(jù)內(nèi)容，而另一信號僅具有第奇數(shù)指令/地址信號的數(shù)據(jù)內(nèi)容。因為這組信號的周期是指令/地址信號的兩倍，第一和第二后處理觸發(fā)器能根據(jù)由延遲鎖定環(huán)路電路產(chǎn)生的內(nèi)部時鐘信號來鎖存信號，在這種狀態(tài)下，能夠充分保證設(shè)置時間和保持時間。
文檔編號G06F12/06GK1400514SQ0212718
公開日2003年3月5日 申請日期2002年7月30日 優(yōu)先權(quán)日2001年7月30日
發(fā)明者西尾洋二, 船場誠司, 柴田佳世子, 管野利夫, 池田博明, 飯塚拓夫, 反町正之 申請人:爾必達(dá)存儲器股份有限公司, 日立東部半導(dǎo)體株式會社, 株式會社日立制作所