專利名稱：適合寬頻帶的寄存器和信號發(fā)生方法
技術(shù)領(lǐng)域：
本發(fā)明涉及注冊存儲器模塊，尤其涉及寄存器內(nèi)具有延遲鎖存環(huán)(以下稱DLL)電路的存儲器模塊。
目前，具有4到18個存儲器裝置的多類型的存儲器模塊，憑借其是否提供錯誤校驗碼(ECC)功能，或者其功能是否實現(xiàn)，已進入市場。配置在單個存儲器模塊上的存儲器裝置的工作頻率是變化的。另一方面，在現(xiàn)有技術(shù)中，使用單個存儲器的方法用于相應的工作頻率和安裝存儲器裝置的數(shù)量。因為在形成鎖存電路的觸發(fā)器中，設(shè)定時間和保持時間是合適的。
但是，在設(shè)計和生產(chǎn)能適應任何工作頻率和任何數(shù)目安裝存儲器的單一寄存器的情況下，部件的效率高于在設(shè)計和生產(chǎn)適應工作頻率和一定數(shù)目安裝存儲器的單一寄存器情況下的部件效率。換句話說，要求是寄存器的狀況，安裝存儲器裝置中的獨立寄存器能適應所要求的在用頻帶。比如說，在用頻帶有200到300MHz的時鐘頻率。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種能適應寬帶并獨立于安裝存儲器數(shù)量的裝置。
為解決上面提到的問題，在本發(fā)明中，寄存器中安裝了DLL電路。DLL電路根據(jù)芯片組分配的外部時鐘信號，通過使用排列在寄存器外部的外部延遲復制電路和排列在寄存器內(nèi)的內(nèi)部延遲復制電路控制延遲運行，并產(chǎn)生規(guī)定鎖存運行的內(nèi)部時鐘信號。外部延遲復制電路指明從寄存器到存儲器裝置的內(nèi)部C/A總線上的傳遞延遲時間。內(nèi)部延遲復制電路指示寄存器輸出單元的延遲時間(寄存器適應內(nèi)部C/A總線裝置驅(qū)動器，包括緩存器和反相器)。DLL電路的延遲控制通過外部延遲復制電路和內(nèi)部延遲復制電路指示的全部延遲時間先期裝載外部時鐘信號。
其次，現(xiàn)在廣泛應用4到18個安裝存儲器裝置是都知道的，要求的頻帶范圍是200到300MHz，所以寄存器觸發(fā)器的鎖存運行是可模擬的。特別是，固定的合適時間(1600ps)被設(shè)置到外部延遲復制電路，以便適應從寄存器到存儲器裝置具有最長的傳輸延遲時間的18個安裝存儲器裝置。
結(jié)果，寄存器輸出裝置(輸出緩存器)要求的延遲特性依賴于所用的外部時鐘信號的頻率。
然而，設(shè)置的單個的輸出緩存器，即單個的延遲復制電路的延遲特性適合上面提到的所有延遲頻率。特別是基于模擬和實驗，輸出緩存器(內(nèi)部延遲復制電路)延遲的最小時間能設(shè)置在1580ps，最大時間因而能設(shè)置到1720ps，單個的寄存器能適合整個要求的頻帶。但是，由于最大值對最小值的比率約為1.09，也就是最小的、正常的電路不能實現(xiàn)上面提到的適應性?？紤]到已經(jīng)形成的輸出緩存器(內(nèi)部延遲復制電路)延遲時間，要求的頻帶分成兩個頻帶，一個頻帶為200到250MHz(第一個子頻帶)，一個頻帶為250到300MHz(第二個子頻帶)，繼而，緩存器(內(nèi)部延遲復制電路)形成延遲時間以適應兩個頻帶。輸出緩存器(內(nèi)部延遲復制電路)的延遲時間根據(jù)使用頻率的子頻帶轉(zhuǎn)換。
具體地說，為解決上面提到的問題，本發(fā)明基于上面考慮，為注冊的存儲器模塊提供具有下述特殊結(jié)構(gòu)的寄存器。
根據(jù)本發(fā)明的第一方面，安裝在存儲器模塊上的寄存器包括多個存儲器裝置。外部時鐘信號和指令/地址(以下稱C/A)信號從存儲器模塊外面的芯片組供到寄存器。寄存器從外部時鐘信號產(chǎn)生內(nèi)部時鐘信號，根據(jù)內(nèi)部時鐘信號捕捉C/A信號，從而為存儲器裝置產(chǎn)生一個內(nèi)部C/A信號。指明對應內(nèi)部C/A信號到多個存儲器裝置的到達時間的傳輸延遲信號的外部延遲復制電路連接到寄存器。寄存器形成內(nèi)部延遲復制電路，指示產(chǎn)生與內(nèi)部時鐘信號相適應的內(nèi)部C/A信號的延遲時間，寄存器還與內(nèi)部延遲復制電路和外部延遲復制電路一起形成延遲控制環(huán)。寄存器包括延遲鎖存環(huán)電路，該電路通過內(nèi)部延遲和外部延遲復制電路指示的預定時間，用預先加載外部時鐘信號產(chǎn)生內(nèi)部時鐘信號；寄存器還包括觸發(fā)器，根據(jù)內(nèi)部時鐘信號鎖存C/A信號，產(chǎn)生中間C/A信號，寄存器還包括輸出單元，緩存中間C/A信號，輸出內(nèi)部C/A信號。
在本發(fā)明第一方面的寄存器中，輸出裝置和內(nèi)部延遲復制電路分別有多個轉(zhuǎn)換時間。
寄存器還包括選擇單元，用于選擇外部寄存器、輸出裝置和內(nèi)部延遲復制電路的一次延遲。
根據(jù)本發(fā)明的第二方面，存儲器模塊，包括寄存器，連接寄存器的外部延遲復制電路，多個存儲器裝置，其中，如從寄存器到多個存儲器裝置的內(nèi)部C/A信號的到達時間一樣，傳輸延遲時間對應存儲器裝置的數(shù)量在預定的數(shù)量范圍內(nèi)是最大值。
根據(jù)本發(fā)明的第三方面，存儲器系統(tǒng)，包括存儲器模塊和芯片組。
根據(jù)本發(fā)明的第四方面，存儲器系統(tǒng)有存儲器模塊，包括多個存儲器裝置，包含寄存器，用于接收來自存儲器模塊外部芯片組的外部時鐘信號和C/A信號，并為存儲器裝置產(chǎn)生內(nèi)部C/A信號。在這種情況下，寄存器包括延遲鎖存環(huán)(DLL)電路，根據(jù)預先設(shè)定的延遲時間，接收外部時鐘信號和產(chǎn)生內(nèi)部時鐘信號。用于捕捉C/A信號到寄存器的來自外部時鐘信號上升沿的外部時鐘的必要數(shù)目與通過外部時鐘信號捕捉對應C/A信號到存儲器裝置的內(nèi)部C/A信號的時間之比是1.5。
根據(jù)本發(fā)明的第五方面，提供下述信號發(fā)生方法。
就是說，按照本發(fā)明第五方面信號發(fā)生方法，寄存器安裝到包括多個存儲器裝置的存儲器模塊。寄存器從存儲器模塊外部的芯片組接收C/A信號，并產(chǎn)生存儲器裝置的內(nèi)部C/A信號。寄存器包括延遲鎖存環(huán)(DLL)電路，以控制多個外部時鐘信號的延遲，使用與內(nèi)部C/A信號到存儲器裝置的到達時間一樣的傳輸延遲時間的第一個延遲復制電路產(chǎn)生內(nèi)部時鐘信號，第二延遲復制電路指明寄存器中輸出裝置的延遲時間。寄存器還包括觸發(fā)器，根據(jù)內(nèi)部時鐘信號鎖存C/A信號，產(chǎn)生對應內(nèi)部C/A信號的信號。
此外，根據(jù)本發(fā)明的第五方面，信號產(chǎn)生方法是這樣的方法，只要外部時鐘信號的頻率屬于預設(shè)的頻帶，存儲器裝置的數(shù)目屬于預設(shè)的數(shù)目范圍，產(chǎn)生對應任何級別的外部時鐘信號的頻率和任何數(shù)量的存儲器裝置的的內(nèi)部C/A信號。在信號發(fā)生方法中，第一個延遲復制電路固定并設(shè)置到對應的預定數(shù)量范圍內(nèi)的最大值，預定的頻帶分成多個子頻帶，第二個延遲復制電路指示的延遲時間設(shè)置為每個子頻帶轉(zhuǎn)換，第二個延遲復制電路的延遲時間根據(jù)屬于真正實際使用的外部時鐘信號頻率的子頻率轉(zhuǎn)換。
根據(jù)本發(fā)明的實施例，寄存器能適合有4到18個存儲器裝置的存儲器模塊，還能適合200到300MHz的工作頻帶。在詳細描述寄存器之前，先描述存儲器模塊、時鐘發(fā)生器、芯片組等的全部結(jié)構(gòu)。
在這里，做為存儲器裝置，將描述有總數(shù)18個動態(tài)隨機存取內(nèi)存裝置(DRAM，以下用DRAM)的模塊，每側(cè)有9個DRAM裝置。根據(jù)實施實例，存儲器模塊用于計算機母板的嵌入接口。
參考

圖1，母板(未顯示)包括時鐘發(fā)生器10，芯片組20和多個存儲器模塊30。時鐘發(fā)生器10和芯片組20與存儲器模塊30一起組成存儲器系統(tǒng)。每個存儲器模塊包括寄存器40，外部延遲復制電路50和多個DRAM裝置60，所有裝置安裝在母板上。
時鐘發(fā)生器10向芯片組20提供基礎(chǔ)時鐘。根據(jù)基礎(chǔ)時鐘，芯片組20向存儲器模塊30的寄存器40提供C/A信號S120或類似信號。如后面將描述的一樣，寄存器40包括DLL電路和一個內(nèi)部延遲復制電路。根據(jù)C/A信號120，寄存器40產(chǎn)生內(nèi)部C/A信號130，并向每個DRAM裝置傳輸產(chǎn)生的信號，同時使用內(nèi)部延遲復制電路和外部延遲復制電路50控制DLL電路內(nèi)的延遲總量。
外部延遲復制電路50對于存儲器模塊30的所有DRAM裝置是共用的。根據(jù)這個實施實例，外部延遲復制電路50被設(shè)置為對應所有4到18個DRAM裝置60，特別是，對應所提供的DRAM裝置數(shù)目的最大值，即從寄存器40到DRAM60延遲時間(1600ps)，如果提供的18個DRAM裝置被設(shè)置盜外部延遲復制電路50。
根據(jù)實施實例，更特殊的是，DQ總線(未顯示)和WCLK總線100和110有92個短線結(jié)構(gòu)。特別的是，DRAM裝置60的WCLK總線100已安排，每個DRAM裝置60安裝到存儲器模塊30的一側(cè)，供給DRAM裝置60的WCLK總線100的時鐘作為時鐘WCLK_d，以便與提供寄存器40的WCLK總線110的時鐘區(qū)分。
根據(jù)實例，WCLK總線100傳輸補充的信號，包括DRAM裝置60的外部時鐘信號WCLK_d和外部時鐘信號的反信號WCLKd_b。參考符號“b”，意思是相反，其他下面特指信號與此相同。WCLK總線110傳輸補充信號，包括外部時鐘信號WCLK和外部時鐘信號WCLK的相反信號WCLK_b。從芯片組20傳輸?shù)酱鎯ζ髂K30的C/A信號S120的總線(外部C/A總線)120有大約25個短線結(jié)構(gòu)，有短線結(jié)構(gòu)的總線由終端電阻器150終止。從寄存器傳輸?shù)矫總€DRAM裝置60的外部C/A信號S130的總線(內(nèi)部C/A總線)130使用2級總線結(jié)構(gòu)(以下指雙T分支結(jié)構(gòu))。
從上述描述可以理解，當安裝的DRAM裝置的數(shù)量最大時，考慮內(nèi)部C/A總線130傳輸延遲而設(shè)置外部延遲復制電路50。
參考圖2，寄存器40包括時鐘的輸入電路401，DLL電路402和內(nèi)部延遲復制電路403，時鐘的輸入電路401輸入外部時鐘信號WCLK和反向信號WCLK_b，并產(chǎn)生時鐘信號WCLKint。就是說，時鐘信號WCLKint通過用外部時鐘信號WCLK和反向WCLK_b之間的交叉點生成，是調(diào)整過的時鐘信號WCLK，它的電壓變化的影響是被抵制的。DLL電路402接收時鐘信號WCLKint，通過用內(nèi)部延遲復制電路403和外部延遲復制電路50控制延遲，并產(chǎn)生內(nèi)部時鐘信號CLKint。
內(nèi)部時鐘信號CLKint是由先期裝載外部時鐘信號WCLK，用預設(shè)的延遲時間輸入到寄存器40而得到的。延遲時間等于內(nèi)部延遲復制電路403和外部延遲復制電路50指定的延遲時間之和。內(nèi)部延遲復制電路403指定的延遲時間對應于寄存器40輸出單元的輸出緩存延遲時間。輸出緩存延遲時間是從內(nèi)部時鐘信號CLKint到內(nèi)部C/A信號C/Aout的延遲時間(圖1中的S130)。寄存器40的輸出裝置包括有前驅(qū)動器406的驅(qū)動器和輸出反相器407。外部延遲復制電路50指定的延遲時間指示存儲器模塊30上的內(nèi)部C/A信號C/Aout(S130)的傳輸延遲時間。傳遞延遲時間是內(nèi)部C/A信號C/Aout到DRAM裝置60的到達時間。
設(shè)置寄存器40的輸出緩存器的延遲時間和內(nèi)部延遲復制電路403的傳輸延遲時間，以便把頻率劃分為第一和第二子頻帶條件下，延遲時間能夠適應第一和第二子頻帶。
圖3顯示內(nèi)部延遲復制電路403的結(jié)構(gòu)。內(nèi)部延遲復制電路403包括第一延遲電路501和第二延遲電路502，二者是并聯(lián)的，選擇器503連接第一延遲電路501和第二延遲電路502的輸出側(cè)。在第一個延遲電路501中，5個反相器串聯(lián)。在第二個電路502中，3個反相器串聯(lián)。選擇器503包括2個nMOS晶體管和2個pMOS晶體管，用于形成兩個開關(guān)503a和503b和一個反相器。此外，選擇器503包括連接到開關(guān)503a和503b及反相器的選擇針404。
當高電壓供到選擇針404時，開關(guān)503a接通而開關(guān)503b斷開。相反，當?shù)碗妷汗┑竭x擇針404，開關(guān)503a斷開而開關(guān)503b接通。換句話說，當高電壓供到選擇針404，第一延遲電路501的延遲時間被選擇。當?shù)碗妷汗┑竭x擇針404，第二延遲電路502的延遲時間被選擇。選擇的延遲時間和外部延遲復制電路50的延遲時間使內(nèi)部時鐘信號CLKint產(chǎn)生。
參考圖3很容易明白，第一個延遲電路501的延遲時間比第二個延遲電路502的延遲時間長。所以，第一個子頻帶比第二個子頻帶低，正如以后所描述，第一個延遲電路501對應第一個子頻帶，第二個延遲電路對應于第二個子頻帶。
另一方面，寄存器的輸出單元組成如下，當高電壓供到選擇針404，信號經(jīng)前驅(qū)動器406傳輸，因而增加較長的延遲時間。當?shù)碗妷汗┑竭x擇針404，信號通過前驅(qū)動器406，增加較短的延遲時間。
參考圖2和圖3將會理解，寄存器40中輸出緩存器的延遲時間和內(nèi)部延遲復制電路403的延遲時間通過選擇針404很容易在寄存器40外轉(zhuǎn)換。存儲器將向提供選擇針404一樣提供另外的接點，或可以使用排列在寄存器40內(nèi)的模式觸發(fā)器的輸出。
回到圖2，C/A信號CAin_i到CAin_j(圖1中的S120)，經(jīng)外部C/A總線120傳遞，依據(jù)具體情況，屬于產(chǎn)生每個信號的內(nèi)部C/A信號。下面描述一個C/A信號CAin_j。
C/A信號CAin_j輸入到寄存器40，那么，輸入的C/A信號CAin_j與相關(guān)的C/A信號的輸入電路405的參考電壓Vref相比較，并改變成C/A信號CAint，它是通過抑制電壓變化的影響而得到的。反相器安排在C/A信號的輸入電路405，C/A信號CAint是C/A信號CAin_j的反向信號。順便提及，參考圖5，后面將要描述，C/A信號表示為簡述的目的的真信號，并輸入到觸發(fā)器FF的數(shù)據(jù)輸入終端D。
觸發(fā)器FF是正沿觸發(fā)型觸發(fā)器，內(nèi)部時鐘信號CLKint輸入到觸發(fā)器FF的時鐘輸入終端CK，觸發(fā)器FF在輸入到時鐘輸入終端CK的內(nèi)部時鐘信號CLKint的正沿(上升沿)，鎖存輸入到數(shù)據(jù)輸入終點D的C/A信號。觸發(fā)器FF從數(shù)據(jù)輸出終端Q持續(xù)地輸出鎖存的數(shù)據(jù)(C/A信號C/Aint的值)作為中間C/A信號，直到下一個正沿到來。
中間C/A信號經(jīng)過寄存器40的輸出裝置設(shè)定，并進一步傳輸?shù)絻?nèi)部C/A總線130作為內(nèi)部C/A信號C/Aout(圖1中的S130)。如上面提到的，寄存器40的輸出單元包括驅(qū)動器(內(nèi)部C/A總線驅(qū)動器)，該驅(qū)動器包括前驅(qū)動器408和輸出反相器407。內(nèi)部C/A信號CAout_i到CAout_j被傳遞到內(nèi)部C/A總線130，并供給到DRAM裝置60。
下一步，參考有關(guān)圖4和圖5的實施實例，用特殊的數(shù)字描述寄存器的工作原理。
圖4顯示輸出緩存器延遲的頻率特性，輸出緩存器的延遲意味著寄存器40輸出裝置的延遲，在下面簡寫為OBD。
圖5顯示外部時鐘信號WCLK是300MHz的情況時的時間圖示。
在這以下，描述上面的寄存器的結(jié)構(gòu)和運行，以達到清楚理解的目的。本發(fā)明不局限于下面的特殊描述。
根據(jù)實例，在存儲器系統(tǒng)中，假設(shè)所用的頻帶是200到300MHz，安裝到一個存儲器模塊的存儲器裝置的數(shù)目是4到18。存儲器模塊30的加載量是可調(diào)整的。就是說，當從寄存器40到DRAM裝置60的延遲時間(內(nèi)部C/A總線130的傳輸延遲時間)在18個存儲器裝置的情況下是1600ps時，在4個存儲器裝置的情況是1600ps，外部延遲復制電路50的延遲時間也是1600ps。
在上述情況下，通過檢查輸出緩存器延遲時間最大值和最小值(OBDmax和OBDmin)的頻率特性，可得到圖4顯示的特性，以滿足寄存器40內(nèi)觸發(fā)器FF的設(shè)定時間和保持時間。
圖4所示的特性很容易理解，當所用頻帶是200到300MHz時，單個的輸出緩存器覆蓋此頻帶。在使用內(nèi)部延遲復制電路的情況下，只設(shè)置一個延遲量，延遲量的最大值設(shè)置到1720ps，最小值是1580ps。換言之，內(nèi)部時鐘信號CLKint的上升沿存在的時間區(qū)域僅是140ps(＝1720ps-1580ps)。
根據(jù)實例，由于實現(xiàn)上述輸出緩存器是非常困難的，即內(nèi)部延遲復制電路由現(xiàn)在使用的技術(shù)形成，所用的頻帶(200到300MHz)被分成200到250MHz和250到300MHz的兩個子頻帶，其邊界是250MHz。
參考圖4，在把所用頻帶劃分為有邊界250MHz的兩個子頻帶的情況下，下述情況將可理解。即在第一個200到250MHz子頻帶的情況下，輸出緩存器延遲的量，即內(nèi)部延遲復制電路403的延遲量可能有最大值2720ps，最小值1580ps。在第二個250到300MHz子頻帶的情況下，輸出緩存器延遲的數(shù)量，可能有最大值1720ps，最小值1080ps。因而，輸出緩存器內(nèi)部延遲復制電路延遲量的最大值和最小值之間的差額在第一個子頻帶是1140ps(最大值/最小值約為1.72)，在第二個子頻帶是640ps(最大值/最小值約為1.59)。這意味著在第一子頻帶和第二子頻帶中，最大值/最小值是可以允許的數(shù)值。
根據(jù)實例，基于上述原理，所用頻帶分成兩個頻帶，對應兩個頻帶的延遲時間被設(shè)置到輸出緩存裝置和內(nèi)部延遲復制電路403，以便轉(zhuǎn)換。此外，提供了選擇針404，以便利寄存器40外面的延遲時間的轉(zhuǎn)換。更特殊的是，內(nèi)部延遲復制電路403有第一延遲電路501和第二延遲電路502，選擇器503根據(jù)輸入到選擇針404的信號選擇第一延遲電路501和第二延遲電路502。
考慮到圖4顯示的實例，第一個延遲電路501對應于200到250MHz頻帶(第一子頻帶)，第二個延遲電路502對應于250到300MHz頻帶(第二子頻帶)。
圖5顯示的存儲器系統(tǒng)的時間圖，存儲器系統(tǒng)有上述結(jié)構(gòu)的寄存器40。參考圖5，參考符號D1表示延遲的傾斜，該傾斜是由于芯片組20C/A信號的存取時間的變化和外部C/A總線120中的信道差引起的。參考符號D2表示C/A信號輸入電路405的延遲。參考符號DRep1表示外部延遲復制電路50的延遲時間，設(shè)定和固定在預設(shè)值(1600ps)。參考符號DRep2表示內(nèi)部延遲復制電路403的延遲時間，確定有一個最大值DRep2max和最小值DRep2min，以便匹配輸出緩存器的延遲時間。在例子中，外部時鐘信號WCLK是300MHz，所以內(nèi)部延遲復制電路403的延遲時間最大值DRep2max和最小值DRep2min各為1720ps和1080ps。
當內(nèi)部延遲復制電路403和外部延遲復制電路50象上面提到的已設(shè)定，內(nèi)部時鐘信號CLKint正沿存在的頻帶是內(nèi)部延遲復制電路403延遲時間的最大值DRep2max和最小值DRep2min之間形成差的頻帶。
進一步理解圖5，根據(jù)實施實例，為了觀察設(shè)定時間(tS)和保持時間(tH)是否有效地保持，在寄存器40內(nèi)鎖存操作如下進行。設(shè)定時間(tS)的起始點在輸入電路405的延遲時間最大值D2max，保持時間(tH)的結(jié)束點定在輸入電路405的延遲時間最小值D2min。
參考圖5，顯然能理解，即使內(nèi)部時鐘信號CLKint在頻帶的任何點上升，設(shè)定時間(tS)和保持時間(tH)可得到有效保證。
考慮到依賴于輸出緩存器延遲的頻率，使用的頻帶分成多個子頻帶，內(nèi)部延遲復制電路403的延遲時間的最大值DRep2max和最小值DRep2min能夠?qū)崿F(xiàn)。因而，內(nèi)部延遲復制電路403的延遲時間的最大值DRep2max和最小值DRep2min可以基于實際使用的頻帶屬于的子頻帶被轉(zhuǎn)換到適當?shù)闹?。結(jié)果，只要使用的頻率在假定使用的頻帶內(nèi)，可以保證設(shè)定時間(tS)和保持時間(tH)適合任何頻率。在DRAM裝置60內(nèi)，外部時鐘信號的上升沿在C/A信號中間形成，因而同樣可以保證設(shè)定時間(tS)和保持時間(tH)。
由圖5顯然可以理解，在DRAM裝置60中使用的C/A信號，用于捕捉C/A信號到寄存器的來自外部時鐘信號上升沿的外部時鐘的必要數(shù)目與通過外部時鐘信號捕捉對應C/A信號到存儲器裝置的內(nèi)部C/A信號的時間之比是1.5。
雖然利用實例描述了本發(fā)明，但不受此限制。例如，根據(jù)實例，做為觸發(fā)器的延遲FF(D-FF)顯示在實例中。但是，另外的觸發(fā)器可以代替上述的D-FF，并不違背本發(fā)明精神。
如上所述，本發(fā)明中，外部延遲復制電路已先行設(shè)定和固定，以適應安裝存儲器裝置數(shù)目的最大值。繼而，在本發(fā)明中，要求的頻帶劃分成多個子頻帶，輸出緩存器和內(nèi)部延遲復制電路互相轉(zhuǎn)換并使用每個子頻帶。結(jié)果，實際的最大值和最小值能用于輸出緩存器和內(nèi)部延遲復制電路。只要要求頻帶的存儲器裝置的數(shù)目不超過存儲器裝置的允許數(shù)目，可以有效地保證設(shè)定時間和保持時間，因為寄存器的鎖存操作可不考慮頻率級別和安裝存儲器裝置的數(shù)量。特別當工作頻帶是200MHz時，上面提到的優(yōu)點是明顯的；當工作頻率不超過300MHz時，上面提到的優(yōu)點如上面解釋的一樣能容易實現(xiàn)。
權(quán)利要求
1.一種安裝在存儲器模塊上的寄存器，包括多個存儲器裝置，所述寄存器從所述外部存儲器模塊的芯片組接收外部時鐘信號和指令/地址信號，從所述外部時鐘信號產(chǎn)生內(nèi)部時鐘信號，并按照所述內(nèi)部時鐘信號捕獲所述指令/地址信號，因此，為所述存儲裝置產(chǎn)生內(nèi)部指令/地址信號，其中所述寄存器與外部延遲復制電路相連，并指明對應所述內(nèi)部指令/地址到所述多個存儲裝置的到達時間的傳輸延遲時間；所述寄存器包括內(nèi)部延遲復制電路，指明從所述內(nèi)部時鐘信號到產(chǎn)生對應所述內(nèi)部時鐘信號的所述內(nèi)部指令/地址信號的延遲時間；延遲鎖環(huán)電路，與所述內(nèi)部延遲復制電路和外部延遲復制電路共同生成延遲控制回路，所述延遲鎖環(huán)電路前加載所述外部時鐘信號，該外部時鐘信號由所述內(nèi)部延遲復制電路和外部延遲復制電路指示的規(guī)定時間確定，所述閉環(huán)鎖環(huán)電路還產(chǎn)生所述內(nèi)部時鐘信號；觸發(fā)電路，按照所述內(nèi)部時鐘信號鎖存所述指令/地址信號，并產(chǎn)生中間指令/地址信號；輸出單元，緩存所述中間指令/地址信號，并輸出所述內(nèi)部指令/地址信號；所述輸出單元和內(nèi)部延遲復制電路具有多個可轉(zhuǎn)換的延遲時間。
2.根據(jù)權(quán)利要求1所述的寄存器，其特征在于還包括選擇裝置，用于選擇外面的寄存器、所述輸出單元和所述內(nèi)部延遲復制電路的延遲時間之一。
3.根據(jù)權(quán)利要求1所述的寄存器，其特征在于所述的輸出單元包括內(nèi)有多個前驅(qū)動器和輸出反相器的驅(qū)動器。
4.根據(jù)權(quán)利要求1所述的寄存器，其特征在于所述的外部延遲復制電路和內(nèi)部延遲復制電路分別用于所有存儲裝置，只要存儲裝置的數(shù)量是在規(guī)定數(shù)量范圍之內(nèi)。
5.根據(jù)權(quán)利要求4所述的寄存器，其特征在于設(shè)置所述外部延遲復制電路對應于存儲裝置數(shù)量匹配在預定數(shù)量范圍內(nèi)的最大值。
6.根據(jù)權(quán)利要求5所述的寄存器，其特征在于所述的預定數(shù)量范圍是不少于4并且不多于18。
7.根據(jù)權(quán)利要求6所述的寄存器，其特征在于所述的外部時鐘信號和內(nèi)部時鐘信號頻率不小于200MHz，不大于300MHz。
8.根據(jù)權(quán)利要求7所述的寄存器，其特征在于所述的內(nèi)部延遲復制電路具有第一延遲時間，并對應于所述外部時鐘信號和內(nèi)部時鐘信號頻率不小于200MHz并且不大于250MHz，第二延遲時間對應于所述外部時鐘信號和內(nèi)部時鐘信號頻率不小于250MHz并且不大于300MHz。
9.根據(jù)權(quán)利要求8所述的寄存器，其特征在于設(shè)定到所述的外部延遲復制電路的傳輸延遲時間是1600ps；所述內(nèi)部延遲復制電路的第一延遲時間的最大值為2720ps，最小值為1580ps；所述內(nèi)部延遲復制電路的第二延遲時間的最大值為1720ps，最小值為1080ps。
10.一種存儲器模塊，包括根據(jù)權(quán)利要求1的寄存器，外部延遲復制電路與所述寄存器及多個存儲器相連，其中，對應從所述寄存器及多個存儲裝置傳來的內(nèi)部指令/地址信號的到達時間的傳輸延遲時間與所述存儲器數(shù)量在預定數(shù)量范圍內(nèi)是最大的時間相匹配。
11.一種存儲系統(tǒng)，包括權(quán)利要求10所述的存儲器模塊，芯片組，用于提供外部時鐘信號和指令/地址信號到所述存儲器模塊。
12.一種存儲系統(tǒng)，包括安裝在存儲器模塊上的寄存器，該寄存器包括多個存儲裝置；所述寄存器從存儲器模塊外的芯片組接收外部時鐘信號和指令/地址信號，并為所述存儲裝置產(chǎn)生內(nèi)部指令/地址信號；其中，所述寄存器包括延遲鎖環(huán)電路，用于接收所述的外部時鐘并按照預定的延遲時間產(chǎn)生內(nèi)部時鐘；用于捕捉C/A信號到寄存器的來自外部時鐘信號上升沿的外部時鐘的必要數(shù)目與通過外部時鐘信號捕捉對應C/A信號到存儲器裝置的內(nèi)部C/A信號的時間之比是1.5。
13.一種信號產(chǎn)生方法，使用安裝在由多個存儲裝置組成的存儲器模塊上的寄存器，所述寄存器從存儲器模塊外的芯片組接收外部時鐘信號和指令/地址信號，并為所述的存儲裝置產(chǎn)生內(nèi)部指令/地址信號，所述寄存器包括延遲鎖環(huán)電路和觸發(fā)電路，通過使用具有對應所述內(nèi)部指令/地址信號到所述存儲器裝置的到達時間的傳輸延遲時間的第一延遲復制電路和指明寄存器的輸出單元的延遲時間的第二延遲復制電路，控制多個所述外部時鐘信號的延遲并產(chǎn)生所述內(nèi)部時鐘信號，觸發(fā)電路，用于鎖存所述地址/指令信號，并產(chǎn)生對應于所述內(nèi)部指令/地址信號的信號，只要所述外部時鐘信號頻率在規(guī)定頻率范圍內(nèi)，存儲裝置數(shù)量在規(guī)定數(shù)量范圍內(nèi)，所述信號產(chǎn)生方法生成所述的內(nèi)部指令/地址信號，該信號對應所述外部時鐘信號頻率的任意級別，并對應任何數(shù)目的所述存儲器，所述信號產(chǎn)生方法包括如下步驟在所述規(guī)定數(shù)量范圍內(nèi)，固定和設(shè)定對應最大值的第一延遲復制電路；將所述的規(guī)定頻帶分為多個子頻帶；設(shè)定由所述第二級延遲復制電路指明的延遲時間，以便轉(zhuǎn)換所述的多個子頻帶中的每一個頻帶；依照所述子頻帶，轉(zhuǎn)換所述第二級延遲復制電路的延遲時間，以使所述外部時鐘信號頻率確實在所述的多個子頻帶中。
14.根據(jù)權(quán)利要求13所述的信號產(chǎn)生方法，其特征在于所述的預定數(shù)量范圍內(nèi)不少于4并且不多于18，所述的預定頻帶不小于200MHz并且不大于300MHz。
15.根據(jù)權(quán)利要求13所述的信號產(chǎn)生方法，其特征在于將所述預定頻帶分成兩個所述的子頻帶。
16.根據(jù)權(quán)利要求15所述的信號產(chǎn)生方法，其特征在于所述的兩個子頻帶包括第一子頻帶，其頻帶不小于200MHz并且不大于250MHz，第二子頻帶，其頻帶不小于250MHz并且不大于300MHz。
17.根據(jù)權(quán)利要求16所述的信號產(chǎn)生方法，其特征在于所述第一級延遲復制電路的延遲時間設(shè)定為1600ps；第二級延遲復制電路的延遲時間分為最小值是1580ps、最大值為2720ps的第一子頻帶和最小值是1080ps、最大值為1720ps的第二子頻帶。
18.一種安裝在存儲器模塊上的寄存器，所述寄存器包括延遲復制電路，有多個具有不同延遲時間的延遲電路；延遲鎖環(huán)電路，至少由所述延遲復制電路控制并產(chǎn)生基于外部時鐘的內(nèi)部時鐘；觸發(fā)電路，用于鎖存至少一個指令信號和地址信號，以便響應所述內(nèi)部時鐘信號；輸出至少一個作為內(nèi)部指令信號和內(nèi)部地址信號的鎖存信號。
全文摘要
假設(shè)安裝存儲器裝置數(shù)量的最大值，固定和設(shè)置外部延遲復制電路。要求的頻帶分為多個子頻帶，輸出緩存器的延遲時間和內(nèi)部延遲復制電路互相轉(zhuǎn)換，使用每個子頻帶，從而設(shè)定內(nèi)部延遲復制電路實際最大值和實際最小值。選擇針能選擇內(nèi)部延遲復制電路的延遲時間，有必要有效保證內(nèi)部時鐘信號的設(shè)定時間和保持時間，延遲鎖存環(huán)電路在要求頻帶的寄存器的鎖存操作中，產(chǎn)生內(nèi)部時鐘信號，有可允許的存儲器裝置數(shù)目，不考慮頻率的級別和安裝存儲器裝置的數(shù)目。
文檔編號G06F12/00GK1400606SQ0212718
公開日2003年3月5日 申請日期2002年7月30日 優(yōu)先權(quán)日2001年7月30日
發(fā)明者西尾洋二, 船場誠司, 柴田佳世子, 管野利夫, 池田博明, 飯塚拓夫, 反町正之 申請人:爾必達存儲器股份有限公司, 日立東部半導體株式會社, 株式會社日立制作所