專利名稱：保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種覆寫保護(hù)控制機(jī)制，且特別是有關(guān)于一種用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置及方法，其具有防止存儲(chǔ)器遭受到非法覆寫的功能。
為因應(yīng)實(shí)際需要例如隨插隨用(plug & play)功能，現(xiàn)今個(gè)人電腦(PC)開機(jī)用的基本輸入/輸出系統(tǒng)(Basic Input/Output System，簡(jiǎn)稱BIOS)，大多已采用可覆寫式非易失性存儲(chǔ)器，例如電可擦可編程只讀存儲(chǔ)器(EEPROM)或快閃只讀存儲(chǔ)器(Flash Rom)做為儲(chǔ)存媒介。其優(yōu)點(diǎn)為儲(chǔ)存的數(shù)據(jù)不會(huì)因關(guān)閉電源而消失，且可因應(yīng)系統(tǒng)需要而更新所儲(chǔ)存的內(nèi)容。但卻也因?yàn)榭蓪懭氲奶匦?，使得BIOS成為電腦病毒攻擊的目標(biāo)。一旦BIOS遭到破壞，電腦將無法開機(jī)，使得解毒復(fù)原的成本大為提高，且BIOS與個(gè)別電腦的依存度甚高，所以迄今并無泛用的解決方案。
已知的可覆寫式非易失性存儲(chǔ)器大多采用如

圖1所示的覆寫控制機(jī)制，下述可覆寫式非易失性存儲(chǔ)器以快閃只讀存儲(chǔ)器為例，其中圖1所示是已知技術(shù)的一種快閃只讀存儲(chǔ)器的覆寫控制機(jī)制的方塊圖。
在圖1中，快閃只讀存儲(chǔ)器10的覆寫控制機(jī)制包括一組合邏輯12與一快閃存儲(chǔ)單元陣列14。圖中的符號(hào)IO1～I(xiàn)On代表組合邏輯12的輸入信號(hào)，以及符號(hào)MWE代表組合邏輯12的輸出信號(hào)，其為存儲(chǔ)器寫入使能信號(hào)，亦即控制覆寫用的內(nèi)部信號(hào)。
其操作方法為，首先，當(dāng)組合邏輯12接收到的輸入信號(hào)IO1～I(xiàn)On滿足其內(nèi)部預(yù)設(shè)條件時(shí)，組合邏輯12會(huì)輸出一設(shè)定為邏輯″真″的存儲(chǔ)器寫入使能信號(hào)MWE，反之若組合邏輯12接收到的輸入信號(hào)IO1～I(xiàn)On不滿足其內(nèi)部預(yù)設(shè)條件時(shí)，組合邏輯12會(huì)輸出一設(shè)定為邏輯″假″的存儲(chǔ)器寫入使能信號(hào)MWE。接著，當(dāng)快閃存儲(chǔ)單元陣列14接收到設(shè)定為邏輯″真″的存儲(chǔ)器寫入使能信號(hào)MWE時(shí)，代表快閃存儲(chǔ)單元陣列14處于可被覆寫的狀態(tài)，反之若快閃存儲(chǔ)單元陣列14接收到設(shè)定為邏輯″假″的存儲(chǔ)器寫入使能信號(hào)MWE時(shí)，代表快閃存儲(chǔ)單元陣列14處于不可被覆寫的狀態(tài)。上述中，邏輯″真″可視需要定為高電位″1″或低電位″0″。
由上可知，當(dāng)任一軟件程序知到組合邏輯12的內(nèi)部預(yù)設(shè)條件時(shí)，即可任意覆寫快閃存儲(chǔ)單元陣列14，以達(dá)到摧毀儲(chǔ)存于快閃存儲(chǔ)單元陣列14內(nèi)的BIOS的目的。
本發(fā)明的目的是提供一種用于保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置和方法，從而防止外來的程序破壞在非易失性存儲(chǔ)器如快閃存儲(chǔ)單元陣列中存儲(chǔ)的BIOS，以保證計(jì)算機(jī)系統(tǒng)可靠的工作。
本發(fā)明提出的一種用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置，包括第一與第二組合邏輯、一延遲電路、一具重置功能的低位使能鎖存器、一與門以及一存儲(chǔ)單元陣列。上述第一與第二組合邏輯的輸入端分別接收多個(gè)第一與第二輸入信號(hào)，其輸出端分別用以輸出存儲(chǔ)器寫入使能信號(hào)與重置信號(hào)。延遲電路的輸入端耦接電源供應(yīng)電壓，其輸出端用以輸出使能信號(hào)。低位使能鎖存器的輸入端分別耦接電源供應(yīng)電壓及延遲電路的輸出端，其控制端耦接第二組合邏輯的輸出端，其輸出端用以輸出一輸出信號(hào)。與門的輸入端分別耦接第一組合邏輯與低位使能鎖存器的輸出端，其輸出端用以輸出存儲(chǔ)器覆寫控制信號(hào)。存儲(chǔ)單元陣列耦接與門的輸出端，用以儲(chǔ)存數(shù)據(jù)訊息。其中，當(dāng)?shù)谝慌c第二組合邏輯分別接收到的第一與第二輸入信號(hào)滿足其內(nèi)部預(yù)設(shè)條件時(shí)，第一與第二組合邏輯會(huì)分別輸出一設(shè)定為邏輯″真″的存儲(chǔ)器寫入使能信號(hào)與重置信號(hào)，反之若第一與第二組合邏輯分別接收到的第一與第二輸入信號(hào)不滿足其內(nèi)部預(yù)設(shè)條件時(shí)，第一與第二組合邏輯會(huì)分別輸出一設(shè)定為邏輯″假″的存儲(chǔ)器寫入使能信號(hào)與重置信號(hào)，并且當(dāng)存儲(chǔ)器覆寫控制信號(hào)為邏輯″假″時(shí)，存儲(chǔ)單元陣列是處于不可覆寫的狀態(tài)，反之當(dāng)存儲(chǔ)器覆寫控制信號(hào)為邏輯″真″時(shí)，存儲(chǔ)單元陣列是處于可覆寫的狀態(tài)。
此外，本發(fā)明提出一種用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的方法，包括首先提供電源給一系統(tǒng)，此系統(tǒng)包括一存儲(chǔ)單元陣列，用以儲(chǔ)存數(shù)據(jù)訊息。接著存儲(chǔ)單元陣列依據(jù)一存儲(chǔ)器寫入使能信號(hào)與一設(shè)定為邏輯″真″的輸入訊號(hào)所產(chǎn)生的一為邏輯″真″的存儲(chǔ)器覆寫控制信號(hào)，以允許系統(tǒng)覆寫存儲(chǔ)單元陣列，其中上述存儲(chǔ)器覆寫控制信號(hào)的邏輯狀態(tài)會(huì)隨著輸入訊號(hào)的邏輯狀態(tài)而變化，且存儲(chǔ)單元陣列的覆寫與否是由存儲(chǔ)器覆寫控制信號(hào)的邏輯狀態(tài)所決定。最后當(dāng)系統(tǒng)完成開機(jī)準(zhǔn)備動(dòng)作后，啟動(dòng)特定的存儲(chǔ)器讀寫程序，以便將輸入訊號(hào)鎖定在邏輯″假″，使得存儲(chǔ)器覆寫控制信號(hào)永遠(yuǎn)為邏輯″假″，以禁止此系統(tǒng)覆寫存儲(chǔ)單元陣列，直到系統(tǒng)的電源被關(guān)閉為止。
與目前已有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)是，只要在儲(chǔ)存于存儲(chǔ)單元陣列內(nèi)的BIOS完成所有開機(jī)動(dòng)作，并啟動(dòng)特定的存儲(chǔ)器讀寫程序滿足第二組合邏輯的內(nèi)部預(yù)設(shè)條件，使得與門的輸出信號(hào)為邏輯″假″之后，此時(shí)存儲(chǔ)單元陣列將永遠(yuǎn)處于不可覆寫的狀態(tài)，而無法再經(jīng)由軟件將存儲(chǔ)單元陣列重新設(shè)定為可覆寫狀態(tài)，故可有效地徹底保護(hù)已儲(chǔ)存于存儲(chǔ)單元陣列內(nèi)的數(shù)據(jù)，達(dá)到保護(hù)存儲(chǔ)器不被非法覆寫的目的。
為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下圖1是已知的一種快閃只讀存儲(chǔ)器的覆寫控制機(jī)制的方塊圖；圖2是依照本發(fā)明第一較佳實(shí)施例的一種快閃只讀存儲(chǔ)器的覆寫保護(hù)控制機(jī)制的方塊圖；以及圖3是依照本發(fā)明第二較佳實(shí)施例的一種快閃只讀存儲(chǔ)器的覆寫保護(hù)控制機(jī)制的方塊圖。
為了避免儲(chǔ)存于快閃存儲(chǔ)單元陣列內(nèi)的BIOS被任意覆寫或遭病毒摧毀，本發(fā)明提出一種可用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置，將如下所述，并且下述可覆寫式非易失性存儲(chǔ)器將以快閃只讀存儲(chǔ)器為例。
參照第2圖，其所示的是依照本發(fā)明第一較佳實(shí)施例的一種快閃只讀存儲(chǔ)器的覆寫保護(hù)控制機(jī)制的方塊圖。
本發(fā)明第一較佳實(shí)施例的快閃只讀存儲(chǔ)器30的覆寫保護(hù)控制機(jī)制包括兩個(gè)組合邏輯32與34、一延遲電路36、具重置功能的一低位使能鎖存器38、一與門40以及一快閃存儲(chǔ)單元陣列42，其中延遲電路36例如是由偶數(shù)個(gè)反相器串聯(lián)所組成。
組合邏輯32的輸入端分別接收輸入信號(hào)IO1～I(xiàn)On，其輸出端用以輸出一存儲(chǔ)器寫入使能信號(hào)MWE。組合邏輯34的輸入端分別接收輸入信號(hào)I1～I(xiàn)m，其輸出端用以輸出一重置信號(hào)C。延遲電路36的輸入端耦接電源供應(yīng)電壓VCC，其輸出端用以輸出一使能信號(hào)E。低位使能鎖存器38的輸入端分別耦接電源供應(yīng)電壓VCC及延遲電路36的輸出端，其控制端耦接組合邏輯34的輸出端，其輸出端用以輸出一輸出信號(hào)Q。與門40的輸入端分別耦接組合邏輯32與低位使能鎖存器38的輸出端，其輸出端用以輸出一存儲(chǔ)器覆寫控制信號(hào)NMWE至快閃存儲(chǔ)單元陣列42中，上述所提的存儲(chǔ)器覆寫控制信號(hào)NMWE即為控制覆寫用的內(nèi)部信號(hào)。
上述裝置中，當(dāng)組合邏輯32接收到的輸入信號(hào)IO1～I(xiàn)On滿足其內(nèi)部預(yù)設(shè)條件時(shí)，組合邏輯32會(huì)輸出一設(shè)定為邏輯″真″的存儲(chǔ)器寫入使能信號(hào)MWE，反之若組合邏輯32接收到的輸入信號(hào)IO1～I(xiàn)On不滿足其內(nèi)部預(yù)設(shè)條件時(shí)，組合邏輯32會(huì)輸出一設(shè)定為邏輯″假″的存儲(chǔ)器寫入使能信號(hào)MWE。同理，當(dāng)組合邏輯34接收到的輸入信號(hào)I1～I(xiàn)m滿足其內(nèi)部預(yù)設(shè)條件時(shí)，組合邏輯34會(huì)輸出一設(shè)定為邏輯″真″的重置信號(hào)C，反之則重置信號(hào)C會(huì)被設(shè)定為邏輯″假″。其中，邏輯″真″可視需要定為高電位″1″或低電位″0″。
本發(fā)明第一實(shí)施例的操作方法如下所述。
在系統(tǒng)供電后，因輸入信號(hào)I1～I(xiàn)m不滿足組合邏輯34的內(nèi)部預(yù)設(shè)條件，故其輸出的重置信號(hào)C會(huì)被設(shè)定為邏輯″假″，所以低位使能鎖存器38不動(dòng)作，此時(shí)高電位的電源供應(yīng)電壓VCC在經(jīng)過延遲電路36的延遲后抵達(dá)低位使能鎖存器38，使得使能信號(hào)E不起作用，而邏輯″真″被栓鎖在低位使能鎖存器38的輸出信號(hào)Q，此時(shí)存儲(chǔ)器覆寫控制信號(hào)NMWE將會(huì)隨存儲(chǔ)器寫入使能信號(hào)MWE而變化，亦即快閃存儲(chǔ)單元陣列42處于允許被覆寫的狀態(tài)，系統(tǒng)可根據(jù)需要來覆寫快閃存儲(chǔ)單元陣列42。
當(dāng)BIOS完成所有開機(jī)準(zhǔn)備動(dòng)作后，可啟動(dòng)一特定的存儲(chǔ)器讀寫程序以滿足組合邏輯34的內(nèi)部預(yù)設(shè)條件，使得組合邏輯34輸出的重置信號(hào)C為邏輯″真″，從而重置低位使能鎖存器38。如此則低位使能鎖存器38的輸出信號(hào)Q將會(huì)永遠(yuǎn)被鎖定在邏輯″假″，使得與門40的輸出信號(hào)NMWE永遠(yuǎn)為邏輯″假″，亦即快閃存儲(chǔ)單元陣列42將永遠(yuǎn)處于不可覆寫的狀態(tài)，直到電源關(guān)閉后，再次啟動(dòng)電源為止。
換句話說，只要在BIOS完成所有開機(jī)動(dòng)作，并啟動(dòng)特定的存儲(chǔ)器讀寫程序滿足組合邏輯34的內(nèi)部預(yù)設(shè)條件，使得與門40輸出的存儲(chǔ)器覆寫控制信號(hào)NMWE為邏輯″假″之后，此時(shí)快閃存儲(chǔ)單元陣列42將永遠(yuǎn)處于不可覆寫的狀態(tài)直到電源被關(guān)閉為止，而無法再經(jīng)由軟件將快閃存儲(chǔ)單元陣列42重新設(shè)定為可覆寫狀態(tài)，故可有效地徹底保護(hù)已儲(chǔ)存于快閃存儲(chǔ)單元陣列42內(nèi)的數(shù)據(jù)。
參照?qǐng)D3，其所示的是依照本發(fā)明第二較佳實(shí)施例的一種快閃只讀存儲(chǔ)器的覆寫保護(hù)控制機(jī)制的方塊圖。
本發(fā)明第二較佳實(shí)施例的快閃只讀存儲(chǔ)器50的覆寫保護(hù)控制機(jī)制包括兩個(gè)組合邏輯52與54、一延遲電路56、具重置功能的一低位使能鎖存器58、一與門60以及一快閃存儲(chǔ)單元陣列62，其中延遲電路56例如是由偶數(shù)個(gè)反相器串聯(lián)所組成。
組合邏輯54的輸入端分別接收輸入信號(hào)I1～I(xiàn)m，其輸出端用以輸出一重置信號(hào)C。延遲電路56的輸入端耦接電源供應(yīng)電壓VCC，其輸出端用以輸出一使能信號(hào)E。低位使能鎖存器58的輸入端分別耦接電源供應(yīng)電壓VCC及延遲電路56的輸出端，其控制端耦接組合邏輯54的輸出端，其輸出端用以輸出一輸出信號(hào)Q。組合邏輯52的輸入端分別接收輸入信號(hào)IO1～I(xiàn)On，其輸出端用以輸出一存儲(chǔ)器寫入使能信號(hào)MWE至快閃存儲(chǔ)單元陣列62中，上述存儲(chǔ)器寫入使能信號(hào)MWE即為控制覆寫用的內(nèi)部信號(hào)。其中，組合邏輯52的輸入端的一個(gè)例如用以接收輸入信號(hào)IO1的腳位，此腳位所接收到的輸入信號(hào)IO1，是外部輸入信號(hào)IO與輸出信號(hào)Q經(jīng)與門60后的信號(hào)。與門60的輸入端分別接收外部輸入信號(hào)IO與耦接低位使能鎖存器58的輸出端，其輸出端用以輸出輸入信號(hào)IO1。
上述中，當(dāng)組合邏輯52接收到的輸入信號(hào)IO1～I(xiàn)On滿足其內(nèi)部預(yù)設(shè)條件時(shí)，組合邏輯52會(huì)輸出一設(shè)定為邏輯″真″的存儲(chǔ)器寫入使能信號(hào)MWE，反之若組合邏輯52接收到的輸入信號(hào)IO1～I(xiàn)On不滿足其內(nèi)部預(yù)設(shè)條件時(shí)，組合邏輯52會(huì)輸出一設(shè)定為邏輯″假″的存儲(chǔ)器寫入使能信號(hào)MWE。同理，當(dāng)組合邏輯54接收到的輸入信號(hào)I1～I(xiàn)m滿足其內(nèi)部預(yù)設(shè)條件時(shí)，組合邏輯54會(huì)輸出一設(shè)定為邏輯″真″的重置信號(hào)C，反之則重置信號(hào)C會(huì)被設(shè)定為邏輯″假″。其中，邏輯″真″可視需要定為高電位″1″或低電位″0″。
本發(fā)明第二實(shí)施例的操作方法如下所述。
在系統(tǒng)供電后，因輸入信號(hào)I1～I(xiàn)m不滿足組合邏輯54的內(nèi)部預(yù)設(shè)條件，故其輸出的重置信號(hào)C會(huì)被設(shè)定為邏輯″假″，所以低位使能鎖存器58不動(dòng)作，此時(shí)高電位的電源供應(yīng)電壓VCC在經(jīng)過延遲電路56的延遲后抵達(dá)低位使能鎖存器58，使得使能信號(hào)E被除能而邏輯″真″被栓鎖在低位使能鎖存器58的輸出信號(hào)Q，此時(shí)存儲(chǔ)器寫入使能信號(hào)MWE將會(huì)隨外部輸入信號(hào)IO而變化，亦即快閃存儲(chǔ)單元陣列62處于允許被覆寫的狀態(tài)，系統(tǒng)可視需要來覆寫快閃存儲(chǔ)單元陣列62。
當(dāng)BIOS完成所有開機(jī)準(zhǔn)備動(dòng)作后，可啟動(dòng)一特定的存儲(chǔ)器讀寫程序以滿足組合邏輯54的內(nèi)部預(yù)設(shè)條件，使得組合邏輯54輸出的重置信號(hào)C為邏輯″真″，依此重置低位使能鎖存器58。如此則低位使能鎖存器58的輸出信號(hào)Q將會(huì)永遠(yuǎn)被鎖定在邏輯″假″，使得與門60的輸出信號(hào)IO1永遠(yuǎn)為邏輯″假″，此時(shí)將永遠(yuǎn)無法滿足組合邏輯52的內(nèi)部預(yù)設(shè)條件，使得存儲(chǔ)器寫入使能信號(hào)MWE永遠(yuǎn)為邏輯″假″，亦即快閃存儲(chǔ)單元陣列62將永遠(yuǎn)處于不可覆寫的狀態(tài)，直到電源關(guān)閉后，再次啟動(dòng)電源為止。
換言之，只要在BIOS完成所有開機(jī)動(dòng)作，并啟動(dòng)特定的存儲(chǔ)器讀寫程序滿足組合邏輯54的內(nèi)部預(yù)設(shè)條件，使得與門60的輸出信號(hào)IO1為邏輯″假″之后，此時(shí)存儲(chǔ)器寫入使能信號(hào)MWE將永遠(yuǎn)為邏輯″假″，快閃存儲(chǔ)單元陣列62將永遠(yuǎn)處于不可覆寫的狀態(tài)，而無法再經(jīng)由軟件將快閃存儲(chǔ)單元陣列62重新設(shè)定為可覆寫狀態(tài)，故可有效地徹底保護(hù)已儲(chǔ)存于快閃存儲(chǔ)單元陣列62內(nèi)的數(shù)據(jù)。
雖然本發(fā)明已以較佳實(shí)施例方式揭示如上，然而這并非用以限定本發(fā)明，任何熟習(xí)此技術(shù)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的變更與修飾，因此本發(fā)明的保護(hù)范圍應(yīng)以所附的權(quán)利要求書的限定范圍為準(zhǔn)。
權(quán)利要求
1.一種用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置，其特征在于包括一第一組合邏輯，其輸入端分別接收復(fù)數(shù)個(gè)第一輸入信號(hào)，其輸出端用以輸出一存儲(chǔ)器寫入使能信號(hào)；一第二組合邏輯，其輸入端分別接收復(fù)數(shù)個(gè)第二輸入信號(hào)，其輸出端用以輸出一重置信號(hào)；一延遲電路，其輸入端耦接一電源供應(yīng)電壓，其輸出端用以輸出一使能信號(hào)；一具重置功能的低位使能鎖存器，其輸入端分別耦接該電源供應(yīng)電壓及該延遲電路的輸出端，其控制端耦接該第二組合邏輯的輸出端，其輸出端用以輸出一輸出信號(hào)；一與門，其輸入端分別耦接該第一組合邏輯與該低位使能鎖存器的輸出端，其輸出端用以輸出一存儲(chǔ)器覆寫控制信號(hào)；以及一存儲(chǔ)單元陣列，耦接該與門的輸出端，用以儲(chǔ)存數(shù)據(jù)訊息；其中，當(dāng)該第一與該第二組合邏輯分別接收到的該第一與該第二輸入信號(hào)滿足其內(nèi)部預(yù)設(shè)條件時(shí)，該第一與該第二組合邏輯會(huì)分別輸出一設(shè)定為邏輯″真″的該存儲(chǔ)器寫入使能信號(hào)與該重置信號(hào)，反之若該第一與該第二組合邏輯分別接收到的該第一與該第二輸入信號(hào)不滿足其內(nèi)部預(yù)設(shè)條件時(shí)，該第一與該第二組合邏輯會(huì)分別輸出一設(shè)定為邏輯″假″的該存儲(chǔ)器寫入使能信號(hào)與該重置信號(hào)，并且當(dāng)該存儲(chǔ)器覆寫控制信號(hào)為邏輯″假″時(shí)，該存儲(chǔ)單元陣列是處于不可覆寫的狀態(tài)，反之當(dāng)該存儲(chǔ)器覆寫控制信號(hào)為邏輯″真″時(shí)，該存儲(chǔ)單元陣列是處于可覆寫的狀態(tài)。
2.如權(quán)利要求1所述的用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置，其特征在于該延遲電路是由偶數(shù)個(gè)反相器串聯(lián)所組成。
3.如權(quán)利要求1所述的用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置，其特征在于邏輯″真″設(shè)定為高電位″1″，而邏輯″假″設(shè)定為低電位″0″。
4.如權(quán)利要求1所述的用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置，其特征在于該可覆寫式非易失性存儲(chǔ)器包括快閃只讀存儲(chǔ)器。
5.如權(quán)利要求1所述的用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置，其特征在于該存儲(chǔ)單元陣列包括快閃存儲(chǔ)單元陣列。
6.一種用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置，其特征在于包括一第一組合邏輯，其輸入端分別接收復(fù)數(shù)個(gè)第一輸入信號(hào)，其輸出端用以輸出一存儲(chǔ)器寫入使能信號(hào)；一第二組合邏輯，其輸入端分別接收復(fù)數(shù)個(gè)第二輸入信號(hào)，其輸出端用以輸出一重置信號(hào)；一延遲電路，其輸入端耦接一電源供應(yīng)電壓，其輸出端用以輸出一使能信號(hào)；一具重置功能的低位使能鎖存器，其輸入端分別耦接該電源供應(yīng)電壓及該延遲電路的輸出端，其控制端耦接該第二組合邏輯的輸出端，其輸出端用以輸出一輸出信號(hào)；一與門，其輸入端分別耦接該低位使能鎖存器的輸出端與接收一外部輸入信號(hào)，其輸出端耦接至該第一組合邏輯的輸入端其中之一；以及一存儲(chǔ)單元陣列，耦接該第一組合邏輯的輸出端，用以儲(chǔ)存數(shù)據(jù)訊息；其中，當(dāng)該第一與該第二組合邏輯分別接收到的該第一與該第二輸入信號(hào)滿足其內(nèi)部預(yù)設(shè)條件時(shí)，該第一與該第二組合邏輯會(huì)分別輸出一設(shè)定為邏輯″真″的該存儲(chǔ)器寫入使能信號(hào)與該重置信號(hào)，反之若該第一與該第二組合邏輯分別接收到的該第一與該第二輸入信號(hào)不滿足其內(nèi)部預(yù)設(shè)條件時(shí)，該第一與該第二組合邏輯會(huì)分別輸出一設(shè)定為邏輯″假″的該存儲(chǔ)器寫入使能信號(hào)與該重置信號(hào)，并且當(dāng)該存儲(chǔ)器寫入使能信號(hào)為邏輯″假″時(shí)，該存儲(chǔ)單元陣列是處于不可覆寫的狀態(tài)，反之當(dāng)該存儲(chǔ)器寫入使能信號(hào)為邏輯″真″時(shí)，該存儲(chǔ)單元陣列是處于可覆寫的狀態(tài)。
7.如權(quán)利要求6所述的用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置，其特征在于該延遲電路是由復(fù)數(shù)個(gè)反相器串聯(lián)所組成。
8.如權(quán)利要求6所述的用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置，其特征在于邏輯″真″設(shè)定為高電位″1″，而邏輯″假″設(shè)定為低電位″0″。
9.如權(quán)利要求6所述的用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置，其特征在于該可覆寫式非易失性存儲(chǔ)器包括快閃只讀存儲(chǔ)器。
10.如權(quán)利要求6所述的用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置，其特征在于該存儲(chǔ)單元陣列包括快閃存儲(chǔ)單元陣列。
11.一種用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的方法，其特征在于包括提供一電源給一系統(tǒng)，該系統(tǒng)包括一存儲(chǔ)單元陣列，用以儲(chǔ)存數(shù)據(jù)訊息；該存儲(chǔ)單元陣列依據(jù)一存儲(chǔ)器寫入使能信號(hào)與一設(shè)定為邏輯″真″的輸入訊號(hào)所產(chǎn)生的一為邏輯″真″的存儲(chǔ)器覆寫控制信號(hào)，以允許該系統(tǒng)覆寫該存儲(chǔ)單元陣列，其中該存儲(chǔ)器覆寫控制信號(hào)的邏輯狀態(tài)會(huì)隨著該輸入訊號(hào)的邏輯狀態(tài)而變化，且是否覆寫該存儲(chǔ)單元陣列是由該存儲(chǔ)器覆寫控制信號(hào)的邏輯狀態(tài)所決定；以及當(dāng)該系統(tǒng)完成一開機(jī)準(zhǔn)備動(dòng)作后，啟動(dòng)一特定的存儲(chǔ)器讀寫程序，以便將該輸入訊號(hào)鎖定在邏輯″假″，使得該存儲(chǔ)器覆寫控制信號(hào)永遠(yuǎn)為邏輯″假″，以禁止該系統(tǒng)覆寫該存儲(chǔ)單元陣列，直到該電源被關(guān)閉為止。
12.如權(quán)利要求11所述的用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的方法，其特征在于邏輯″真″設(shè)定為高電位″1″，而邏輯″假″設(shè)定為低電位″0″。
13.如權(quán)利要求11所述的用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的方法，其特征在于該可覆寫式非易失性存儲(chǔ)器包括快閃只讀存儲(chǔ)器。
14.如權(quán)利要求11所述的用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的方法，其特征在于該存儲(chǔ)單元陣列包括快閃存儲(chǔ)單元陣列。
全文摘要
一種用以保護(hù)可覆寫式非易失性存儲(chǔ)器免于數(shù)據(jù)毀損的裝置及方法,該裝置包括第一與第二組合邏輯、延遲電路、具重置功能的低位使能鎖存器、與門和存儲(chǔ)單元陣列。只要在儲(chǔ)存于存儲(chǔ)單元陣列內(nèi)的BIOS完成所有開機(jī)動(dòng)作,并啟動(dòng)特定的存儲(chǔ)器讀寫程序滿足第二組合邏輯內(nèi)部預(yù)設(shè)條件,使得與門輸出信號(hào)為邏輯“假”后,此時(shí)存儲(chǔ)單元陣列將永遠(yuǎn)處于不可覆寫的狀態(tài)除非關(guān)閉電源后再啟動(dòng)電源,而無法再經(jīng)由軟件將存儲(chǔ)單元陣列重新設(shè)定為可覆寫狀態(tài)。
文檔編號(hào)G06F12/16GK1378145SQ01110248
公開日2002年11月6日 申請(qǐng)日期2001年4月4日 優(yōu)先權(quán)日2001年4月4日
發(fā)明者葉垂奇, 馬中迅 申請(qǐng)人:華邦電子股份有限公司