專利名稱：含雙cpu核的控制機組快速訊息傳遞裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明屬訊息傳遞技術(shù)領(lǐng)域，特別是涉及一種含雙CPU核的控制機組快速訊息傳遞裝 置和方法。
技術(shù)背景Ethernet(TCP/IP)在發(fā)展中，從實時監(jiān)控的專業(yè)要求來看，Ethernet有許多缺點，其中 最重要的便是Ethernet采用CSMA/CD協(xié)議是一種非確定性通訊方式。在多個總線主控制 系統(tǒng)中，任一總線主控制需先搶到總線之控制權(quán)，才能使用總線。以存取連接在總線上 的系統(tǒng)資源?？偩€主控制提出的對之需求，由總線仲裁者決定是否將總線控制權(quán)交付。若 有多個總線主控制同時提出對總線之需求，由總線仲裁者仲裁誰先取得控制權(quán)。亦即是大 家一起搶總線主權(quán)送資料的方式無法保證一串重要訊息,在一定的時間傳送到確定的位置。 由于總線主控制之間互相競爭總線使用權(quán)，衍生出可觀的總線使用權(quán)轉(zhuǎn)換成本，還有眾多 總線主控制交錯使用，導(dǎo)致總線使用效率降低?？偟膩碚f， 一系列與時俱進的總線規(guī)格標(biāo)準(zhǔn)，便是不斷提升在電腦主機與周邊設(shè)備之 間，資料傳輸速度、容量與品質(zhì)的應(yīng)用過程。1992年Intel推出PCIvl.O Bus (Peripheral Component Interconnect外關(guān)部件互連局部匯 流排)開啟了PCI系列成為總線Bus主流的時代。PCI能使周邊設(shè)備直接連接電腦的中央處理單元，提升微處理器與周邊設(shè)備之間的資 料傳輸速度，亦即多點下傳(Multi-Drop)的平行匯流排技術(shù)。PCI架構(gòu)內(nèi)含一個橋接器， 作為PCI local bus與CPU local bus、以及系統(tǒng)記憶體bus之間的連結(jié)點。由于外關(guān)部件互 連局部匯流排獨立於中央處理單元之外，因此更換或升級中央處理單元時，不會影響周邊 設(shè)備，也不必重新設(shè)計Bus。但當(dāng)IC設(shè)計進入單芯片系統(tǒng)設(shè)計時代后，大量的硅智材就可被高度整合至單一芯片 內(nèi)。單芯片系統(tǒng)設(shè)計其中一個重大困難，便是各模組間的相互溝通。解決方法便是發(fā)展芯 片上總線(On-ChipBus; OCB)介面的規(guī)格，擔(dān)負在單晶片系統(tǒng)中連接各模組的角色。SoC高度整合的趨勢發(fā)展意味著，更多的IP核心被連接至OCB上，亦即更多的總線 主控制(Bus Master) IP被連接至OCB上。由於總線主控制(Bus Master)之間互相競爭 總線(Bus)使用權(quán)，衍生出可觀的總線(Bus)使用權(quán)轉(zhuǎn)換成本，還有眾多總線主控制 Bus Master交錯使用，導(dǎo)致總線Bus使用效率降低。 發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問題是提供一種含雙cpu t;且具有控制總線的芯片的控制機 組快速訊息傳遞裝置。本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是提供一種含雙CPU核的控制機組快速訊 息傳遞裝置，包括靜態(tài)存儲器，閃存及內(nèi)含CPU的芯片，銜述的含CPU的芯片為含雙CPU核且具有控制總線的芯片，所述的雙CPU核分為主CPU:負責(zé)控制系統(tǒng)與運算的主要功能；副CPU:為快速I/O通訊使用，即只負責(zé)I/O訊息的接收傳遞。所述的副CPU的I/O e核負責(zé)通訊，同時具備UAFJT、 SPI、高速輸入點、高速輸出 點、可用于大容量儲存裝備的UBS;所述的主CPU的Master e核可以動態(tài)改變副CPU 的l/Oe核執(zhí)行碼，達到高度靈活性應(yīng)用，且e核執(zhí)行碼記憶體控制在極小容量內(nèi)；所述 的Master E核和1/Oe分享共同記憶體，可以高速交換資訊，既可以獨立工作，也可協(xié)同 工作處理高精度運算。所述的CPU控制總線外接到芯片腳位，使多個控制機組快速訊息傳遞裝置平行協(xié)同運做。所述的CPU控制總線為資料總線Date Bus、位址總線Address Bus和控制總線Control Bus,所述的資料總線負責(zé)在CPU和Memory之間傳送資料，所述的位址總線具有雙向性， 可用來標(biāo)明Memory或I/O Port位址的地方。所述的芯片由電可擦只讀存儲器引導(dǎo)操作系統(tǒng)，即電可擦只讀存儲器是存儲本裝置 BOOT啟動的編程。所述的靜態(tài)存儲器可根據(jù)需要改變大小。所述的一種含雙CPU核的控制機組快速訊息傳遞的方法，包括下述步驟(1) 副CPU接收外部訊息，將所收到暫存在靜態(tài)存儲器需要運算的訊息，傳遞給主 CPU進行運算；(2) 主CPU運算完成，將運算結(jié)果放在內(nèi)存的靜態(tài)存儲器堆棧地址上，副CPU即刻 將運算結(jié)果訊息傳遞出去；如是輸出與輸入訊息，則傳到相關(guān)組件。本裝置是一個內(nèi)含雙CPU核的芯片上的標(biāo)準(zhǔn)訊息傳遞模組。其中一核用于控制其系 統(tǒng)及運算的主要功能，另一核專用于快速訊息傳遞處理。CPU控制總線及系統(tǒng)內(nèi)存總線外 接到芯片腳位，使多重標(biāo)準(zhǔn)訊息傳遞模組結(jié)構(gòu)性能增強。越多的內(nèi)核內(nèi)存，猶如添加了標(biāo) 準(zhǔn)訊息傳遞模組核一樣線性增強了系統(tǒng)的性能。遠程位置通訊以100/10 BASE以太網(wǎng)表 面作為基本公用主線，達到遠距離分散控制，有效提高系統(tǒng)靈活度。本發(fā)明可廣泛應(yīng)用于 工業(yè)控制領(lǐng)域。


圖l為本發(fā)明單一芯片模組圖。圖2為本發(fā)明SIOP模具性能增強的多個裝置平行協(xié)同運做圖。圖3為本發(fā)明一種含雙CPU核的控制機組快速訊息傳遞裝置的工作原理圖。圖4為本發(fā)明應(yīng)用系統(tǒng)配置圖。圖5為本發(fā)明基本e核結(jié)構(gòu)圖。
具體實施方式
下面結(jié)合具體實施例，進一步闡述本發(fā)明。應(yīng)理解，這些實施例僅用于說明本發(fā)明而 不用于限制本發(fā)明的范圍。此外應(yīng)理解，在閱讀了本發(fā)明講授的內(nèi)容之后，本領(lǐng)域技術(shù)人 員可以對本發(fā)明作各種改動或修改，這些等價形式同樣落于本申請所附權(quán)利要求書所限定 的范圍。如圖1所示，主CPU負責(zé)控制系統(tǒng)與運算的主要功能，副CPU主要為快速 1/0(input/output輸出/輸入)通訊使用，即只負責(zé)I/O訊息的接收傳遞。副CPU(訊息傳遞模塊)接收外部訊息，將所收到暫存在靜態(tài)存儲器需要運算的訊息， 傳遞給主CPU進行運算，主CPU運算完成，將運算結(jié)果放在內(nèi)存的靜態(tài)存儲器堆棧位址 上，副CPU即刻將運算結(jié)果訊息傳遞出去，如是輸出與輸入訊息，則傳到相關(guān)組件，如 為遠程設(shè)備則透過以太網(wǎng)線傳送。副CPU僅負責(zé)訊息的接收與傳遞，因此訊息傳遞快速， 不增加主CPU運算外的負擔(dān)。其中的電可擦只讀存儲器是存儲本裝置BOOT啟動的編程。如圖2所示，本裝置的CPU控制總線外接到芯片腳位，可以做到多個本裝置平行協(xié)同運做，達到增加運算的功能。每一個本裝置在協(xié)同平行運算時，只要增加芯片本身的自有內(nèi)存即內(nèi)存的靜態(tài)存儲器的大小。由于免去了共享內(nèi)存的擷取瓶頸，因此串行增加本裝置數(shù)量時，可以線性增加運算效能。如圖3所示，為本發(fā)明一種控制機組快速訊息傳遞裝置的工作原理圖，采用雙32位e
核，33位256深度的數(shù)據(jù)與返回堆棧，主機內(nèi)(本地快取檔)為2K字節(jié)的靜態(tài)隨機存取 內(nèi)存是半導(dǎo)體內(nèi)存的一種，屬隨機存取內(nèi)存一類。所謂的靜態(tài)，是指這種內(nèi)存只要保持通 電，里面儲存的信息就可以恒常保持；啟動多重處理器操作系統(tǒng)的電可擦除可編程只讀內(nèi) 存為16K字節(jié)，EEPROM，或稱E2PROM，全稱電可擦除可編程只讀存儲器，全稱電可 擦除可編程只讀內(nèi)存；256K外接靜態(tài)隨機存取內(nèi)存；4M字節(jié)的外接快閃存儲器；芯片采 用可程序化邏輯門陣列，效能為40MHz;內(nèi)建100/10BASE以太網(wǎng)界面；主控核接兩個通 用異步收發(fā)傳輸器，副控核也接兩個通用異步收發(fā)傳輸器。；UART為通用異步接收器/發(fā) 送器，通用異步接收器/發(fā)送器是"異步接收器/發(fā)送器"的一種，它是一個能翻譯并行接口與 序列界面間數(shù)據(jù)的計算機硬件；主控與副控都有計時功能；串行式周邊接口主控與副控各 有一個；主控與副控都有16位通用IO端口GPIO，通用型之輸入輸出(General Purpose I/O)的簡稱；內(nèi)建實時時鐘；4個可編程譯碼器供選用；內(nèi)建10M位以太網(wǎng)控制器；通用 串行總線接口；適用于5伏特與3.3伏特供電設(shè)備。如圖4所示，所有遠端位置均用標(biāo)準(zhǔn)本裝置模組，服務(wù)器位置也可增加多重本裝置模組來增強性能。如圖5所示，為基本e核結(jié)構(gòu)，其中T與S寄存器層層相接，建成一數(shù)據(jù)層。T與S 是資料數(shù)據(jù)層的最高及第二項。所有ALU運算均從T與S中提取運算體。返回層是用于 給子程序?qū)ふ一貜?fù)位址及其它臨時使用。從內(nèi)存上讀取數(shù)據(jù)時，X寄存器提供內(nèi)存位址給位址總線，且資料數(shù)據(jù)從資料數(shù)據(jù)總 線Date Bus獲得再到T寄存器。將信息寫入內(nèi)存時，位址由X寄存器提供；且資料數(shù)據(jù) 從T寄存器中寫進資料總線。
權(quán)利要求
1.一種含雙CPU核的控制機組快速訊息傳遞裝置，包括靜態(tài)存儲器，閃存及內(nèi)含CPU的芯片，其特征在于所述的含CPU的芯片為含雙CPU核且具有控制總線的芯片，所述的雙CPU核分為主CPU負責(zé)控制系統(tǒng)與運算的主要功能；副CPU為快速I/O通訊使用，即只負責(zé)I/O訊息的接收傳遞。
2. 根據(jù)權(quán)利要求1所述的一種含雙CPU核的控制機組快速訊息傳遞裝置，其特征在于所述的副CPU的IOe核負責(zé)通訊，同時具備UART、 SPI、高速輸入點、高速輸出點、 可用于大容量儲存裝備的UBS;所述的主CPU的Master e核可以動態(tài)改變副CPU的10 e核執(zhí)行碼，達到高度靈活性應(yīng)用；所述的Master E核和IOe分享共同記憶體，可以高速交換資訊，既可以獨立工作，也可協(xié)同工作處理高精度運算。
3. 根據(jù)權(quán)利要求1所述的一種含雙CPU核的控制機組快速訊息傳遞裝置，其特征在于 所述的CPU控制總線外接到芯片腳位，使多個控制機組快速訊息傳遞裝置平行協(xié)同運做。
4. 根據(jù)權(quán)利要求1或3所述的一種含雙CPU核的控制機組快速訊息傳遞裝置，其特征在 于所述的CPU控制總線為資料總線、位址總線和控制總線，所述的資料總線負責(zé)在CPU 和Memory之間傳送資料，所述的位址總線具有雙向性，可用來標(biāo)明Memory或I/O Port 位址的地方。
5. 根據(jù)權(quán)利要求1所述的一種含雙CPU核的控制機組快速訊息傳遞裝置，其特征在于 所述的芯片由電可擦只讀存儲器引導(dǎo)操作系統(tǒng)，即電可擦只讀存儲器是存儲本裝置BOOT 啟動的編程。
6. 根據(jù)權(quán)利要求1所述的一種含雙CPU核的控制機組快速訊息傳遞裝置，其特征在于 所述的靜態(tài)存儲器可根據(jù)需要改變大小。
7. 根據(jù)權(quán)利要求1所述的一種含雙CPU核的控制機組快速訊息傳遞的方法，包括下述步 驟(1) 副CPU接收外部訊息，將所收到暫存在靜態(tài)存儲器需要運算的訊息，傳遞給主CPU 進行運算；(2) 主CPU運算完成，將運算結(jié)果放在內(nèi)存的靜態(tài)存儲器堆棧地址上，副CPU即刻將運 算結(jié)果訊息傳遞出去；如是輸出與輸入訊息，則傳到相關(guān)組件。
全文摘要
本發(fā)明涉及一種含雙CPU核的控制機組快速訊息傳遞裝置和方法，該裝置的CPU芯片為含雙CPU核且具有控制總線的芯片，雙CPU核分為主CPU負責(zé)控制系統(tǒng)與運算的主要功能；副CPU為快速I/O通訊使用，即只負責(zé)I/O訊息的接收傳遞。CPU控制總線外接到芯片腳位，使多個控制機組快速訊息傳遞裝置平行協(xié)同運做。CPU控制總線及系統(tǒng)內(nèi)存總線外接到芯片腳位，使多重標(biāo)準(zhǔn)訊息傳遞模組結(jié)構(gòu)性能增強。越多的內(nèi)核內(nèi)存，猶如添加了標(biāo)準(zhǔn)訊息傳遞模組核一樣線性增強了系統(tǒng)的性能。本發(fā)明可廣泛應(yīng)用于工業(yè)控制領(lǐng)域。
文檔編號G05B19/418GK101165622SQ20071004687
公開日2008年4月23日 申請日期2007年10月10日 優(yōu)先權(quán)日2007年10月10日
發(fā)明者張勝勇 申請人:寧波弘訊科技有限公司