本發(fā)明涉及一種適用于高速集成電路的片上差分時(shí)延測量系統(tǒng)及回收集成電路識(shí)別方法。屬于微型電子器件
技術(shù)領(lǐng)域：
。
背景技術(shù)：
：集成電路(integratedcircuit)是一種微型電子器件或部件。它是經(jīng)過氧化、光刻、擴(kuò)散、外延、蒸鋁等半導(dǎo)體制造工藝，把構(gòu)成具有一定功能的電路所需的半導(dǎo)體、電阻、電容等元件及它們之間的連接導(dǎo)線全部集成在一小塊硅片上，然后焊接封裝在一個(gè)管殼內(nèi)的電子器件；其中所有元件在結(jié)構(gòu)上已組成一個(gè)整體，使電子元件向著微小型化、低功耗、智能化和高可靠性方面邁進(jìn)了一大步。集成電路具有體積小，重量輕，引出線和焊接點(diǎn)少，壽命長，可靠性高，性能好等優(yōu)點(diǎn)，同時(shí)成本低，便于大規(guī)模生產(chǎn)。集成電路按其功能、結(jié)構(gòu)的不同，可以分為模擬集成電路、數(shù)字集成電路和數(shù)/?；旌霞呻娐啡箢?。隨著半導(dǎo)體元器件供應(yīng)鏈日趨復(fù)雜，大量偽劣(counterfeit)集成電路不斷滲透，甚至進(jìn)入核心安全攸關(guān)系統(tǒng)。這給整個(gè)電子行業(yè)尤其是軍事、航空航天、醫(yī)療和通信等領(lǐng)域帶來極大的安全隱患。此外，偽劣集成電路給集成電路制造商，每年帶來的經(jīng)濟(jì)損失高達(dá)數(shù)十甚至數(shù)百億美元，并且此數(shù)值仍以每年12％-15％的速度持續(xù)增加。因此，偽劣集成電路的問題引起了政府及企業(yè)的極大重視。偽劣集成電路主要分為以下7類：回收翻新、重新標(biāo)注、過度生產(chǎn)、假冒克隆、去除缺陷、偽造指標(biāo)、篡改電路。其中，由于低成本和高額利潤，回收翻新集成電路占整個(gè)盜版集成電路80％以上。回收翻新集成電路，是指那些已在其他系統(tǒng)中使用過一段時(shí)間，通過回收并經(jīng)過翻新處理，按原始廠商生產(chǎn)、以新出廠電路價(jià)格銷售的集成電路。在回收翻新過程中，集成電路在高溫條件下被從印刷電路板中強(qiáng)制取出，并經(jīng)過洗滌、打磨、封裝、標(biāo)記等過程。高超的翻新手段使我們很難僅從外觀來區(qū)分盜版回收集成電路。然而，回收翻新過程會(huì)本身會(huì)損壞集成電路，造成可靠性下降。同時(shí)，由于該類電路之前已使用過一段時(shí)間，剩余使用壽命和可靠性都大大降低。識(shí)別回收翻新集成電路的方法通常分為兩類，一類是觀察法，另一類是測試法。前者指的是，通過外部目檢、X射線檢查、聲學(xué)掃描、顯微鏡檢查、內(nèi)部目檢等，先進(jìn)觀察手段分析其物理結(jié)構(gòu)，從而找出翻新的痕跡和異常。雖然此方法直接有效，但需要昂貴的測試設(shè)備和大量的測試時(shí)間，從而大大增加測試成本。此外，隨著集成電路工藝的提升，和翻新手段的進(jìn)步，上述的檢測難度不斷遞增。另一方面，上面已經(jīng)提到，回收翻新集成電路與新出廠集成電路最大的區(qū)別在于，該電路已被使用，即已老化?；诖颂卣鳎S多文獻(xiàn)提出了識(shí)別回收翻新集成電路的測試技術(shù)。這些技術(shù)主要分為兩大類：片上系統(tǒng)設(shè)計(jì)，數(shù)理統(tǒng)計(jì)法。經(jīng)過對現(xiàn)有的技術(shù)文獻(xiàn)進(jìn)行檢索發(fā)現(xiàn)，2014年U.Guin等人在ACMDesignAutomationConference(國際計(jì)算機(jī)設(shè)計(jì)自動(dòng)化會(huì)議)上發(fā)表了“Low-coston-chipstructuresforcombatingdieandicrecycling(用于識(shí)別回收芯片和集成電路的低成本片上結(jié)構(gòu))”，設(shè)計(jì)并提出了基于環(huán)形振蕩器對的片上傳感器，一個(gè)始終振蕩經(jīng)歷老化，另一個(gè)僅在檢測條件下振蕩作為參考，由于老化的影響，兩個(gè)振蕩器的振蕩頻率差逐漸增大，對其進(jìn)行一維包絡(luò)分析，從而區(qū)分出回收翻新集成電路。然而，此類傳感器的缺點(diǎn)在于，增加了芯片的額外面積和功耗，同時(shí)隨著工藝不確定性的增大，無法準(zhǔn)確識(shí)別出僅使用很短時(shí)間內(nèi)的回收翻新集成電路。2012年X.Zhang等人在IEEEInternationalSymposiumonDefectandFaultToleranceinVLSIandNanotechnologySystems(基于超大規(guī)模集成電路和納米技術(shù)系統(tǒng)中的缺陷和容錯(cuò)能力國際研討會(huì))發(fā)表了“Path-delayfingerprintingforidentificationofrecoveredics(用于識(shí)別回收集成電路的路徑時(shí)延“指紋”系統(tǒng))”，提出測量集成電路中關(guān)鍵路徑的時(shí)延(delay)增量，通過主成分分析法(PCA)劃分時(shí)延分布，如在新出廠集成電路的時(shí)延分布之外，則認(rèn)定為翻新。然而，隨著集成電路尺寸的不斷縮小，工藝不確定性影響越來越大，使得老化前后關(guān)鍵路徑的時(shí)延分布重疊較大，分辨準(zhǔn)確度降低。此外，支持向量機(jī)(SVM)這一數(shù)理統(tǒng)計(jì)方法的引用也逐漸提升回收集成電路的分辨率。其中，K.Huang等人在2015年IEEETransactionsonComputer-AidedDesignofIntegratedCircuitsandSystems(國際集成電路和系統(tǒng)的計(jì)算機(jī)輔助設(shè)計(jì)期刊)上發(fā)表了“Recycledicdetectionbasedonstatisticalmethods(基于數(shù)理統(tǒng)計(jì)的回收集成電路識(shí)別方法)”，提出以靜態(tài)漏電流(Iddq)、最大工作頻率(Fmax)，以及最大工作電壓(Vmax)隨時(shí)間的變化率，H.Dogan等人在2014年在IEEEInternationalSymposiumonDefectandFaultToleranceinVLSIandNanotechnologySystems(基于超大規(guī)模集成電路和納米技術(shù)系統(tǒng)中的缺陷和容錯(cuò)能力國際研討會(huì))上發(fā)表了“AginganalysisforrecycledFPGAdetection(基于老化分析的回收FPGA檢測方法)”，提出以FPGA中環(huán)形振蕩器的振蕩頻率下降百分比，為SVM輸入?yún)⒘?，通過參數(shù)訓(xùn)練，找到區(qū)分邊界。雖然上述文獻(xiàn)采用了片上測量系統(tǒng)，但受制造不確定性影響大，運(yùn)行時(shí)功耗較大，且涉及大量原始樣本進(jìn)行訓(xùn)練，以及半個(gè)小時(shí)以上的額外的加速老化，這些都增加了測試成本。技術(shù)實(shí)現(xiàn)要素：本發(fā)明的目的在于提供一種適用于高速集成電路的片上差分時(shí)延測量系統(tǒng)及回收集成電路識(shí)別方法，以解決現(xiàn)有技術(shù)中片上測量系統(tǒng)受制造不確定性影響大，運(yùn)行時(shí)功耗較大，測試成本高等缺陷。本發(fā)明設(shè)計(jì)了一種適用于高速集成電路的片上差分時(shí)延測量系統(tǒng)，如圖1所示，該系統(tǒng)是由時(shí)延差分測量模塊、控制邏輯模塊、非揮發(fā)性隨機(jī)存儲(chǔ)器(如Flash)構(gòu)成，用來監(jiān)測集成電路中的關(guān)鍵路徑。通過調(diào)整時(shí)延差分測量模塊中選擇器的“0”和“1”，并觀察該模塊輸出變化，從而獲得監(jiān)測的關(guān)鍵路徑的時(shí)延長度。同時(shí)提出了一種基于該片上差分時(shí)延測量系統(tǒng)的回收集成電路識(shí)別方法，其測量方法有六個(gè)步驟。該方法通過片上時(shí)延差分測量模塊，精確獲得各頻繁使用的關(guān)鍵路徑的時(shí)延變化。并使用機(jī)器學(xué)習(xí)的方法，比較各路徑的時(shí)延變化分布，最終識(shí)別出回收翻新集成電路。本發(fā)明設(shè)計(jì)的片上差分時(shí)延測量系統(tǒng)測量精度較高、易集成、生產(chǎn)測試成本低、受工藝不確定性影響小，同時(shí)本發(fā)明提出的回收集成電路識(shí)別方法具有測試時(shí)間短、識(shí)別度高等優(yōu)點(diǎn)，降低回收集成電路對整個(gè)集成電路產(chǎn)業(yè)鏈的影響。本發(fā)明的一種適用于高速集成電路的片上差分時(shí)延測量系統(tǒng)，所述集成電路芯片中有大量門電路翻轉(zhuǎn)頻繁，會(huì)遭受負(fù)偏置溫度不穩(wěn)定性(NBTI)及熱載流子注入(HCI)效應(yīng)，即動(dòng)態(tài)老化和靜態(tài)老化。因此，隨著使用時(shí)間的增加，對于同一條關(guān)鍵路徑，其在回收翻新集成電路中的時(shí)延與新出廠的大不相同，因此易測量出時(shí)延變化惡劣程度，即時(shí)延差；本發(fā)明一種適用于高速集成電路的片上差分時(shí)延測量系統(tǒng)，該差分時(shí)延測量系統(tǒng)由時(shí)延差分測量模塊、控制邏輯模塊、非揮發(fā)性隨機(jī)存儲(chǔ)器(如Flash)構(gòu)成；其中，在上述集成電路芯片上的N條關(guān)鍵路徑放置N個(gè)時(shí)延差分測量模塊，這N個(gè)時(shí)延差分測量模塊共用一個(gè)控制邏輯模塊和隨機(jī)存儲(chǔ)器。所述控制邏輯模塊，在測量開始前，一些基本的配置參數(shù)通過串行或并行的方式寫入控制寄存器中；這些配置參數(shù)包括測量開始內(nèi)部復(fù)位、使能端EN、BUF_SEL[m-1:0]信號；在測量開始后，這些配置參數(shù)將傳遞到時(shí)延差分測量模塊中；所述隨機(jī)存儲(chǔ)器，用來存儲(chǔ)測量過程中代表路徑長度狀態(tài)的控制信號，即n位BUF_SEL[n-1:0]信號；所述的N個(gè)時(shí)延差分測量模塊的結(jié)構(gòu)是相同的；每個(gè)時(shí)延差分測量模塊均由上升沿生成結(jié)構(gòu)20A、被檢測路徑時(shí)延標(biāo)志生成結(jié)構(gòu)20B、差分路徑時(shí)延調(diào)整結(jié)構(gòu)20C構(gòu)成；該上升沿生成結(jié)構(gòu)20A，由一個(gè)與非門和一個(gè)觸發(fā)器FF1構(gòu)成，與非門的輸入端為系統(tǒng)復(fù)位，和控制邏輯模塊輸出的控制復(fù)位信號共同組成，輸出端接入到觸發(fā)器FF1的置“0”端，同時(shí)觸發(fā)器FF1的輸入D端始終接電源端。在測試開始前，先對觸發(fā)器FF1進(jìn)行置“0”。在測試模式下，當(dāng)系統(tǒng)時(shí)鐘上升沿到來時(shí)，觸發(fā)器FF1自動(dòng)生成上升沿，進(jìn)入到差分路徑時(shí)延調(diào)整結(jié)構(gòu)20C中；該被檢測路徑時(shí)延標(biāo)志生成結(jié)構(gòu)20B，由一個(gè)緩沖器和一個(gè)異或門構(gòu)成，連接在關(guān)鍵路徑和觸發(fā)器FF2之間。在測試模式下，當(dāng)系統(tǒng)時(shí)鐘上升沿到來時(shí)，在關(guān)鍵路徑的輸出端產(chǎn)生上升沿或下降沿信號，經(jīng)過被檢測路徑時(shí)延標(biāo)志生成結(jié)構(gòu)20B后，生成一個(gè)脈沖信號，作為觸發(fā)器FF2的時(shí)鐘端；該差分路徑時(shí)延調(diào)整結(jié)構(gòu)20C，由n個(gè)緩沖器對，n個(gè)選擇器和1個(gè)觸發(fā)器FF2構(gòu)成。其中緩沖器對為兩個(gè)不同時(shí)延的第一緩沖器和第二緩沖器組成，通過調(diào)整選擇器的“0”和“1”，可選擇不同的緩沖器，從而獲得不同差分路徑的時(shí)延，最后進(jìn)入的上升沿信號輸出到觸發(fā)器FF2的輸入端。最后，n個(gè)選擇器的選擇信號組成n位BUF_SEL[n-1:0]，作為路徑長度狀態(tài)的控制信號。根據(jù)時(shí)延差分測量模塊設(shè)計(jì)，當(dāng)其時(shí)延小于關(guān)鍵路徑時(shí)延時(shí)，觸發(fā)器FF2輸出為“1”，而其時(shí)延大于關(guān)鍵路徑時(shí)延時(shí)，觸發(fā)器FF2將輸出“0”。在測試過程中，通過輸入BUF_SEL[n-1:0]，單調(diào)增加差分時(shí)延測量模塊時(shí)延，在觸發(fā)器FF2輸出由“1”變?yōu)椤?”時(shí)，即表明差分時(shí)延測量模塊時(shí)延與關(guān)鍵路徑時(shí)延相當(dāng)。在測量結(jié)束后，將每次得到的BUF_SEL[n-1:0]信號進(jìn)行儲(chǔ)存。最后，比較測量前后存儲(chǔ)器中兩個(gè)BUF_SEL[n-1:0]信號中“0”變成“1”的比特?cái)?shù)，從而得被測關(guān)鍵路徑的時(shí)延惡化程度。需要注意的是，緩沖器對中第一緩沖器和第二緩沖器的時(shí)延相差越小，本模塊對關(guān)鍵路徑時(shí)延惡化測量的敏感度越高。由于本時(shí)延差分測量模塊是測量關(guān)鍵路徑在老化前后的路徑時(shí)延差，從而判斷是否為回收集成電路。因此，為保證測量結(jié)果的準(zhǔn)確性，本時(shí)延差分測量模塊就必須就有抗老化設(shè)計(jì)。如圖1a所示，為確保本系統(tǒng)的抗老化性，時(shí)延差分測量模塊中每個(gè)緩沖器都通過一個(gè)“開關(guān)”與電源、地端相連。在芯片正常工作模式下EN＝0，整個(gè)系統(tǒng)不工作；在測試模式下EN＝1，模塊中一部分門電路遭受NBTI的影響，且僅翻轉(zhuǎn)一次。由于測試時(shí)間為微秒級，故該老化效應(yīng)對整個(gè)測量系統(tǒng)來說可忽略不計(jì)。因此，整個(gè)差分時(shí)延測量系統(tǒng)幾乎不受老化效應(yīng)影響。一種基于片上差分時(shí)延測量系統(tǒng)的回收集成電路識(shí)別方法，如圖2所示，它包括有下列步驟：步驟一，選擇監(jiān)測路徑；在關(guān)鍵路徑中，選擇那些老化速度快，即受負(fù)偏置溫度不穩(wěn)定性(NegativeBiasTemperatureInstability,NBTI)和熱載流子注入(HotCarrierInjection,HCI)影響較大的路徑。路徑老化速度越快，時(shí)延惡化幅度ΔT越大，從而易識(shí)別出經(jīng)歷短時(shí)間老化的電路。基于此，我們根據(jù)以下兩個(gè)原則來選擇監(jiān)測路徑：(i)包含更多老化速度快的門電路，(ii)更多“0”出現(xiàn)同時(shí)翻轉(zhuǎn)更頻繁。大量的“0”會(huì)使PMOS受到更嚴(yán)重的NBTI退化影響，同時(shí)愈頻繁的翻轉(zhuǎn)會(huì)增加門電路的HCI退化影響。具體來說，對于工藝庫中不同類型的門電路，仿真確定老化速度快的門電路。至于第(ii)點(diǎn)，通過在關(guān)鍵路徑中，添加不同的輸入向量組合，計(jì)算出在一定時(shí)間內(nèi)，關(guān)鍵路徑中每個(gè)門所經(jīng)歷“0”及翻轉(zhuǎn)活動(dòng)的平均個(gè)數(shù)，從而統(tǒng)計(jì)出整條關(guān)鍵路徑的情況。需要指出的是，針對深亞微米工藝下NBTI比HCI更加嚴(yán)峻的現(xiàn)狀，我們首先考慮那些工作中出現(xiàn)更多“0”的關(guān)鍵路徑，其次是由更多老化速度快的門電路組成的路徑；步驟二，設(shè)計(jì)差分時(shí)延測量模塊；由前面分析可知，為提升本系統(tǒng)的準(zhǔn)確度和敏感度，圖2中緩沖器應(yīng)當(dāng)選擇器件庫中時(shí)延差盡可能小的緩沖器。同時(shí)，由于工藝不確定性的影響，還需通過蒙特卡洛仿真，通過正態(tài)分布擬合的方法，確定各自的時(shí)延差；步驟三，插入差分時(shí)延測量系統(tǒng)。由于本系統(tǒng)所占用的額外面積很小，所以同時(shí)監(jiān)測多條關(guān)鍵路徑。需要注意的是，差分時(shí)延測量模塊的擺放位置與所監(jiān)測的關(guān)鍵路徑，在版圖上應(yīng)盡可能接近；步驟四，記錄全新電路關(guān)鍵路徑時(shí)延；即在電路加工制造完成后，在第一次上電時(shí)，通過本系統(tǒng)測量一次監(jiān)測的關(guān)鍵路徑長度信息，并將此次獲得的BUF_SEL[n-1:0]信號作為原始信號存儲(chǔ)到非揮發(fā)性隨機(jī)存儲(chǔ)器中；步驟五，訓(xùn)練新出廠電路判定邊界；電路出廠前，在制造缺陷和Burn-In測試過程中，會(huì)經(jīng)歷一定的程度的老化。因此，在上述測試完成后，應(yīng)重新收集關(guān)鍵路徑長度，并存儲(chǔ)BUF_SEL[n-1:0]信號。將出廠過程中形成的時(shí)延惡化(ΔT)作為樣本，通過SVM，訓(xùn)練出新出廠電路邊界函數(shù)。圖3給出了回收翻新集成電路與新出廠集成電路的時(shí)延惡化幅度的二維分布，以及訓(xùn)練出來的邊界示意圖。監(jiān)測路徑的數(shù)目多于2條時(shí)，該圖可拓展為多維；步驟六，識(shí)別回收翻新集成電路。識(shí)別過程中，通過本系統(tǒng)測量待測關(guān)鍵路徑的時(shí)延長度，并獲得一組BUF_SEL[n-1:0],并與之前存儲(chǔ)的原始信號進(jìn)行對比，找到前后兩個(gè)信號中“0”變成“1”的比特?cái)?shù)，從而確定待測電路的時(shí)延惡化程度，判斷是否在上一步訓(xùn)練出來的邊界函數(shù)或模型內(nèi)，便可據(jù)此判定待測電路是否為回收集成電路。本發(fā)明設(shè)計(jì)的一種適用于高速集成電路的片上差分時(shí)延測量系統(tǒng)及回收集成電路識(shí)別方法，其優(yōu)點(diǎn)在于：①關(guān)鍵路徑時(shí)延惡化程度測試精度小于15ps，且制造不確定性得到了有效抑制。②直接對決定電路功能的關(guān)鍵路徑進(jìn)行測量。③測試過程中不需要進(jìn)行額外的加速老化，測試時(shí)間被有效縮短。④占用芯片額外面積小，僅在測試模式下工作，額外功耗增加小。附圖說明圖1a是本發(fā)明時(shí)延差分測量系統(tǒng)結(jié)構(gòu)圖。圖1b是本發(fā)明時(shí)延差分測量模塊中各子模塊的結(jié)構(gòu)圖。圖2是本發(fā)明識(shí)別待測集成電路方法的流程框圖。圖3是通過支持向量機(jī)的方法訓(xùn)練識(shí)別邊界(路徑數(shù)目多于2條使，該圖可拓展為多維)。圖4是考慮到工藝不確定性的影響，各緩沖器的時(shí)延分布(蒙特卡洛200組)。圖5是差分延時(shí)測量模塊功能驗(yàn)證波形圖。圖6是考慮到制造不確定性的影響，本發(fā)明對三種基準(zhǔn)電路老化后的測量精度表現(xiàn)(老化時(shí)間隨機(jī)選取1個(gè)月至3年)。圖7a是標(biāo)準(zhǔn)測試電路s9234中，本系統(tǒng)測得的一條關(guān)鍵路徑時(shí)延差分布。圖7b是標(biāo)準(zhǔn)測試電路s9234中，本系統(tǒng)根據(jù)測得的兩條關(guān)鍵路徑時(shí)延差訓(xùn)練出的識(shí)別邊界。圖8a是標(biāo)準(zhǔn)測試電路s38417中，本系統(tǒng)測得的一條關(guān)鍵路徑時(shí)延差分布。圖8b是標(biāo)準(zhǔn)測試電路s38417中，本系統(tǒng)根據(jù)測得的兩條關(guān)鍵路徑時(shí)延差訓(xùn)練出的識(shí)別邊界。圖9a是標(biāo)準(zhǔn)測試電路b19中，本系統(tǒng)測得的一條關(guān)鍵路徑時(shí)延差分布。圖9b是標(biāo)準(zhǔn)測試電路b19中，本系統(tǒng)根據(jù)測得的兩條關(guān)鍵路徑時(shí)延差訓(xùn)練出的識(shí)別邊界。圖中符號說明如下：BUF_SEL[n-1]：第n個(gè)選擇器在測試過程中的選擇信號。具體實(shí)施方式見圖1至圖7，下面將結(jié)合附圖和實(shí)施例對本發(fā)明做進(jìn)一步的詳細(xì)說明。本發(fā)明中對于集成電路芯片的編程控制采用了HSPICE2014,DesignCompiler,PrimeTime以及Star-RCXT軟件。HSPICE是Synopsys公司為集成電路設(shè)計(jì)中的穩(wěn)態(tài)分析，瞬態(tài)分析和頻域分析等電路性能的模擬分析而開發(fā)的一個(gè)商業(yè)化通用電路模擬程序。它相較于伯克利的SPICE(SimulationProgramwithICEmphasis)軟件，MicroSim公司的PSPICE以及其它電路分析軟件，又加入了一些新的功能，經(jīng)過不斷的改進(jìn)，目前已被許多公司、大學(xué)和研究開發(fā)機(jī)構(gòu)廣泛應(yīng)用。ICCompiler是Synopsys下一代布局布線系統(tǒng)，通過將物理綜合擴(kuò)展到整個(gè)布局和布線過程以及簽核驅(qū)動(dòng)的設(shè)計(jì)收斂，來保證卓越的質(zhì)量并縮短設(shè)計(jì)時(shí)間。上一代解決方案由于布局、時(shí)鐘樹和布線獨(dú)立運(yùn)行，有其局限性。DesignCompiler(簡稱DC)是Synopsys公司的ASIC綜合器產(chǎn)品，它可以完成將硬件描述語言所做的RTL級描述自動(dòng)轉(zhuǎn)換成優(yōu)化的門級網(wǎng)表。DC得到全球60多個(gè)半導(dǎo)體廠商、380多個(gè)工藝庫的支持。Synopsys的邏輯綜合工具DC占據(jù)91％的市場份額。DC是工業(yè)界標(biāo)準(zhǔn)的邏輯綜合工具，也是Synopsys最核心的產(chǎn)品。它使IC設(shè)計(jì)者在最短的時(shí)間內(nèi)最佳的利用硅片完成設(shè)計(jì)。它根據(jù)設(shè)計(jì)描述和約束條件并針對特定的工藝庫將輸入的VHDL或者Verilog的RTL描述自動(dòng)綜合出一個(gè)優(yōu)化的門級電路。它可以接受多種輸入格式，如硬件描述語言、原理圖和網(wǎng)表等，并產(chǎn)生多種性能報(bào)告，在縮短設(shè)計(jì)時(shí)間的同時(shí)提高設(shè)計(jì)性能。PrimeTime是針對復(fù)雜、百萬門芯片進(jìn)行全芯片、門級靜態(tài)時(shí)序分析的工具。PrimeTime可以集成于邏輯綜合和物理綜合的流程，讓設(shè)計(jì)者分析并解決復(fù)雜的時(shí)序問題，并提高時(shí)序收斂的速度。PrimeTime是眾多半導(dǎo)體廠商認(rèn)可的、業(yè)界標(biāo)準(zhǔn)的靜態(tài)時(shí)序分析工具。GalaxyTM設(shè)計(jì)平臺(tái)中的時(shí)序驗(yàn)證核心工具--的最新版本憑借其靜態(tài)時(shí)序分析能力和對數(shù)百萬門設(shè)計(jì)進(jìn)行認(rèn)可的能力，成為新的時(shí)序工具標(biāo)準(zhǔn)。從用戶使用情況顯示，最新發(fā)布的PrimeTime的運(yùn)行速度比之前版本平均提高了2到7倍，從而提升了設(shè)計(jì)者的設(shè)計(jì)能力，并實(shí)現(xiàn)快速的時(shí)序認(rèn)可。PrimeTime強(qiáng)大的性能得益于在生成報(bào)告和基于標(biāo)準(zhǔn)延遲文件(SDF)的時(shí)序分析方面的算法的改進(jìn)。PrimeTime提供全芯片級的靜態(tài)時(shí)序分析，同時(shí)整合了延遲計(jì)算和先進(jìn)的建模功能，以實(shí)現(xiàn)有效而又精確的時(shí)序認(rèn)可。PrimeTimeSI是全芯片門級信號完整性分析工具。PrimeTimeSI建立在成功流片驗(yàn)證過的PrimeTime平臺(tái)之上的，提供精確的串?dāng)_延遲分析，IRdrop(電壓降落)分析和靜態(tài)時(shí)序分析。PrimeTimeSI業(yè)界領(lǐng)先的超快運(yùn)行時(shí)間和處理容量讓數(shù)百萬門的復(fù)雜設(shè)計(jì)一次流片成功，讓設(shè)計(jì)者取得極快的進(jìn)入市場時(shí)間。Star-RCXT是電子設(shè)計(jì)自動(dòng)化(EDA)領(lǐng)域內(nèi)寄生參數(shù)提取解決方案的黃金標(biāo)準(zhǔn)。該款工具為ASIC、片上系統(tǒng)(SoC)、數(shù)字定制、內(nèi)存和模擬電路的設(shè)計(jì)提供了一個(gè)統(tǒng)一的解決方案。Star-RCXT用來對全新片設(shè)計(jì)、關(guān)鍵網(wǎng)以及塊級設(shè)計(jì)進(jìn)行非常準(zhǔn)確和有效的三維寄生參數(shù)提取，Star-RCXT還可以提供內(nèi)建的電容電阻數(shù)據(jù)壓縮，延時(shí)計(jì)算以及噪聲分析。Star-RCXT提供層次化處理模式以及分布式處理模式以達(dá)到最高處理量。Star-RCXT緊密結(jié)合于Synopsys的SinglePass流程。(一)差分時(shí)延測量系統(tǒng)參見圖1所示，本發(fā)明設(shè)計(jì)的一種適用于高速集成電路的片上差分時(shí)延測量系統(tǒng)由差分時(shí)延測量模塊、控制邏輯模塊和非揮發(fā)性隨機(jī)存儲(chǔ)器三部分組成，均可內(nèi)嵌在現(xiàn)有集成電路芯片上。其中，在上述集成電路芯片上的N條關(guān)鍵路徑放置N個(gè)時(shí)延差分測量模塊(2A、2B、……和2N)，這N個(gè)時(shí)延差分測量模塊共用一個(gè)控制邏輯模塊和隨機(jī)存儲(chǔ)器。參見圖1a所示，時(shí)延差分測量模塊2A、2B、……和2N用來監(jiān)測集成電路中的關(guān)鍵路徑。通過調(diào)整時(shí)延差分測量模塊中選擇器的“0”和“1”，并觀察該模塊輸出變化，從而獲得監(jiān)測的關(guān)鍵路徑的時(shí)延長度。同時(shí)公開了一種基于片上差分時(shí)延測量系統(tǒng)及的回收集成電路識(shí)別方法，其測量方法有六個(gè)步驟。該方法通過片上時(shí)延差分測量模塊，精確獲得各頻繁使用的關(guān)鍵路徑的時(shí)延變化。并使用機(jī)器學(xué)習(xí)的方法，比較各路徑的時(shí)延變化分布，最終識(shí)別出回收翻新集成電路。本發(fā)明設(shè)計(jì)的片上差分時(shí)延測量系統(tǒng)測量精度較高、易集成、生產(chǎn)測試成本低、受工藝不確定性影響小，同時(shí)本發(fā)明提出的回收集成電路識(shí)別方法具有測試時(shí)間短、識(shí)別度高等優(yōu)點(diǎn)，降低回收集成電路對整個(gè)集成電路產(chǎn)業(yè)鏈的影響。(二)集成電路芯片中的監(jiān)測路徑選擇：關(guān)鍵路徑一般指集成電路內(nèi)部具有最長延時(shí)的路徑，在本系統(tǒng)中，選擇那些老化速度快，即受NBTI和HCI影響較大的關(guān)鍵路徑。路徑老化速度越快，時(shí)延惡化幅度ΔT越大，從而易識(shí)別出經(jīng)歷短時(shí)間老化的電路?；诖耍鶕?jù)以下兩個(gè)原則來選擇監(jiān)測路徑：(i)包含更多老化速度快的門電路，(ii)更多“0”出現(xiàn)同時(shí)翻轉(zhuǎn)更頻繁。大量的“0”會(huì)使PMOS受到更嚴(yán)重的NBTI退化影響，同時(shí)愈頻繁的翻轉(zhuǎn)會(huì)增加門電路的HCI退化影響。具體來說，對于工藝庫中不同類型的門電路，仿真確定老化速度快的門電路。至于第(ii)點(diǎn)，通過在關(guān)鍵路徑中，添加不同的輸入向量組合，計(jì)算出在一定時(shí)間內(nèi)，關(guān)鍵路徑中每個(gè)門所經(jīng)歷“0”及翻轉(zhuǎn)活動(dòng)的平均個(gè)數(shù)，從而統(tǒng)計(jì)出整條關(guān)鍵路徑的情況。需要指出的是，針對深亞微米工藝下NBTI比HCI更加嚴(yán)峻的現(xiàn)狀，首先考慮那些工作中出現(xiàn)更多“0”的關(guān)鍵路徑，其次是由更多老化速度快的門電路組成的路徑。參見圖1a所示，選取集成電路芯片中N條關(guān)鍵路徑(criticalpath)作為監(jiān)測路徑，如關(guān)鍵路徑A、關(guān)鍵路徑B、關(guān)鍵路徑C、……、關(guān)鍵路徑N。在圖1a中則將關(guān)鍵路徑A記為1A、關(guān)鍵路徑B記為1B、……關(guān)鍵路徑N記為1N。在本發(fā)明中，參見圖1a所示，在上述集成電路芯片上的N條關(guān)鍵路徑放置N個(gè)時(shí)延差分測量模塊，即針對關(guān)鍵路徑A設(shè)置的時(shí)延差分測量模塊記為第一個(gè)時(shí)延差分測量模塊2A；針對關(guān)鍵路徑B設(shè)置的時(shí)延差分測量模塊記為第二個(gè)電源噪聲峰值測量模塊2B；針對關(guān)鍵路徑N設(shè)置的時(shí)延差分測量模塊記為第N個(gè)電源噪聲峰值測量模塊2N。每個(gè)時(shí)延差分測量模塊的結(jié)構(gòu)是相同的。所述的N條關(guān)鍵路徑中的N個(gè)時(shí)延差分測量模塊共用一個(gè)控制邏輯模塊和隨機(jī)存儲(chǔ)器。(三)控制邏輯模塊在測量開始前，一些基本的配置參數(shù)通過串行或并行的方式寫入控制邏輯模塊中。這些配置參數(shù)包括測量開始內(nèi)部復(fù)位、使能端EN、BUF_SEL[m-1:0]等信號。在測量開始后，這些配置參數(shù)將傳遞到時(shí)延差分測量模塊中。(四)隨機(jī)存儲(chǔ)器用來存儲(chǔ)測量過程中，代表路徑長度狀態(tài)的控制信號，即n位BUF_SEL[n-1:0]信號。(五)任意一個(gè)時(shí)延差分測量模塊2N參見圖1b所示，任意一個(gè)時(shí)延差分測量模塊2N由上升沿生成結(jié)構(gòu)20A、被檢測路徑時(shí)延標(biāo)志生成結(jié)構(gòu)20B、差分路徑時(shí)延調(diào)整結(jié)構(gòu)20C構(gòu)成。其中，在測量過程中，當(dāng)系統(tǒng)時(shí)鐘信號到來時(shí)，通過上升沿生成結(jié)構(gòu)20A生成上升沿信號，傳遞到差分路徑時(shí)延調(diào)整結(jié)構(gòu)20C中，同時(shí)隨著系統(tǒng)時(shí)鐘的到來，在關(guān)鍵路徑輸出端也會(huì)產(chǎn)生上升沿或下降沿信號，進(jìn)入到差分路徑時(shí)延調(diào)整結(jié)構(gòu)20C中。此時(shí)，通過調(diào)整時(shí)延差分測量模塊中選擇器的“0”和“1”，并觀察該時(shí)延差分測量模塊輸出變化，從而獲得監(jiān)測的關(guān)鍵路徑的時(shí)延長度。上升沿生成結(jié)構(gòu)20A如圖1b所示，上升沿生成結(jié)構(gòu)20A由一個(gè)與非門和一個(gè)觸發(fā)器FF1構(gòu)成，與非門的輸入端為系統(tǒng)復(fù)位，和控制邏輯模塊輸出的控制復(fù)位信號共同組成，輸出端接入到觸發(fā)器FF1的置“0”端，同時(shí)觸發(fā)器FF1的輸入D端始終接電源端。在測試開始前，先對觸發(fā)器FF1進(jìn)行置“0”。在測試模式下，當(dāng)系統(tǒng)時(shí)鐘上升沿到來時(shí)，觸發(fā)器FF1自動(dòng)生成上升沿，進(jìn)入到差分路徑時(shí)延調(diào)整結(jié)構(gòu)20C中，最后作為模塊內(nèi)觸發(fā)器FF2的D輸入端。被檢測路徑時(shí)延標(biāo)志生成結(jié)構(gòu)20B如圖1b所示，被檢測路徑時(shí)延標(biāo)志生成結(jié)構(gòu)20B由一個(gè)緩沖器和一個(gè)異或門構(gòu)成，連接在關(guān)鍵路徑和觸發(fā)器FF2之間。在測試模式下，當(dāng)系統(tǒng)時(shí)鐘上升沿到來時(shí)，在關(guān)鍵路徑的輸出端產(chǎn)生上升沿或下降沿信號，經(jīng)過被檢測路徑時(shí)延標(biāo)志生成結(jié)構(gòu)20B后，生成一個(gè)脈沖信號，進(jìn)入到差分路徑時(shí)延調(diào)整結(jié)構(gòu)20C中，作為模塊內(nèi)觸發(fā)器FF2的時(shí)鐘端。差分路徑時(shí)延調(diào)整結(jié)構(gòu)20C如圖1b所示，差分路徑時(shí)延調(diào)整結(jié)構(gòu)20C由n個(gè)緩沖器對，n個(gè)選擇器和1個(gè)觸發(fā)器FF2構(gòu)成。其中緩沖器對為兩個(gè)不同時(shí)延的第一緩沖器和第二緩沖器組成，通過調(diào)整選擇器的“0”和“1”，可選擇不同的緩沖器，從而獲得不同差分路徑的時(shí)延，最后進(jìn)入的上升沿信號輸出到觸發(fā)器FF2的輸入端。最后，n個(gè)選擇器的選擇信號組成n位BUF_SEL[n-1:0]，作為路徑長度狀態(tài)的控制信號。根據(jù)時(shí)延差分測量模塊設(shè)計(jì)，當(dāng)其時(shí)延小于關(guān)鍵路徑時(shí)延時(shí)，觸發(fā)器FF2輸出為“1”，而其時(shí)延大于關(guān)鍵路徑時(shí)延時(shí)，觸發(fā)器FF2將輸出“0”。在測試過程中，通過輸入BUF_SEL[n-1:0]，單調(diào)增加差分時(shí)延測量模塊時(shí)延，在觸發(fā)器FF2輸出由“1”變?yōu)椤?”時(shí)，即表明差分時(shí)延測量模塊時(shí)延與關(guān)鍵路徑時(shí)延相當(dāng)。在測量結(jié)束后，將每次得到的BUF_SEL[n-1:0]信號進(jìn)行儲(chǔ)存。最后，比較測量前后存儲(chǔ)器中，兩個(gè)BUF_SEL[n-1:0]信號中“0”變成“1”的比特?cái)?shù)，從而得被測關(guān)鍵路徑的時(shí)延惡化程度。需要注意的是，緩沖器對中第一緩沖器和第二緩沖器的時(shí)延相差越小，本模塊對關(guān)鍵路徑時(shí)延惡化測量的敏感度越高。本時(shí)延差分測量模塊的抗老化設(shè)計(jì)：由于本時(shí)延差分測量模塊是測量關(guān)鍵路徑在老化前后的路徑時(shí)延差，從而判斷是否為回收集成電路。因此，為保證測量結(jié)果的準(zhǔn)確性，本時(shí)延差分測量模塊就必須就有抗老化設(shè)計(jì)。如圖1a所示，為確保本系統(tǒng)的抗老化性，時(shí)延差分測量模塊中每個(gè)緩沖器都通過一個(gè)“開關(guān)”與電源、地端相連。在芯片正常工作模式下EN＝0，整個(gè)系統(tǒng)不工作；在測試模式下EN＝1，模塊中一部分門電路遭受NBTI的影響，且僅翻轉(zhuǎn)一次。由于測試時(shí)間為微秒級，故該老化效應(yīng)對整個(gè)測量系統(tǒng)來說可忽略不計(jì)。因此，整個(gè)差分時(shí)延測量系統(tǒng)幾乎不受老化效應(yīng)影響。本發(fā)明回收集成電路識(shí)別方法包括有下列步驟：識(shí)別步驟一，選擇監(jiān)測路徑。在關(guān)鍵路徑中，選擇那些老化速度快，即受NBTI和HCI影響較大的路徑。路徑老化速度越快，時(shí)延惡化幅度ΔT越大，從而易識(shí)別出經(jīng)歷短時(shí)間老化的電路?；诖?，我們根據(jù)以下兩個(gè)原則來選擇監(jiān)測路徑：(i)包含更多老化速度快的門電路，(ii)更多“0”出現(xiàn)同時(shí)翻轉(zhuǎn)更頻繁。大量的“0”會(huì)使PMOS受到更嚴(yán)重的NBTI退化影響，同時(shí)愈頻繁的翻轉(zhuǎn)會(huì)增加門電路的HCI退化影響。具體來說，對于工藝庫中不同類型的門電路，仿真確定老化速度快的門電路。至于第(ii)點(diǎn)，通過在關(guān)鍵路徑中，添加不同的輸入向量組合，計(jì)算出在一定時(shí)間內(nèi)，關(guān)鍵路徑中每個(gè)門所經(jīng)歷“0”及翻轉(zhuǎn)活動(dòng)的平均個(gè)數(shù)，從而統(tǒng)計(jì)出整條關(guān)鍵路徑的情況。需要指出的是，針對深亞微米工藝下NBTI比HCI更加嚴(yán)峻的現(xiàn)狀，我們首先考慮那些工作中出現(xiàn)更多“0”的關(guān)鍵路徑，其次是由更多老化速度快的門電路組成的路徑；識(shí)別步驟二，設(shè)計(jì)差分時(shí)延測量模塊。由前面分析可知，為提升本系統(tǒng)的準(zhǔn)確度和敏感度，圖1b中緩沖器應(yīng)當(dāng)選擇器件庫中時(shí)延差盡可能小的緩沖器。同時(shí)，由于工藝不確定性的影響，還需通過蒙特卡洛仿真，通過正態(tài)分布擬合的方法，確定各自的時(shí)延差；識(shí)別步驟三，插入差分時(shí)延測量系統(tǒng)。由于本系統(tǒng)所占用的額外面積很小，所以同時(shí)監(jiān)測多條關(guān)鍵路徑。需要注意的是，差分時(shí)延測量模塊的擺放位置與所監(jiān)測的關(guān)鍵路徑，在版圖上應(yīng)盡可能接近；識(shí)別步驟四，記錄全新電路關(guān)鍵路徑時(shí)延。即在電路加工制造完成后，在第一次上電時(shí)，通過本系統(tǒng)測量一次監(jiān)測的關(guān)鍵路徑長度信息，并將此次獲得的BUF_SEL[n-1:0]信號作為原始信號存儲(chǔ)到非揮發(fā)性隨機(jī)存儲(chǔ)器中；識(shí)別步驟五，訓(xùn)練新出廠電路判定邊界。電路出廠前，在制造缺陷和Burn-In測試過程中，會(huì)經(jīng)歷一定的程度的老化。因此，在上述測試完成后，應(yīng)重新收集關(guān)鍵路徑長度，并存儲(chǔ)BUF_SEL[n-1:0]信號。將出廠過程中形成的時(shí)延惡化(ΔT)作為樣本，通過SVM，訓(xùn)練出新出廠電路邊界函數(shù)。圖3給出了回收翻新集成電路與新出廠集成電路的時(shí)延惡化幅度的二維分布，以及訓(xùn)練出來的邊界示意圖。監(jiān)測路徑的數(shù)目多于2條時(shí)，該圖可拓展為多維；測量步驟六，識(shí)別回收翻新集成電路。識(shí)別過程中，通過本系統(tǒng)測量待測關(guān)鍵路徑的時(shí)延長度，并獲得一組BUF_SEL[n-1:0],并與之前存儲(chǔ)的原始信號進(jìn)行對比，找到前后兩個(gè)信號中“0”變成“1”的比特?cái)?shù)，從而確定待測電路的時(shí)延惡化程度，判斷是否在上一步訓(xùn)練出來的邊界函數(shù)或模型內(nèi)，便可據(jù)此判定待測電路是否為回收集成電路；實(shí)施例1應(yīng)用本發(fā)明設(shè)計(jì)的時(shí)延差分測量模塊進(jìn)行的測試：本實(shí)驗(yàn)在28nm工藝庫下，采用ISCAS'89s9234、s38417和ITC'99b19基準(zhǔn)電路，通過HSPICE進(jìn)行仿真，溫度為25℃，電源電壓1.05V。蒙特卡洛仿真考慮10％介質(zhì)厚度，10％MOS管寬度，10％MOS管長度，和20％閾值電壓的工藝不確定性。此外，利用HSPICE提供的MOS管可靠性分析模型(MOSRA)，設(shè)置TIT0，TTD0和TDCD等參數(shù)，對基準(zhǔn)電路進(jìn)行動(dòng)態(tài)老化仿真。最后與前面提到的文獻(xiàn)“Path-delayfingerprintingforidentificationofrecoveredics(用于識(shí)別回收集成電路的路徑時(shí)延“指紋”系統(tǒng))”和“Recycledicdetectionbasedonstatisticalmethods(基于數(shù)理統(tǒng)計(jì)的回收集成電路識(shí)別方法)”進(jìn)行識(shí)別精度對比。差分時(shí)延測量模塊驗(yàn)證前文提到，圖1b中緩沖器1和緩沖器2時(shí)延差越小，ΔT測量靈敏度越高。本文對標(biāo)準(zhǔn)元件庫中5種類型緩沖器：NBUFFX2，NBUFFX4，NBUFFX8，NBUFFX16，NBUFFX32進(jìn)行蒙特卡洛仿真，以確定每個(gè)緩沖器的時(shí)延。仿真結(jié)果如圖4和表1所示，表1為各緩沖器時(shí)延均值。緩沖器類型緩沖器時(shí)延(ps)NBUFFX230.73NBUFFX435.21NBUFFX833.79NBUFFX1639.21NBUFFX3243.09表1從圖中可以看到，NBUFFX4，NBUFFX8的分布幾乎完全重合，無法直觀分辨。而NBUFFX2和NBUFFX8兩種緩沖器時(shí)延受制造不確定性影響最小，且平均時(shí)延差合理(分別為30.73ps和33.79ps)。因此，本系統(tǒng)采用上述NBUFFX2和NBUFFX8兩個(gè)緩沖器組成時(shí)延差分測量模塊。在此基礎(chǔ)上，對時(shí)延差分測量模塊進(jìn)行功能驗(yàn)證，如圖5所示。當(dāng)模塊路徑逐漸接近監(jiān)測的關(guān)鍵路徑時(shí)，觸發(fā)器FF2輸出由“1”變?yōu)椤?”，結(jié)束本次測試并讀取存儲(chǔ)器中BUF_SEL[n-1:0]信號。同時(shí)，對時(shí)延差分測試結(jié)構(gòu)的測量精度進(jìn)行驗(yàn)證?？紤]到制造不確定性的影響，在隨機(jī)選取1個(gè)月至3年老化時(shí)間條件下，對三種基準(zhǔn)電路進(jìn)行蒙特卡洛和MOSRA仿真，本結(jié)構(gòu)測量誤差分布如圖6所示。由圖可見，時(shí)延測量誤差在0.3％-3％之間。對于被監(jiān)測路徑長度均值為4.877ns的b19誤差在0.3％以內(nèi)。而對于被監(jiān)測路徑長度均值為487.8ps和724.2ps的s9234和s38417誤差也在3％以內(nèi)(即小于15ps)。因此，對于老化后的關(guān)鍵路徑，本結(jié)構(gòu)測量精度高，受制造不確定性影響小。新出廠電路識(shí)別邊界訓(xùn)練在t1至t6為1個(gè)月、2個(gè)月、6個(gè)月、1年、2年、3年，6個(gè)使用時(shí)間節(jié)點(diǎn)下，本系統(tǒng)測得的關(guān)鍵路徑時(shí)延惡化ΔT如圖7a、8a、9a所示。由圖可見，除t2外，t1時(shí)刻的時(shí)延差分布與其他時(shí)刻的分布區(qū)分明顯。此外，隨著老化時(shí)間的增加，擬合曲線的方差越來越大。這是由于芯片間工藝不確定性的存在，導(dǎo)致關(guān)鍵路徑的老化速率不同導(dǎo)致的。因在電路出廠前，通常要進(jìn)行瑕疵和Burn-In測試，因此在識(shí)別邊界的訓(xùn)練過程中，我們選用t1時(shí)刻，即老化時(shí)間為1個(gè)月的數(shù)據(jù)作為新出廠樣本。通過支持向量機(jī)，選用徑向基函數(shù)作為訓(xùn)練內(nèi)核(RBFKernel)，得到的識(shí)別邊界如圖7b、8b、9b所示。下圖中，我們選用2維SVM，即在每一個(gè)芯片上選用兩條關(guān)鍵路徑，本方法同樣適用于多維SVM。為驗(yàn)證本方法，我們隨機(jī)生成200個(gè)老化時(shí)間tk<t≤tk+1(k＝1,3,..5)老化程度的，以及200個(gè)t≤t1老化程度的，且?guī)в须S機(jī)制造不確定性的回收集成電路，進(jìn)行識(shí)別驗(yàn)證。表2給出了在3個(gè)基準(zhǔn)電路中，識(shí)別t2到t6老化程度的回收集成電路準(zhǔn)確率。從表中可以看出，本系統(tǒng)對使用時(shí)間在2個(gè)月以上的回收翻新集成電路具有97％的識(shí)別率。表2下表3給出了，針對300個(gè)老化時(shí)間0-3年不等的s38417電路，在相同實(shí)驗(yàn)條件下，本方法與“Path-delayfingerprintingforidentificationofrecoveredics(用于識(shí)別回收集成電路的路徑時(shí)延“指紋”系統(tǒng))”(采用路徑時(shí)延)和“Recycledicdetectionbasedonstatisticalmethods(基于數(shù)理統(tǒng)計(jì)的回收集成電路識(shí)別方法)”(采用降級曲線)方法的識(shí)別精度對比，考慮掃描輸出時(shí)間。可見，相較于“Path-delayfingerprintingforidentificationofrecoveredics(用于識(shí)別回收集成電路的路徑時(shí)延“指紋”系統(tǒng))”，本方法通過增強(qiáng)時(shí)延測試精度，分辨率獲得了有效的提升。同時(shí)，避免了“Recycledicdetectionbasedonstatisticalmethods(基于數(shù)理統(tǒng)計(jì)的回收集成電路識(shí)別方法)”需要的較長老化時(shí)間。最后，本系統(tǒng)在每個(gè)基準(zhǔn)電路中所占有的額外面積百分比如表4所示。s38417本方法路徑時(shí)延降級曲線識(shí)別率99.0％87.7％99.0％測試時(shí)間130us100us>30min表3基準(zhǔn)電路s9234s38417b19額外面積1.7％0.34％0.15％表4當(dāng)前第1頁1 2 3