專(zhuān)利名稱(chēng)：高速集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及數(shù)字通信接口設(shè)計(jì)和高速電路設(shè)計(jì)。
背景技術(shù)：
信號(hào)線是用于在一電子系統(tǒng)中各種裝置間或是兩個(gè)分離電子系統(tǒng)中的裝置間傳 送電子信號(hào)的導(dǎo)體。每個(gè)裝置中內(nèi)含的輸出驅(qū)動(dòng)器電路用來(lái)對(duì)源自該裝置的信號(hào)進(jìn)行緩 沖，以使所述信號(hào)可被驅(qū)動(dòng)至所述信號(hào)線之上。目前已有簡(jiǎn)單使用的熟知的單端的輸出驅(qū)動(dòng)器電路(舉例來(lái)說(shuō)，TTL驅(qū)動(dòng)器)。 不過(guò)，大部分先前揭露的驅(qū)動(dòng)器電路均不適用于高速信號(hào)中，因?yàn)樗鼈兊淖畲蟛僮黝l率太 低且噪聲太高。舉例來(lái)說(shuō)，位于加州Santa Clara的Integrated Device Technology, Inc.所售的單端的CMOS驅(qū)動(dòng)器電路IDT74FCT3807D/E的最大操作頻率為166Mhz。以另 一范例為例，位于加州SanJose的Pericom Semiconductor Corporation所售的單端的 1輸入5輸出CMOS驅(qū)動(dòng)器電路PI49FCT3802的最大操作頻率為156Mhz。其它廠商，例如 OnSemiconductors、Philips Semiconductors、Integrated Circuit Systems, Inc.,也提 供具有類(lèi)似最大操作頻率的類(lèi)似產(chǎn)品。為驅(qū)動(dòng)高速信號(hào)，通常會(huì)使用差動(dòng)式驅(qū)動(dòng)器。圖1為典型差動(dòng)式驅(qū)動(dòng)器10的電路 圖。差動(dòng)式驅(qū)動(dòng)器10包括用于輸入差動(dòng)數(shù)據(jù)信號(hào)的數(shù)據(jù)輸入12a與12b以及用于通過(guò)信 號(hào)線來(lái)提供所述差動(dòng)信號(hào)給一差動(dòng)式接收器16的數(shù)據(jù)輸出14a與14b。圖1的配置已眾所 熟知具有很高的操作頻率。不過(guò)，差動(dòng)式接口設(shè)計(jì)亦有其缺點(diǎn)。首先，每個(gè)差動(dòng)信號(hào)均需要 兩條或更多條信號(hào)線。所以，差動(dòng)式1/0接口所需要的引腳數(shù)將是單端的1/0接口所需要 的引腳數(shù)的至少兩倍，從而會(huì)導(dǎo)致較大型的芯片(chip)。再者，高速系統(tǒng)通常需要謹(jǐn)慎地匹 配所述信號(hào)線的電氣長(zhǎng)度，以使可以共同時(shí)鐘與共同相位來(lái)接收同步信號(hào)。此項(xiàng)設(shè)計(jì)條件 有時(shí)候稱(chēng)為「長(zhǎng)度匹配」或是「延遲匹配」。一個(gè)多位的差動(dòng)式接口需要大量的信號(hào)線，其必 定會(huì)使得長(zhǎng)度匹配工作變得更復(fù)雜并且會(huì)提高制造成本。在某些實(shí)例中，在緊湊封裝的電 路板中，使很多信號(hào)線匹配的長(zhǎng)度是不可能的。因此，至少在某些電子系統(tǒng)中并不希望使用 差動(dòng)式接口。據(jù)此，可能希望有一種單端的輸出接口設(shè)計(jì)，其可以媲關(guān)于差動(dòng)式接口的效能來(lái) 交換單端的信號(hào)。

發(fā)明內(nèi)容
本發(fā)明的具體實(shí)施例是一種單端的輸出接口，其使用差動(dòng)式驅(qū)動(dòng)器作為設(shè)計(jì)骨 干。與常用差動(dòng)式接口不同的是，其通常具有兩個(gè)或更多個(gè)輸出來(lái)提供一輸出信號(hào)和其互 補(bǔ)信號(hào)，本發(fā)明的差動(dòng)式驅(qū)動(dòng)器的其中一個(gè)輸出被耦合以用于將一信號(hào)驅(qū)動(dòng)至一信號(hào)線之
5上，而互補(bǔ)輸出則不用來(lái)傳送信號(hào)。確切地說(shuō)，所述互補(bǔ)輸出被視為邏輯冗余，而且可通過(guò) 一電容器將其耦合至封裝接地或系統(tǒng)接地而予以終止。終止此一邏輯冗余輸出的結(jié)果可大 幅改良所述輸出接口的效能，使其優(yōu)于常用設(shè)計(jì)。在本發(fā)明的其中一具體實(shí)施例中，在一具有封裝接地平面的集成電路內(nèi)會(huì)設(shè)計(jì)多 個(gè)差動(dòng)式驅(qū)動(dòng)器。根據(jù)本具體實(shí)施例，所述差動(dòng)式驅(qū)動(dòng)器中每個(gè)「未被使用的」輸出均可經(jīng) 由一電容器終止于所述封裝接地平面處。所述封裝接地平面本身可被耦合至一個(gè)或多個(gè) GND引腳。如此一來(lái)，所述「未被使用的」輸出便僅需要極少根引腳。再者，每個(gè)單端的輸出 信號(hào)僅需要一條信號(hào)線。相較于每個(gè)差動(dòng)信號(hào)均需要兩根引腳和兩條信號(hào)線的常用差動(dòng)式 界面，本發(fā)明所用到的弓I腳數(shù)與信號(hào)線數(shù)顯然較少。本發(fā)明的另一具體實(shí)施例是一種具有一個(gè)單端的輸入和多個(gè)單端的輸出的集成 電路，例如是一種時(shí)鐘驅(qū)動(dòng)器。在所述集成電路內(nèi)部，輸入信號(hào)首先被轉(zhuǎn)換成差動(dòng)信號(hào)。該 差動(dòng)信號(hào)會(huì)被分布至所述多個(gè)差動(dòng)式驅(qū)動(dòng)器。每個(gè)差動(dòng)式驅(qū)動(dòng)器可以具有一輸出，用于提 供單端的輸出信號(hào)，并且具有「未被使用的」輸出，其終止所述差動(dòng)信號(hào)的其中一個(gè)分量。每 個(gè)「未被使用的」輸出可通過(guò)一電容器被耦合至封裝接地或系統(tǒng)接地，以達(dá)到改良此集成電 路輸出的效能的目的。本發(fā)明的另一具體實(shí)施例是一種具有多個(gè)單端的輸入和多個(gè)單端的輸出的集成 電路?？衫貌顒?dòng)式驅(qū)動(dòng)器來(lái)設(shè)計(jì)所述單端的輸出，每個(gè)差動(dòng)式驅(qū)動(dòng)器均具有一「未被使用 的」輸出。在所述集成電路內(nèi)部會(huì)發(fā)出差動(dòng)信號(hào)，并且加以處理且分布至所述多個(gè)差動(dòng)式 輸出驅(qū)動(dòng)器電路。每個(gè)差動(dòng)式驅(qū)動(dòng)器可以具有一輸出，用于提供單端的輸出信號(hào)，并且具有 「未被使用的」輸出。每個(gè)差動(dòng)式驅(qū)動(dòng)器的「未被使用的」輸出可通過(guò)一電容器被耦合至封 裝接地或系統(tǒng)接地，以達(dá)到改良其它輸出的效能的目的。根據(jù)本發(fā)明某些具體實(shí)施例，可利 用差動(dòng)式標(biāo)準(zhǔn)單元來(lái)設(shè)計(jì)電路，用于處理所述集成電路內(nèi)的差動(dòng)信號(hào)。本發(fā)明的再一具體實(shí)施例是一種集成電路，其具有一邏輯核心和被耦合至所述邏 輯核心的多個(gè)輸出焊片(pad)或I/O焊片。所述輸出焊片或I/O焊片可以包括電路以用于 從所述邏輯核心接收單端的信號(hào)、將所述單端的信號(hào)轉(zhuǎn)換成差動(dòng)信號(hào)、并且提供每個(gè)差動(dòng) 信號(hào)的其中一個(gè)分量作為單端的輸出信號(hào)。舉例來(lái)說(shuō)，每個(gè)差動(dòng)信號(hào)的另一個(gè)分量可藉由 通過(guò)一電容器耦合至封裝接地或系統(tǒng)接地而予以終止。本發(fā)明的又一方面提供一種設(shè)計(jì)高速電路的方法。根據(jù)本發(fā)明的此方面，第一電 路的邏輯級(jí)電路圖被轉(zhuǎn)換成晶體管級(jí)電路圖。在晶體管級(jí)電路圖中加入一互補(bǔ)電路。在其 中一具體實(shí)施例中，所述互補(bǔ)電路實(shí)施和第一電路的邏輯功能互補(bǔ)的邏輯功能，并且與第 一電路具有相同數(shù)量的節(jié)點(diǎn)。再者，所述互補(bǔ)電路中的節(jié)點(diǎn)互補(bǔ)于第一電路中的對(duì)應(yīng)節(jié)點(diǎn)。 此外，第一電路中每個(gè)節(jié)點(diǎn)的上升/下降時(shí)間匹配所述互補(bǔ)電路中對(duì)應(yīng)節(jié)點(diǎn)的下降/上升 時(shí)間。互補(bǔ)電路中特定節(jié)點(diǎn)間的線路長(zhǎng)度可以必須匹配第一電路中對(duì)應(yīng)節(jié)點(diǎn)間的線路長(zhǎng) 度。第一電路中適當(dāng)節(jié)點(diǎn)處的上拉電流與下拉電流可以必須匹配互補(bǔ)電路中對(duì)應(yīng)節(jié)點(diǎn)處的 電流。所產(chǎn)生的電路設(shè)計(jì)稱(chēng)為「差動(dòng)式電路」，其能夠運(yùn)行的時(shí)鐘速度遠(yuǎn)高于第一電路能夠 運(yùn)行的時(shí)鐘速度。所生成的晶體管級(jí)電路圖所含有的晶體管數(shù)可以為原始晶體管級(jí)電路圖 的兩倍，接著其便會(huì)被轉(zhuǎn)換成所述差動(dòng)式電路的邏輯級(jí)電路圖。根據(jù)本發(fā)明其中一具體實(shí) 施例，所述差動(dòng)式電路的邏輯級(jí)電路圖有時(shí)候亦稱(chēng)為「電壓模式」差動(dòng)單元。根據(jù)其中一具體實(shí)施例，根據(jù)本發(fā)明的此方面的「電壓模式」差動(dòng)單元設(shè)計(jì)法可套用至下面設(shè)計(jì)之中數(shù)字邏輯電路(例如CMOS電路)、模擬電路、和/或混合信號(hào)電路。


現(xiàn)在將參考附圖來(lái)說(shuō)明本發(fā)明，附圖中例示本發(fā)明的各種示范具體實(shí)施例。在所 有說(shuō)明中，相同的符號(hào)名稱(chēng)表示相同的組件。圖1為一差動(dòng)式驅(qū)動(dòng)器。圖2為根據(jù)本發(fā)明具體實(shí)施例以差動(dòng)式驅(qū)動(dòng)器作為骨干的輸出驅(qū)動(dòng)器電路。圖3A至3F為本發(fā)明各種具體實(shí)施例的范例。圖4A至4D根據(jù)本發(fā)明一具體實(shí)施例的電路的示范設(shè)計(jì)方式。圖5為圖4A至4B的輸出接口設(shè)計(jì)的仿真結(jié)果。圖6為已知時(shí)鐘驅(qū)動(dòng)器電路的電路圖。圖7為根據(jù)本發(fā)明一具體實(shí)施例的時(shí)鐘驅(qū)動(dòng)器電路的電路圖。圖8為根據(jù)本發(fā)明一具體實(shí)施例的集成電路封裝，其中所述差動(dòng)式驅(qū)動(dòng)器中未被 使用的輸出被耦合至共同的接地平面。圖9A至9D為根據(jù)本發(fā)明一具體實(shí)施例的集成電路。圖10為根據(jù)本發(fā)明一具體實(shí)施例所設(shè)計(jì)的環(huán)型振蕩器電路。圖IlA為根據(jù)本發(fā)明一具體實(shí)施例所設(shè)計(jì)的石英晶體振蕩電路。圖IlB為根據(jù)本發(fā)明另一具體實(shí)施例所設(shè)計(jì)的石英晶體振蕩電路。圖12A至12G為根據(jù)本發(fā)明一具體實(shí)施例的差動(dòng)式標(biāo)準(zhǔn)單元范例。圖13A為可使用于根據(jù)本發(fā)明一具體實(shí)施例的輸出驅(qū)動(dòng)器電路的另一示范實(shí)施 方式中的電壓模式差動(dòng)式比較器。圖13B為本技術(shù)中已知的比較電路。圖14為可根據(jù)本發(fā)明一具體實(shí)施例來(lái)設(shè)計(jì)的高速串行總線系統(tǒng)。圖15為可根據(jù)本發(fā)明一具體實(shí)施例來(lái)設(shè)計(jì)的高速無(wú)線通信系統(tǒng)。圖16A為根據(jù)本發(fā)明一具體實(shí)施例所設(shè)計(jì)的差動(dòng)式半加器電路范例。圖16B為本技術(shù)中已知的半加器電路。圖17A為根據(jù)本發(fā)明一具體實(shí)施例所設(shè)計(jì)的4對(duì)1差動(dòng)式多路復(fù)用器電路范例。圖17B為本技術(shù)中已知的4對(duì)1多路復(fù)用器電路。圖18為圖12B的差動(dòng)式或非(NOR)門(mén)的晶體管級(jí)設(shè)計(jì)范例示意圖。圖19為圖12A的差動(dòng)式與非(NAND)門(mén)的晶體管級(jí)設(shè)計(jì)范例示意圖。圖20為根據(jù)本發(fā)明一方面的IC設(shè)計(jì)過(guò)程范例的流程圖。圖21為根據(jù)本發(fā)明具體實(shí)施例的3輸入電壓模式差動(dòng)式NAND單元范例的晶體管 級(jí)電路圖。圖22為根據(jù)本發(fā)明具體實(shí)施例的3輸入電壓模式差動(dòng)式NOR單元范例的晶體管 級(jí)電路圖。圖23為根據(jù)本發(fā)明具體實(shí)施例的2輸入電壓模式差動(dòng)式XOR單元范例的晶體管 級(jí)電路圖。圖24為根據(jù)本發(fā)明具體實(shí)施例的2輸入電壓模式差動(dòng)式XNOR單元范例的晶體管 級(jí)電路圖。
圖25為根據(jù)本發(fā)明具體實(shí)施例的高速電路設(shè)計(jì)法的流程圖。圖26A為根據(jù)本發(fā)明具體實(shí)施例所設(shè)計(jì)的除三計(jì)數(shù)器(divide-by-three)電路范 例。圖26B為圖26A的除三計(jì)數(shù)器電路的真值表。圖26C為圖26A的除三計(jì)數(shù)器電路的輸入等式。圖27為本技術(shù)中已知的除三計(jì)數(shù)器電路。圖28為根據(jù)本發(fā)明另一方面的高速電路設(shè)計(jì)法的流程圖。圖29為根據(jù)本發(fā)明另一具體實(shí)施例的集成電路。圖30為根據(jù)本發(fā)明又一具體實(shí)施例的集成電路。
具體實(shí)施例方式現(xiàn)在將說(shuō)明本發(fā)明的各項(xiàng)特征及其特定的設(shè)計(jì)方式。整份說(shuō)明中，「差動(dòng)信號(hào)」一 詞表示的是由一條以上信號(hào)線所攜載的信號(hào)，因此，一差動(dòng)信號(hào)含有可以彼此互補(bǔ)的兩個(gè) 或兩個(gè)以上分量信號(hào)。假使兩個(gè)時(shí)變信號(hào)的總和一直約略等于恒定值(例如零)的話，那 么此等信號(hào)便被認(rèn)為彼此「互補(bǔ)」?！竼味说男盘?hào)」一詞表示的則是由單一條信號(hào)線所攜載 的信號(hào)。再者，「驅(qū)動(dòng)器」和「驅(qū)動(dòng)器電路」為同義詞。在整個(gè)說(shuō)明書(shū)中，「未被使用的輸出」所指的是未用來(lái)提供信號(hào)給接收器的差動(dòng) 式輸出驅(qū)動(dòng)器的輸出，或是未用來(lái)驅(qū)動(dòng)信號(hào)線的差動(dòng)式輸出驅(qū)動(dòng)器的輸出?！肝幢皇褂玫?輸出」一詞亦可以表示差動(dòng)式輸出驅(qū)動(dòng)器中可通過(guò)電容器被耦合至封裝接地、系統(tǒng)接地、電 源...等的輸出。此外，「未被使用的輸出」一詞還可以表示差動(dòng)式輸出驅(qū)動(dòng)器中用于通過(guò) 電容器將一差動(dòng)信號(hào)的某一分量驅(qū)動(dòng)至封裝接地、系統(tǒng)接地、電源...等的輸出。本文中 「未被使用的信號(hào)」表示的是由未被使用的輸出提供而且此信號(hào)不會(huì)被提供給信號(hào)接收器。 從內(nèi)文中可推斷出以上詞語(yǔ)的更具體意義。再者，「耦合」與「被耦合」等詞語(yǔ)描述的可以是直接或間接連接。舉例來(lái)說(shuō)，一 節(jié)點(diǎn)可以會(huì)被連接至一電容器的其中一端，而所述電容器的另一端則可以被連接至系統(tǒng)接 地。雖然所述連接是間接連接，不過(guò)，所述節(jié)點(diǎn)仍被認(rèn)為「被耦合」至系統(tǒng)接地。本文所提出的本發(fā)明各項(xiàng)特點(diǎn)可呈現(xiàn)于廣泛的集成電路之中，其包括但不限于 信號(hào)驅(qū)動(dòng)器、時(shí)鐘驅(qū)動(dòng)器、振蕩器(舉例來(lái)說(shuō)，環(huán)型振蕩器、石英晶體振蕩器)、串行總線驅(qū) 動(dòng)器、以太網(wǎng)絡(luò)驅(qū)動(dòng)器、光學(xué)發(fā)射器、存儲(chǔ)器控制器、存儲(chǔ)器、微處理器、無(wú)線發(fā)射器、以及功 率放大器，上述集成電路其中一部分可于計(jì)算機(jī)系統(tǒng)和無(wú)線裝置(舉例來(lái)說(shuō)，膝上型計(jì)算 機(jī)、無(wú)線電話、以及個(gè)人數(shù)字助理機(jī))中發(fā)現(xiàn)。另外，應(yīng)該了解的是，本文所述的部分設(shè)計(jì)方 式可以專(zhuān)屬于CMOS技術(shù)，然而本發(fā)明的這些特點(diǎn)亦可套用至其它的集成電路技術(shù)中。參考圖2，圖中為根據(jù)本發(fā)明具體實(shí)施例的輸出驅(qū)動(dòng)器電路的電路圖。所述輸出 驅(qū)動(dòng)器電路包括輸入22a-22b用于接收一差動(dòng)信號(hào)，以及驅(qū)動(dòng)器23a-23b用于經(jīng)由輸出 24a-24b來(lái)提供所述差動(dòng)信號(hào)。根據(jù)本發(fā)明具體實(shí)施例，所述差動(dòng)信號(hào)包括兩個(gè)互補(bǔ)的分量 信號(hào)。請(qǐng)注意，驅(qū)動(dòng)器23a通過(guò)一條信號(hào)線將所述互補(bǔ)信號(hào)中其中之一驅(qū)動(dòng)至接收器29作 為單端的輸出信號(hào)。所述互補(bǔ)信號(hào)中另一信號(hào)并未被使用而且會(huì)被終止，舉例來(lái)說(shuō)，通過(guò)電 容器25將輸出24b耦合至系統(tǒng)接地(GND)。終止所述未被使用的信號(hào)(所述信號(hào)在邏輯上 被視為冗余信號(hào)且為所述「被使用」信號(hào)的反相信號(hào))后，所述輸出驅(qū)動(dòng)器電路的效能便可明顯優(yōu)于常用單端的驅(qū)動(dòng)器設(shè)計(jì)的效能。在一較佳具體實(shí)施例中，驅(qū)動(dòng)器23a與驅(qū)動(dòng)器23b會(huì)被連接至相同的電源和相同 的接地。在本發(fā)明的一具體實(shí)施例中，可利用TTL-CMOS來(lái)設(shè)計(jì)圖2的電路，其可滿足最小 化靜態(tài)電流的需求并且提供高功率輸出。舉例來(lái)說(shuō)，根據(jù)本發(fā)明的TTL-CMOS電路的靜態(tài)電 流可以接近零(舉例來(lái)說(shuō)，0. IuA)并且具有3V或更多的功率輸出。3V或更多的功率輸出 明顯高于LVDS (低電壓差動(dòng)信號(hào))差動(dòng)式驅(qū)動(dòng)器的功率輸出，LVDS差動(dòng)式驅(qū)動(dòng)器的功率輸 出通常約為350mV。因此，本發(fā)明可讓人達(dá)到高頻率的目的，而且不會(huì)折損低靜態(tài)電流與高 輸出功率效能。圖2中還顯示裸片(die) 21 ；封裝27 ；以及電感器26，用于代表和封裝27的焊線 相關(guān)聯(lián)的電感。圖2中還顯示一去耦電容器28。該去耦電容器28可以位于裸片21之中； 位于裸片21外面但在封裝27里面；或是位于封裝27的外面。根據(jù)本發(fā)明一具體實(shí)施例，驅(qū)動(dòng)器23b的未被使用的輸出可被終止于所述封裝的 里面或外面，而且電容器25，可以位于裸片21里面；位于裸片21外面但在封裝27里面；或 是位于封裝27的外面。再者，電容器25亦可被耦合至一電源(例如Vcc)或是任何的預(yù)設(shè) 電壓。圖3A至3F圖解為終止所述未被使用的輸出的數(shù)種方式。依照本文的揭示內(nèi)容， 本領(lǐng)域普通技術(shù)人員便會(huì)了解，本文所揭示的本發(fā)明的原理的范疇涵蓋許多其它終止未被 使用的輸出的方式。舉例來(lái)說(shuō)，在圖解一電容器的具體實(shí)施例中，本領(lǐng)域普通技術(shù)人員便會(huì) 明白，視應(yīng)用與負(fù)載而定，可以一電感器和/或電阻器結(jié)合所述電容器來(lái)使用或是取代所 述電容器。當(dāng)然，電阻值、電容值、和電感值、以及它們的位置亦可以會(huì)有許多其它組合和排 列方式。圖3A為根據(jù)本發(fā)明具體實(shí)施例的輸出驅(qū)動(dòng)器電路的電路圖。該輸出驅(qū)動(dòng)器電路 包括差動(dòng)式驅(qū)動(dòng)器30，其被配置成用于接收一差動(dòng)信號(hào)。不同于常用差動(dòng)式驅(qū)動(dòng)器的輸出 的是，差動(dòng)式驅(qū)動(dòng)器30的一個(gè)輸出提供一單端的輸出信號(hào)給信號(hào)線，而另一輸出32則未被 使用并且會(huì)被終止。如圖3A所示，電容器34將所述未被使用的輸出32耦合至GND。在其 中一具體實(shí)施例中，電容器34可以具有與負(fù)載相同的電容，該負(fù)載由電容器38所示且通常 是一信號(hào)I/O接收器。在其中一種設(shè)計(jì)方式中，電容器34的電容大小約介于所述集成電路 的最大負(fù)載電容和最小負(fù)載電容的中間，而且電容大小會(huì)隨著應(yīng)用來(lái)改變。在輸出負(fù)載電 容器38的最大值約為15pf的另一種設(shè)計(jì)方式中，電容器34的較佳電容大小介于約5pf至 約13pf之間。在圖3A所示的具體實(shí)施例中，電容器34被設(shè)計(jì)在裸片35與芯片封裝31的 外面，舉例來(lái)說(shuō)，位在印刷電路板(PCB)之上。圖3A還顯示出電感器36a至36b，其代表封 裝31里面的電感。圖3B的差動(dòng)式驅(qū)動(dòng)器30的電路圖中，未被使用的輸出32通過(guò)電容器34a與電感 器36b被終止于封裝31的外面。請(qǐng)注意，在此具體實(shí)施例中，電容器34a和差動(dòng)式驅(qū)動(dòng)器 30位于相同的裸片35之上。如圖3A中的具體實(shí)施例所示，電容器34a可以具有和負(fù)載相 同的電容。在其中一種設(shè)計(jì)方式中，其電容可以約介于5至13pf之間。請(qǐng)注意，此電容會(huì) 隨著應(yīng)用而改變。圖3C為根據(jù)本發(fā)明具體實(shí)施例的差動(dòng)式驅(qū)動(dòng)器30的電路圖，其未被使用的輸出 32被終止于封裝31內(nèi)部。在此具體實(shí)施例中，所述未被使用的輸出32端被終止于封裝31的接地平面處。接著，所述接地平面便會(huì)通過(guò)一連接器或引腳39被耦合至外部接地(例如 系統(tǒng)接地)。圖3D為本發(fā)明另一具體實(shí)施例的電路圖。在此具體實(shí)施例中，差動(dòng)式驅(qū)動(dòng)器30 的未被使用的輸出32通過(guò)電容器34被耦合至外部電源Vcc。請(qǐng)注意，在此具體實(shí)施例中， 所述負(fù)載亦被耦合至Vcc。圖3E為本發(fā)明又一具體實(shí)施例的電路圖。在此具體實(shí)施例中，差動(dòng)式驅(qū)動(dòng)器30 的未被使用的輸出32通過(guò)電容器34被終止于預(yù)設(shè)的電壓處。請(qǐng)注意，在此具體實(shí)施例中， 負(fù)載亦被耦合至相同的預(yù)設(shè)電壓。圖3F為本發(fā)明再一具體實(shí)施例的電路圖。在此具體實(shí)施例中，電容器34a與電阻 器37均位于裸片35上。較佳的是，電阻器37的阻值約等同于信號(hào)在線的串聯(lián)電阻器R。 所述串聯(lián)電阻器R可被設(shè)計(jì)來(lái)抑制信號(hào)在線的反射信號(hào)。應(yīng)該注意的是，所述輸出驅(qū)動(dòng)器電路與所述接收器未必要設(shè)計(jì)在相同的系統(tǒng)內(nèi)。 換言之，用來(lái)連接所述輸出驅(qū)動(dòng)器電路與所述接收器的信號(hào)線并不限為印刷電路板(PCB) 的信號(hào)線路。根據(jù)本發(fā)明的所述輸出驅(qū)動(dòng)器電路也可用來(lái)驅(qū)動(dòng)纜線(例如，CAT-6纜線)或 是其它類(lèi)型連接線上面的信號(hào)。根據(jù)其中一具體實(shí)施例所述輸出驅(qū)動(dòng)器電路可驅(qū)動(dòng)具有大 電壓擺蕩的信號(hào)。因此，所述信號(hào)可被攜行較長(zhǎng)的距離。再者，在一些具體實(shí)施例中，所述 信號(hào)線可以并非完全為電子信號(hào)連接。更確切地說(shuō)，一信號(hào)線可為任何的信號(hào)路徑，其可以 包括電子信號(hào)連接、光學(xué)信號(hào)連接、無(wú)線信號(hào)連接、和/或任何其它類(lèi)型的導(dǎo)線管、和/或上 述所有的組合?，F(xiàn)在參考圖4A至4D，圖中概略顯示根據(jù)本發(fā)明具體實(shí)施例的電路的設(shè)計(jì)范例。在 圖4A至4D和其它圖式中，「gg」表示芯片接地，而「vv」表示芯片電壓Vdd。圖中所示的設(shè) 計(jì)方式一般可被細(xì)分為三級(jí)。第一級(jí)410，其包括反相器412和傳輸門(mén)414，所述級(jí)將輸入 信號(hào)轉(zhuǎn)換成差動(dòng)信號(hào)。本質(zhì)上，反相器412便會(huì)造成小幅的信號(hào)傳導(dǎo)延遲。傳輸門(mén)414的 功能是用于提供足夠的延遲，致使所生成的差動(dòng)信號(hào)具有互補(bǔ)分量。在一替代具體實(shí)施例 中，可以一合適的RC電路來(lái)取代傳輸門(mén)414。在該具體實(shí)施例中，所述RC電路的RC特征 通常匹配反相器412的特征。繼續(xù)參考圖4A，第一級(jí)410可被耦合至一靜電放電(ESD)電路416，用于保護(hù)所述 輸入電路免受靜電放電破壞。在本變化例中還要注意的是，ESD電路416運(yùn)用傳輸門(mén)414來(lái) 提供ESD保護(hù)功能。當(dāng)利用3V至3. 6V來(lái)驅(qū)動(dòng)整個(gè)電路時(shí)，ESD電路416進(jìn)一步提供一 5V 的I/O容限功能。再者，第一級(jí)410可以還包括一差動(dòng)式比較電路用于接收差動(dòng)信號(hào)，所述 差動(dòng)式比較電路的范例顯示在圖13A中(進(jìn)一步說(shuō)明如下)。第二級(jí)420包括兩個(gè)反相器電路422a至422b，兩者分別被耦合至反相器412和傳 輸門(mén)414，用于接收所述差動(dòng)信號(hào)。請(qǐng)注意，第二級(jí)420是一非必要級(jí)。在本發(fā)明的另一具 體實(shí)施例中，可將第一級(jí)410的輸出直接連接至第三級(jí)430的輸入。在其它具體實(shí)施例中， 第二級(jí)420可以包括任何的差動(dòng)式邏輯電路。舉例來(lái)說(shuō)，第二級(jí)420可以包括差動(dòng)式鎖存 器、差動(dòng)式觸發(fā)器...等，用于取代反相器電路422a至422b。根據(jù)本發(fā)明具體實(shí)施例，第二級(jí)420可以包括能夠處理差動(dòng)信號(hào)或互補(bǔ)信號(hào)的電 路。這些電路可利用具有多個(gè)差動(dòng)輸入與差動(dòng)輸出的多個(gè)差動(dòng)式標(biāo)準(zhǔn)單元來(lái)設(shè)計(jì)。本發(fā)明 的一些差動(dòng)式標(biāo)準(zhǔn)單元范例顯示在圖12A-12G之中，其進(jìn)一步說(shuō)明如下。
本領(lǐng)域技術(shù)人員在本公開(kāi)文本的教導(dǎo)下應(yīng)該了解，本發(fā)明的差動(dòng)式標(biāo)準(zhǔn)單元不同 于以前所揭示的差動(dòng)電流模式邏輯之類(lèi)的差動(dòng)式電路。舉例來(lái)說(shuō)，電流模式邏輯電路具有 靜態(tài)電流(和電流源)，因此并不適用于VLSI設(shè)計(jì)。相反地，依據(jù)本發(fā)明的差動(dòng)式標(biāo)準(zhǔn)單元 所構(gòu)建的電路可以不具有靜態(tài)電流(漏電流除外)，因此適用于VLSI設(shè)計(jì)。本領(lǐng)域技術(shù)人 員在本公開(kāi)文本的教導(dǎo)下還應(yīng)該了解，圖12A至12G和圖13A中所示的差動(dòng)式標(biāo)準(zhǔn)單元(說(shuō) 明如下)并不代表一份竭盡清單，還可以有許多符合本發(fā)明原理的其它差動(dòng)式標(biāo)準(zhǔn)單元設(shè) 計(jì)，這些設(shè)計(jì)均涵蓋于本發(fā)明的范疇內(nèi)。因?yàn)樗霾顒?dòng)式標(biāo)準(zhǔn)單元并未使用電流源，所以本 文以「電壓模式」一詞來(lái)說(shuō)明所述差動(dòng)式標(biāo)準(zhǔn)單元，并且將其與電流模式邏輯予以區(qū)分。圖4B中所示的第三級(jí)430可以包括多個(gè)反相器電路，不過(guò)，圖中僅顯示兩個(gè)反相 器電路432a至432b。在此具體實(shí)施例中，反相器電路432a至432b分別被耦合至反相器電 路422a至422b (圖4A)。在其它具體實(shí)施例中，可交換所述連接方式。也就是，反相器電路 432a可被耦合至反相器電路422b，而反相器電路432b可被耦合至反相器電路422a。第三級(jí)430進(jìn)一步包括晶體管442 (充當(dāng)電容器)和多個(gè)ESD 二極管444。根據(jù) 本發(fā)明的具體實(shí)施例，反相器電路432a提供圖4A至4B的差動(dòng)式驅(qū)動(dòng)器的「未被使用的輸 出」。根據(jù)本發(fā)明的具體實(shí)施例，輸出446被耦合至一集成電路封裝的接地平面，以使所述 輸出446可在所述集成電路操作時(shí)被耦合至GND。輸出448可被耦合至所述集成電路的輸 出引腳，俾使所述輸出448可在所述集成電路操作時(shí)用來(lái)驅(qū)動(dòng)信號(hào)線。圖4C為一去耦電容器440的示意圖，而圖4D為一 ESD保護(hù)電路450的示意圖。去 耦電容器440與ESD保護(hù)電路450兩者均可為充當(dāng)所述輸出驅(qū)動(dòng)器電路的相同集成電路的 一部分。去耦電容器440用于在裸片內(nèi)提供一干凈的電源與接地，而ESD保護(hù)電路450則 是用于保護(hù)所述電路免于受到靜電破壞。其它電路系統(tǒng)亦可被設(shè)計(jì)成所述集成電路的一部 分。所述去耦電容器440的電容可非常小亦可非常大，并且可隨著設(shè)計(jì)方式而改變，只要其 能夠在所述裸片內(nèi)提供一干凈的電源與接地即可。根據(jù)本發(fā)明具體實(shí)施例，圖4A至4D的電路是利用CMOS技術(shù)設(shè)計(jì)而成。圖4A至 4B中的PMOS晶體管的裝置參數(shù)如下m = 4、w = 80 μ m、L = 0. 35 μ m(PM0S晶體管442除 外)。圖4A至4B中的匪OS晶體管的裝置參數(shù)如下m = 4、w = 40 μ m、L = 0. 35 μ m。PMOS 晶體管442的裝置參數(shù)如下m = 3、w = 46. 5 μ m、L = 12. 9 μ m。匪OS晶體管440 (圖4C) 的裝置參數(shù)如下m = 3000、w = 30 μ m、L = 20 μ m。NMOS晶體管450 (圖4D)的裝置參數(shù) 如下m = 8、w = 40 μ m、L = 0. 35 μ m。這些設(shè)計(jì)細(xì)節(jié)僅為完整說(shuō)明起見(jiàn)，此等細(xì)節(jié)不應(yīng)視 為限制本發(fā)明的范疇?？衫貌煌募夹g(shù)、不同類(lèi)型的晶體管、以及不同的裝置參數(shù)以及許 多其它方式來(lái)設(shè)計(jì)本發(fā)明的具體實(shí)施例?，F(xiàn)在參考圖13A，圖中顯示一「電壓模式」差動(dòng)式比較器130，該差動(dòng)式比較器可作 為圖4A中電路412與414的替代例。所述電路412與414被配置成用于接收一單端的輸 入信號(hào)并且用于將該單端的輸入信號(hào)轉(zhuǎn)換成一差動(dòng)信號(hào)。和電路412與414不同的是，差 動(dòng)式比較器130包括比較電路130a至130b，其被配置成用于接收一差動(dòng)信號(hào)并且將比較結(jié) 果及其互補(bǔ)信號(hào)(反相信號(hào))提供給其它電路，例如電路422a與422b。根據(jù)本發(fā)明的一具 體實(shí)施例，所述差動(dòng)式比較電路130可用于接收所述集成電路另一部分或是該集成電路外 面所產(chǎn)生的差動(dòng)信號(hào)。所述差動(dòng)式比較電路130亦可用于接收LVDS、LVPECL、HSTL、以及 具有小額電壓擺蕩的其它差動(dòng)信號(hào)。在所述差動(dòng)信號(hào)具有大額電壓擺蕩的某些具體實(shí)施例
11中，可將所述差動(dòng)信號(hào)直接饋送至第二級(jí)420或第三級(jí)430的電路?，F(xiàn)在留意圖5，圖中所示的是圖4A至4D的輸出驅(qū)動(dòng)器電路設(shè)計(jì)的仿真結(jié)果。所述 數(shù)據(jù)是以TSMC 0. 35 μ m BSIM-3spiCe模型所獲得的仿真結(jié)果。以5pf的負(fù)載可達(dá)到約IGhz 的輸出頻率。在實(shí)際的設(shè)計(jì)中，從單端的1輸入5輸出的CMOS驅(qū)動(dòng)器電路中以約2pf的負(fù)載 可達(dá)到約IGhz的輸出頻率。為達(dá)解釋目的，位于加州San Jose的Pericom Semiconductor Corporation所售的引腳對(duì)引腳兼容的單端1輸入5輸出的CMOS驅(qū)動(dòng)器電路PI49FCT3802 的最大操作頻率為156Mhz?，F(xiàn)在參考圖6，圖中所示的是一已知的CMOS時(shí)鐘驅(qū)動(dòng)集成電路60的電路圖， 其范例為位于加州 Santa Clara 的 Integrated Device Technology, Inc.所售型號(hào) IDT74FCT3807D/E的集成電路。如圖所示，此時(shí)鐘驅(qū)動(dòng)器電路具有一輸入用于接收時(shí)鐘信 號(hào)，以及十個(gè)輸出用于將該時(shí)鐘信號(hào)分布至十個(gè)裝置。根據(jù)所述廠商所公開(kāi)的規(guī)格，上述時(shí) 鐘驅(qū)動(dòng)器電路的最大操作頻率為166Mhz。在許多應(yīng)用中，通常需要用到高于166Mhz的操作 頻率。圖7為根據(jù)本發(fā)明具體實(shí)施例的時(shí)鐘驅(qū)動(dòng)集成電路70的電路圖。如圖所示，該時(shí) 鐘驅(qū)動(dòng)器電路包括一輸入反相器72和一傳輸門(mén)73用于接收一輸入信號(hào)，以及輸出驅(qū)動(dòng)器 74a至74j用于提供多個(gè)輸出信號(hào)。請(qǐng)注意，雖然所述輸入信號(hào)與所述輸出信號(hào)均為單端的 信號(hào)，不過(guò)在所述集成電路中卻將差動(dòng)信號(hào)傳送給所述輸出驅(qū)動(dòng)器74a至74 j。如圖7所示， 輸入反相器72和傳輸門(mén)73將所述輸入信號(hào)轉(zhuǎn)換成一差動(dòng)信號(hào)，并且將該差動(dòng)信號(hào)提供給 所述輸出驅(qū)動(dòng)器74a至74j，輸出驅(qū)動(dòng)器74a至74j中的每一個(gè)均具有一未被使用的輸出， 以使每個(gè)輸出差動(dòng)信號(hào)的其中一個(gè)分量不會(huì)被傳輸。根據(jù)本具體實(shí)施例，所述時(shí)鐘驅(qū)動(dòng)集 成電路利用0. 35 μ m的CMOS工藝技術(shù)可達(dá)IGhz的操作頻率。此效能電平明顯高于圖6所 示的常用CMOS時(shí)鐘驅(qū)動(dòng)器的最大效能電平。在本文公開(kāi)內(nèi)容的啟示下，本領(lǐng)域普通技術(shù)人 員便會(huì)明白利用其它的半導(dǎo)體技術(shù)亦可設(shè)計(jì)圖7所示的電路，例如0. 25 μ m工藝、0. 18 μ m 工藝、0. 09 μ m工藝和/或GaAs工藝、BiCMOS工藝、以及BJT工藝，所述工藝可進(jìn)一步強(qiáng)化 所述電路的頻率效能。在本發(fā)明的其中一具體實(shí)施例中，將多個(gè)差動(dòng)式驅(qū)動(dòng)器設(shè)計(jì)在一集成電路之中。 在此具體實(shí)施例中，每個(gè)差動(dòng)式驅(qū)動(dòng)器中未被使用的輸出可通過(guò)個(gè)別的GND引腳被耦合至 一外部接地(舉例來(lái)說(shuō)，系統(tǒng)接地)。不過(guò)，在部分應(yīng)用中，可能并不希望每個(gè)輸出驅(qū)動(dòng)器電 路具有個(gè)別的GND引腳，因?yàn)橐_數(shù)量增加便會(huì)增加集成電路的尺寸和成本。 在本發(fā)明的另一具體實(shí)施例中，可將多個(gè)未被使用的輸出一起耦合至所述集成電 路的封裝接地平面。所述封裝接地平面被耦合至一個(gè)或多個(gè)GND引腳，所述引腳被設(shè)計(jì)成 用于耦合至外部接地(舉例來(lái)說(shuō)，系統(tǒng)接地)。換言之，所述輸出驅(qū)動(dòng)器電路所有未被使用 的輸出可共享一個(gè)或多個(gè)GND引腳。依此方式，單根GND引腳便可支持一寬廣的輸出接口。圖8中所示的是一集成電路封裝84，所述輸出驅(qū)動(dòng)器電路未被使用的輸出均被耦 合至一封裝接地平面。如圖所示，有多條焊線將對(duì)應(yīng)于所述輸出驅(qū)動(dòng)器電路的所述未被使 用的輸出的焊接端口連接至接地平面80，該接地平面本身通過(guò)其它的焊線被連接至GND引 腳82a至82e。請(qǐng)注意，GND引腳82a至82e的設(shè)計(jì)并非用來(lái)傳輸信號(hào)，而是設(shè)計(jì)用來(lái)被耦 合至接地。在本發(fā)明的另一具體實(shí)施例中，所述輸出驅(qū)動(dòng)器電路未被使用的輸出可一起被耦合至一位于所述裸片內(nèi)或所述芯片封裝內(nèi)的共同節(jié)點(diǎn)。所述共同節(jié)點(diǎn)可被耦合至接地節(jié) 點(diǎn)、電源、或是具有預(yù)設(shè)電壓的節(jié)點(diǎn)，以便終止所述未被使用的信號(hào)?，F(xiàn)在請(qǐng)留意圖9A，圖中所示的是根據(jù)本發(fā)明具體實(shí)施例的集成電路90a的電路 圖。集成電路90a包括核心邏輯94a，舉例來(lái)說(shuō)，該核心邏輯94a可以包括多個(gè)CMOS邏輯電 路(例如一中央處理單元(CPU)核心)，和/或一存儲(chǔ)器核心(舉例來(lái)說(shuō)，DRAM核心)。所 述集成電路90a進(jìn)一步包括輸出驅(qū)動(dòng)器(或「輸出口」)20a用于提供輸出信號(hào)。根據(jù)圖9A所示的具體實(shí)施例，輸出驅(qū)動(dòng)器20a通過(guò)輸入22a從核心邏輯94a接收 一單端的信號(hào)。輸出驅(qū)動(dòng)器20a可以包括圖4A至4B所示的電路，其將所述單端的信號(hào)轉(zhuǎn) 換成一差動(dòng)信號(hào)，通過(guò)輸出24a提供該差動(dòng)信號(hào)的其中一個(gè)分量作為輸出信號(hào)，并且通過(guò) 輸出24b與電容器34a來(lái)終止另一個(gè)分量信號(hào)。根據(jù)一具體實(shí)施例，輸出24a可被耦合至用來(lái)提供輸出信號(hào)的信號(hào)引腳，而輸出 24b則可被耦合至用來(lái)耦合至系統(tǒng)接地的GND引腳。在另一具體實(shí)施例中，輸出24b可被耦 合至封裝接地平面，該封裝接地平面接著則被耦合至用來(lái)耦合至系統(tǒng)接地的GND引腳。在 其它具體實(shí)施例，可利用其它技術(shù)來(lái)終止輸出24b。較佳的是，所述輸出驅(qū)動(dòng)器20a共享相同的芯片電壓「W」和相同的芯片接地 「gg」。不過(guò)，應(yīng)該了解的是，在其它變化例中，所述輸出驅(qū)動(dòng)器20a可共享或不共享相同的 芯片電壓「W」或相同的芯片接地「gg」。舉例來(lái)說(shuō)，所述輸出驅(qū)動(dòng)器中其中一者可被耦合至 第一芯片電壓vvl和第一芯片接地ggl，而另一者則可被耦合至第二芯片電壓vv2和芯片接 地ggl。再者，所述輸出驅(qū)動(dòng)器中其中一者可被耦合至第二芯片電壓vv2和第二芯片接地 gg2。熟習(xí)具有本發(fā)明優(yōu)點(diǎn)的技術(shù)的人士便可明白許多其它的變化例。圖9B為根據(jù)本發(fā)明另一具體實(shí)施例的集成電路90b的電路圖。該集成電路90b 包括核心邏輯94b與多個(gè)輸出驅(qū)動(dòng)器(或「輸出焊片」)20b用于提供輸出信號(hào)。根據(jù)圖9B 中所示的具體實(shí)施例，含有多個(gè)CMOS邏輯電路和/或與圖4A、圖12A至12G以及圖13A中 所示類(lèi)似電路的核心邏輯94b提供差動(dòng)信號(hào)給輸出驅(qū)動(dòng)器20b。輸出驅(qū)動(dòng)器20b可以包括 圖4B所示的電路，每一電路均通過(guò)輸出24a提供所收到的差動(dòng)信號(hào)的其中一個(gè)分量作為輸 出信號(hào)，并且通過(guò)輸出24b與電容器34a來(lái)終止另一個(gè)分量信號(hào)。在圖中所示的具體實(shí)施 例中，輸出驅(qū)動(dòng)器20b可以包括圖4B所示的電路，舉例來(lái)說(shuō)，一被耦合至輸入22a的反相器 以及被耦合至輸入22b的另一反相器。較佳的是，所述輸出驅(qū)動(dòng)器20b共享相同的芯片電壓「W」和相同的芯片接地 「gg」。不過(guò)，應(yīng)該了解的是，在其它變化例中，所述輸出驅(qū)動(dòng)器20b可共享或不共享相同的 芯片電壓「W」或相同的芯片接地「gg」。圖9C為根據(jù)本發(fā)明另一具體實(shí)施例的集成電路90c的電路圖。集成電路90c包 括一核心邏輯94c與多個(gè)輸入和輸出(I/O)驅(qū)動(dòng)器(或「I/O焊片焊片」)20c用于接收輸 入信號(hào)或提供輸出信號(hào)。核心邏輯94c可以包括多個(gè)CMOS邏輯電路和/或與圖4A、圖12A 至12G以及圖13A中所示類(lèi)似的電路。根據(jù)圖9C所示的具體實(shí)施例，I/O驅(qū)動(dòng)器20c包括 一輸入驅(qū)動(dòng)器，用于從一外部信號(hào)源接收單端的信號(hào)，以及一差動(dòng)信號(hào)驅(qū)動(dòng)器，用于經(jīng)過(guò)輸 入22a至22b從核心邏輯94中接收一差動(dòng)信號(hào)。I/O驅(qū)動(dòng)器20c還可以包括一控制輸入 (圖中未顯示)，用于從核心邏輯94接收一模式選擇信號(hào)，所述模式選擇信號(hào)用來(lái)指示所述 I/O驅(qū)動(dòng)器20c應(yīng)當(dāng)處于輸入模式還是應(yīng)當(dāng)處于輸出模式。
在輸出模式下，可以包括所示例如被耦合至輸入22a的反相器以及被耦合至輸 入22b的另一反相器的圖4B所示電路的I/O驅(qū)動(dòng)器20c經(jīng)過(guò)輸出24a提供所述差動(dòng)信號(hào) 的其中一個(gè)分量信號(hào)作為輸出信號(hào)，并且經(jīng)過(guò)輸出24b與電容器34a終止另一個(gè)分量信號(hào)。 當(dāng)所述驅(qū)動(dòng)器處于輸入模式時(shí)，I/O驅(qū)動(dòng)器20c可以包括例如與圖4A所示相同的電路，用 于通過(guò)所述I/O引腳來(lái)接收一單端的信號(hào)，并且將所述單端的信號(hào)轉(zhuǎn)換成一差動(dòng)信號(hào)，所 述差動(dòng)信號(hào)可經(jīng)過(guò)連接線44a至44b提供給核心邏輯94c。較佳的是，所述I/O驅(qū)動(dòng)器20c共享相同的芯片電壓「vv」和相同的芯片接地 「gg」。不過(guò)，應(yīng)該了解的是，在其它變化例中，所述I/O驅(qū)動(dòng)器20C可以共享或不可以共享 相同的芯片電壓「W」和相同的芯片接地「gg」。除了核心邏輯94d向/從I/O驅(qū)動(dòng)器(或「I/O焊片」)20d提供/接收單端的信 號(hào)以外，圖9D描述了和圖9C類(lèi)似的本發(fā)明另一具體實(shí)施例。在此具體實(shí)施例，所述I/O驅(qū) 動(dòng)器20d在輸出模式中含有用于將單端的信號(hào)轉(zhuǎn)換成差動(dòng)信號(hào)的電路，而在輸入模式中則 含有用于提供信號(hào)給核心邏輯94d的電路。較佳的是，所述I/O驅(qū)動(dòng)器20d共享相同的芯 片電壓「vv」和相同的芯片接地「gg」。不過(guò)，應(yīng)該了解的是，在其它變化例中，所述I/O驅(qū)動(dòng) 器20d可共享或不共享相同的芯片電壓「vv」或相同的芯片接地「gg」。本發(fā)明的原理可用來(lái)設(shè)計(jì)各種其它類(lèi)型的電路。舉例來(lái)說(shuō)，圖10所示的便是根據(jù) 本發(fā)明具體實(shí)施例設(shè)計(jì)而成的環(huán)型振蕩器95。該環(huán)型振蕩器95含有常見(jiàn)環(huán)型振蕩器中可 見(jiàn)到的許多組件。不過(guò)，和常用環(huán)型振蕩器不同的是，環(huán)型振蕩器95包括一傳輸門(mén)101、多 個(gè)反相器103、以及電容器99，用來(lái)構(gòu)建一條電流路徑，以便經(jīng)由一耦合電容器將所述未被 使用的信號(hào)導(dǎo)向封裝接地或系統(tǒng)接地。環(huán)型振蕩器95的效能可以遠(yuǎn)優(yōu)于常用設(shè)計(jì)。在其 中一變化例中，本文所揭示的環(huán)型振蕩器可被設(shè)計(jì)成計(jì)算機(jī)或是需要高頻時(shí)鐘的其它電子 裝置的時(shí)鐘?，F(xiàn)在參考圖11A，圖中所示的是根據(jù)本發(fā)明具體實(shí)施例所設(shè)計(jì)的石英晶體振蕩器 97。該石英晶體振蕩器97含有常見(jiàn)石英晶體振蕩器中可見(jiàn)的許多組件。不過(guò)，和常用石英 晶體振蕩器不同的是，石英晶體振蕩器97包括一條電流路徑(其包括一傳輸門(mén)101、多個(gè) 反相器103、以及電容器99)，以便經(jīng)由一耦合電容器將所述未被使用的信號(hào)導(dǎo)向系統(tǒng)接地 或封裝接地。石英晶體振蕩器97的效能可以遠(yuǎn)優(yōu)于常用設(shè)計(jì)。在其中一變化例中，本文所 揭示的石英晶體振蕩器可被設(shè)計(jì)成計(jì)算機(jī)或是需要高頻時(shí)鐘的其它電子裝置的時(shí)鐘。圖 IlB所示的是根據(jù)本發(fā)明具體實(shí)施例的石英晶體振蕩器97A的替代設(shè)計(jì)。在一計(jì)算機(jī)網(wǎng)絡(luò)系統(tǒng)設(shè)計(jì)中，本發(fā)明的差動(dòng)輸出驅(qū)動(dòng)器的具體實(shí)施例可用于改良 網(wǎng)絡(luò)通信速度和/或改良最大驅(qū)動(dòng)距離，以便強(qiáng)化網(wǎng)絡(luò)接口(舉例來(lái)說(shuō)，以太網(wǎng)絡(luò)轉(zhuǎn)接器、 DSL模塊、...等)的效能?，F(xiàn)在參考圖14，圖中所示的是根據(jù)本發(fā)明具體實(shí)施例的高速串 行總線系統(tǒng)140(例如以太網(wǎng)絡(luò)轉(zhuǎn)接器或DSL)。該總線系統(tǒng)包括一主裝置141、一控制器 142、一傳輸器144、以及一接收器146。在圖中所示的具體實(shí)施例中，傳輸器144會(huì)從控制器 142中接收一信號(hào)、產(chǎn)生一差動(dòng)信號(hào)、并且將一分量信號(hào)提供給所述總線。根據(jù)本發(fā)明具體 實(shí)施例，所述差動(dòng)信號(hào)的另一分量通過(guò)一耦合電容器被終止。圖14的串行總線的優(yōu)點(diǎn)是傳 輸器144的輸出頻率可非常高。假使利用0. 35ymTTL-CM0S或類(lèi)似技術(shù)來(lái)制作的話，輸出 頻率可以有IGHz甚至更高。再者，傳輸器144的輸出功率可以為3V或更高。3V或更高的 輸出功率可讓所述信號(hào)被所述信號(hào)線攜行的距離遠(yuǎn)長(zhǎng)于低功率輸出電壓所能攜行的距離。
現(xiàn)在參考圖15，圖中所示的是根據(jù)本發(fā)明具體實(shí)施例所設(shè)計(jì)的高速無(wú)線通信裝置 150。該無(wú)線通信裝置包括一主裝置151、一控制器152、一傳輸器154、一接收器156、以及 一天線159。在圖中所示的具體實(shí)施例中，傳輸器154會(huì)從控制器152中接收一差動(dòng)信號(hào)， 將該差動(dòng)分量信號(hào)中其中之一提供給天線159，并且終止另一分量。根據(jù)本發(fā)明具體實(shí)施 例，所述差動(dòng)信號(hào)的另一分量通過(guò)一電容器被終止。圖15的無(wú)線裝置的優(yōu)點(diǎn)是傳輸器154 的輸出頻率非常高且可以低成本的TTL-CMOS技術(shù)來(lái)設(shè)計(jì)功率放大器158，不同于高速無(wú)線 通信系統(tǒng)中現(xiàn)行使用的較昂貴技術(shù)，例如GaAs?，F(xiàn)在請(qǐng)留意本發(fā)明的另一方面。在本發(fā)明的此方面中，使用「電壓模式」差動(dòng)式標(biāo) 準(zhǔn)單元來(lái)設(shè)計(jì)一集成電路的邏輯核心的至少一部分，以便達(dá)到超高的速度。舉例來(lái)說(shuō)，圖4A 的第二級(jí)420與圖9A至9D的核心邏輯電路90a至90d可以包括本發(fā)明的「電壓模式」差 動(dòng)式標(biāo)準(zhǔn)單元。所述「電壓模式」差動(dòng)式標(biāo)準(zhǔn)單元的設(shè)計(jì)方式可獨(dú)立于本說(shuō)明書(shū)中所述的 高速驅(qū)動(dòng)器電路。圖12A至12G中所示的是根據(jù)本發(fā)明其中一種方面的某些「電壓模式」 差動(dòng)式標(biāo)準(zhǔn)單元。下表1摘要說(shuō)明這些圖式。為簡(jiǎn)化起見(jiàn)，本文有時(shí)候?qū)ⅰ鸽妷耗Ｊ讲顒?dòng)式 標(biāo)準(zhǔn)單元」稱(chēng)為「差動(dòng)式標(biāo)準(zhǔn)單元」、「差動(dòng)式單元」、和/或「差動(dòng)式電路」。表 1 根據(jù)本發(fā)明具體實(shí)施例，一差動(dòng)式標(biāo)準(zhǔn)單元包括至少部分一對(duì)邏輯互補(bǔ)電路，其 中之一用于實(shí)施邏輯功能，另一個(gè)則用于實(shí)施邏輯互補(bǔ)功能。舉例來(lái)說(shuō)，討論圖12A中所示 差動(dòng)式NAND單元。該差動(dòng)式NAND單元包括一 NAND門(mén)用于對(duì)輸入A與B實(shí)施NAND運(yùn)算， 以便產(chǎn)生一輸出值OUT。該差動(dòng)式NAND單元進(jìn)一步包括一 NOR門(mén)用于對(duì)輸入A_ba r與B_ bar實(shí)施NOR運(yùn)算，以便產(chǎn)生一輸出值0UT_bar，所述輸出為OUT的反相信號(hào)。較佳的是， 所述差動(dòng)式單元共享相同的芯片電壓「W」和相同的芯片接地「gg」。不過(guò)，應(yīng)該了解的是，
在其它變化例中，所述差動(dòng)式單元可共享或不共享相同的芯片電壓「vv」或相同的芯片接地 「gg」°根據(jù)本發(fā)明的具體實(shí)施例，所述差動(dòng)式標(biāo)準(zhǔn)單元被視為是一集成電路設(shè)計(jì)的構(gòu) 建方塊或「基礎(chǔ)(primary)單元」，而且自動(dòng)電子設(shè)計(jì)法可利用它們來(lái)產(chǎn)生一集成電路。 圖20中所示的根據(jù)本發(fā)明方面的IC設(shè)計(jì)法161的流程圖。此流程圖所述的方法161可 在CAD(計(jì)算機(jī)自動(dòng)設(shè)計(jì))環(huán)境中被設(shè)計(jì)在計(jì)算機(jī)系統(tǒng)內(nèi)。在所述方法161之中，電路設(shè) 計(jì)者會(huì)在硬件描述語(yǔ)言(例如Verilog)之中先產(chǎn)生一電路的高階描述符(high-level description)162。由計(jì)算機(jī)實(shí)現(xiàn)的編譯程序165處理此高階描述符162，并且從中產(chǎn)生一份詳細(xì)的 邏輯組件清單以及這些組件間的互連關(guān)系。此份清單稱(chēng)為「網(wǎng)表(netliSt)」166。網(wǎng)表166 中的組件可以包括許多基礎(chǔ)單元，例如全加法器、NAND門(mén)、NOR門(mén)、XOR門(mén)、鎖存器、以及D型觸發(fā)器...等。根據(jù)本發(fā)明具體實(shí)施例，網(wǎng)表166包括差動(dòng)式標(biāo)準(zhǔn)單元，例如上面參考圖 12A至12G所述者，用于作為基礎(chǔ)單元。在處理高階描述符時(shí)，編譯程序165可先產(chǎn)生和技術(shù)無(wú)關(guān)的通用基礎(chǔ)單元的網(wǎng) 表。根據(jù)本發(fā)明具體實(shí)施例，接著，所述編譯程序165便可將差動(dòng)式標(biāo)準(zhǔn)單元庫(kù)164和/ 或其它單元庫(kù)163套用至此屬性(generic)網(wǎng)表，以便產(chǎn)生含有差動(dòng)式標(biāo)準(zhǔn)單元的網(wǎng)表 166。舉例來(lái)說(shuō)，假使所述份通用網(wǎng)表包括一 NAND門(mén)的話，那么編譯程序165便可將一差動(dòng) 式NAND單元對(duì)映至所述NAND門(mén)，以便產(chǎn)生含有一 NAND門(mén)和一 NOR門(mén)的網(wǎng)表。不過(guò)，所述網(wǎng)表166并不含有和所述電路的實(shí)體設(shè)計(jì)有關(guān)的任何信息。舉例來(lái)說(shuō)， 網(wǎng)表166并不會(huì)指明所述單元要放在電路板或硅芯片上何處，或是應(yīng)所述在何處進(jìn)行互 連。決定此實(shí)體設(shè)計(jì)信息是計(jì)算機(jī)控制的擺放-布線(Place and Route，布局布線)處理 167的功能。擺放-布線處理167先在電路板或硅芯片上找到每個(gè)單元的位置。所述位置的選 擇通常會(huì)用于最佳化特定目的，例如線路長(zhǎng)度、電路速度、功耗、和/或其它準(zhǔn)則，并且會(huì) 受下面條件的影響所述單元必須均勻地分布在所述電路板或硅芯片之上，而且所述單元 彼此不會(huì)重迭。所述擺放_(tái)布線處理167還依據(jù)擺放信息來(lái)產(chǎn)生線路幾何信息，用于將所 述單元的引腳連接在一起。所述擺放-布線處理167的輸出包括單元擺放數(shù)據(jù)結(jié)構(gòu)以及線 路幾何數(shù)據(jù)結(jié)構(gòu)，所述數(shù)據(jù)結(jié)構(gòu)可用來(lái)產(chǎn)生制作電路所需的最終幾何數(shù)據(jù)庫(kù)。所述設(shè)計(jì)的 擺放數(shù)據(jù)結(jié)構(gòu)以及線路幾何數(shù)據(jù)結(jié)構(gòu)，有時(shí)候稱(chēng)為「布局(layout)」168。布局168可視為 是利用晶體管、布線資源、· · ·等來(lái)制作所述集成電路的實(shí)體實(shí)施例的模板。由于額外門(mén)的需要，希望含有本發(fā)明差動(dòng)式標(biāo)準(zhǔn)單元的電路可以要求比實(shí)現(xiàn)類(lèi)似 邏輯功能的電路更多的裸片面積而不使用差動(dòng)式標(biāo)準(zhǔn)單元。圖16A為根據(jù)本發(fā)明具體實(shí)施 例的差動(dòng)式半加器電路160的范例。請(qǐng)注意，所述半加器電路160包括兩個(gè)輸入用來(lái)接收P 信號(hào)和Q信號(hào)，以及兩個(gè)輸入用來(lái)接收P信號(hào)的互補(bǔ)信號(hào)(以P_b表示)和Q信號(hào)的互補(bǔ) 信號(hào)(以Q_b表示)。所述半加器電路160進(jìn)一步包括一輸出用來(lái)提供Cout以及另一輸出 用來(lái)提供Cout的互補(bǔ)信號(hào)或反相信號(hào)(以Cout_b表示)。電路160可利用一差動(dòng)式NAND 單元172、一差動(dòng)式XOR單元174、以及一差動(dòng)式NOT單元176來(lái)設(shè)計(jì)。請(qǐng)注意，一部分的電 路160是用來(lái)產(chǎn)生C_out的反相信號(hào)，所述部分電路為負(fù)責(zé)產(chǎn)生C_out的部分的邏輯互補(bǔ) 電路。還要注意的是，圖16A中，所述電路其中一部分中的NAND門(mén)、XOR門(mén)、以及NOT門(mén)分 別映像至所述電路的互補(bǔ)部分中的NOR門(mén)、XNOR門(mén)以及NOT門(mén)。圖16B所示的是一常用的半加器電路161。請(qǐng)注意，該常用的半加器設(shè)計(jì)包括一 NAND門(mén)173、一 XOR門(mén)175、以及一 NOT門(mén)177。根據(jù)本發(fā)明具體實(shí)施例，分別利用差動(dòng)式 NAND單元172、差動(dòng)式XOR單元174、以及差動(dòng)式NOT單元176來(lái)取代NAND門(mén)173、XOR門(mén) 175、以及NOT門(mén)177，并且將電路的輸入正確地連接至輸入P、Q、P_b、以及Q_b，便可產(chǎn)生半 加器電路160。圖17A為根據(jù)本發(fā)明具體實(shí)施例的差動(dòng)式4對(duì)1多路復(fù)用器電路170的范例。多 路復(fù)用器電路170包括兩組輸入，其中一組用來(lái)接收數(shù)據(jù)，另一組用來(lái)接收所述數(shù)據(jù)的互 補(bǔ)信號(hào)。再者，多路復(fù)用器電路170包括兩個(gè)輸出用來(lái)提供一輸出值和其互補(bǔ)值。電路170 可利用5個(gè)差動(dòng)式NAND單元182、184以及一差動(dòng)式NOT單元186來(lái)設(shè)計(jì)。請(qǐng)注意，一部分 的電路170是用來(lái)產(chǎn)生「out_b」，所述部分電路為負(fù)責(zé)產(chǎn)生「out」的部分的邏輯互補(bǔ)電路。
圖17B所示是一常用的4對(duì)1多路復(fù)用器電路171。請(qǐng)注意，該常用的4對(duì)1多 路復(fù)用器電路包括NAND門(mén)183、185以及一 NOT門(mén)187。根據(jù)本發(fā)明具體實(shí)施例，分別利用 差動(dòng)式NAND單元182、184、以及差動(dòng)式NOT單元186來(lái)取代NAND門(mén)183、185、以及NOT門(mén) 187，并且正確地連接電路170的輸入，便可產(chǎn)生多路復(fù)用器電路170。圖26A為根據(jù)本發(fā)明具體實(shí)施例的差動(dòng)式狀態(tài)機(jī)的范例。明確地說(shuō)，圖中所示的 是一除三計(jì)數(shù)器(divide-by-three counter)電路260。所述計(jì)數(shù)器電路260是利用兩個(gè) 差動(dòng)式D型觸發(fā)器單元262a至262b、兩個(gè)差動(dòng)式NOR單元264a至264b、以及兩個(gè)差動(dòng)式 NOT單元266a至266b設(shè)計(jì)而成。為達(dá)解釋目的，圖27中所示的是一非差動(dòng)式除三計(jì)數(shù)器 電路270。該非差動(dòng)式除三計(jì)數(shù)器電路270的設(shè)計(jì)方式非常簡(jiǎn)單。相反地，差動(dòng)式除三計(jì)數(shù) 器電路260的復(fù)雜度遠(yuǎn)高于非差動(dòng)式除三計(jì)數(shù)器電路。下文將進(jìn)一步說(shuō)明用于設(shè)計(jì)差動(dòng)式 狀態(tài)機(jī)(例如除三計(jì)數(shù)器電路260)的方法。圖19中所示的是圖12A的差動(dòng)式NAND單元的晶體管級(jí)設(shè)計(jì)范例示意圖。圖18 中所示的是圖12B的差動(dòng)式NOR單元的晶體管級(jí)設(shè)計(jì)范例示意圖。圖21中所示的是一 3 輸入差動(dòng)式NAND單元范例的晶體管級(jí)電路圖。圖22中所示的是一 3輸入差動(dòng)式NOR單元 范例的晶體管級(jí)電路圖。圖23中所示的是一 2輸入差動(dòng)式XOR單元范例的晶體管級(jí)電路 圖。圖24中所示的是一 2輸入差動(dòng)式XNOR單元范例的晶體管級(jí)電路圖。圖13A中所示的 是一 2輸入「電壓模式」差動(dòng)式比較器范例的晶體管級(jí)電路圖。圖中所示的這些設(shè)計(jì)示意 圖僅供解釋用途。熟習(xí)具有本發(fā)明優(yōu)點(diǎn)的技術(shù)的人士便會(huì)了解，亦可設(shè)計(jì)成其它種類(lèi)的差 動(dòng)式單元，例如數(shù)字邏輯電路、模擬電路、以及混合信號(hào)電路。雖然本文并未明確顯示和說(shuō) 明，不過(guò)，任何此等「電壓模式」差動(dòng)式單元均涵蓋在本發(fā)明的范疇之中。依照本揭示內(nèi)容， 本領(lǐng)域普通技術(shù)人員便會(huì)了解，可以許多不同的方式來(lái)設(shè)計(jì)所述差動(dòng)式標(biāo)準(zhǔn)單元。熟習(xí)具 有本發(fā)明優(yōu)點(diǎn)的技術(shù)的人士便會(huì)了解，市售的大部分邏輯電路均可利用本文所述的差動(dòng)式 單元來(lái)進(jìn)行重組，以使可提供互補(bǔ)電路系統(tǒng)以改良整體的電路效能。應(yīng)該了解的是，本文所 述的差動(dòng)式電路可用來(lái)設(shè)計(jì)一集成電路的各個(gè)部分，而且所述差動(dòng)式電路的應(yīng)用不應(yīng)僅限 于第二級(jí)420或核心邏輯90a至90d?，F(xiàn)在請(qǐng)留意本發(fā)明的又一方面。在本發(fā)明的此方面中提供一種高速電路設(shè)計(jì)方 法。圖25為根據(jù)本發(fā)明此方面的具體實(shí)施例的流程圖250。如圖所示，在步驟252處，為一 電路提供一功能級(jí)或邏輯級(jí)的電路圖。此電路可以是數(shù)字邏輯電路、模擬電路、或是混合信 號(hào)電路。接著，在步驟254處，所述電路圖便被轉(zhuǎn)換成晶體管級(jí)。接著，在步驟256處，在晶 體管級(jí)電路圖中加入一互補(bǔ)電路。在其中一具體實(shí)施例中，此互補(bǔ)電路實(shí)施和第一電路的 邏輯功能互補(bǔ)的邏輯功能，并且與第一電路具有相同數(shù)量的節(jié)點(diǎn)。再者，所述互補(bǔ)電路中的 節(jié)點(diǎn)互補(bǔ)于第一電路中的對(duì)應(yīng)節(jié)點(diǎn)。此外，第一電路中每個(gè)節(jié)點(diǎn)的上升/下降時(shí)間匹配所 述互補(bǔ)電路中對(duì)應(yīng)節(jié)點(diǎn)的下降/上升時(shí)間?；パa(bǔ)電路中特定節(jié)點(diǎn)間的線路長(zhǎng)度可以必須匹 配第一電路中對(duì)應(yīng)節(jié)點(diǎn)間的線路長(zhǎng)度。第一電路中適當(dāng)節(jié)點(diǎn)處的上拉電流與下拉電流可以 必須匹配互補(bǔ)電路中對(duì)應(yīng)節(jié)點(diǎn)處的電流，以便抑制噪聲。所產(chǎn)生的電路設(shè)計(jì)在本文稱(chēng)為「電 壓模式差動(dòng)式電路」，其能夠運(yùn)行的時(shí)鐘速度遠(yuǎn)高于第一電路能夠運(yùn)行的時(shí)鐘速度。在步驟 258處，所生成的晶體管級(jí)電路圖所含有的晶體管數(shù)可以為原始晶體管級(jí)電路圖的兩倍，接 著其便會(huì)被轉(zhuǎn)換成差動(dòng)式邏輯電路圖、差動(dòng)式模擬電路圖、或是差動(dòng)式混合信號(hào)電路圖。應(yīng)該注意的是，熟習(xí)具有本發(fā)明優(yōu)點(diǎn)的技術(shù)的人士便會(huì)了解，根據(jù)本發(fā)明所述方面的「電壓模式」差動(dòng)式電路設(shè)計(jì)法可應(yīng)用至許多數(shù)字邏輯電路(例如CMOS電路)、模擬電 路、和/或混合信號(hào)電路的設(shè)計(jì)之中。如圖25的設(shè)計(jì)方法所示，探討圖12A的差動(dòng)式NAND單元的設(shè)計(jì)。首先，在晶體管 級(jí)處提供一 NAND門(mén)192 (圖19)。接著產(chǎn)生一第二電路，NOR門(mén)194。請(qǐng)注意，NOR門(mén)194被 設(shè)計(jì)成具有和NAND門(mén)192相同的晶體管數(shù)。再者，請(qǐng)注意，NOR門(mén)194被設(shè)計(jì)成具有和NAND 門(mén)192相同的節(jié)點(diǎn)數(shù)。另外注意到，NAND門(mén)192具有三個(gè)節(jié)點(diǎn)Ni、N2、以及N3 ；而NOR門(mén) 194具有三個(gè)節(jié)點(diǎn)m’、N2’、以及N3’。根據(jù)本發(fā)明具體實(shí)施例，每當(dāng)NAND門(mén)192的節(jié)點(diǎn)轉(zhuǎn) 換狀態(tài)時(shí)(舉例來(lái)說(shuō)，從邏輯0變成邏輯1)，NOR門(mén)194處的對(duì)應(yīng)節(jié)點(diǎn)亦應(yīng)所述轉(zhuǎn)換狀態(tài)。 舉例來(lái)說(shuō)，當(dāng)輸入A為0且假使輸入B從0轉(zhuǎn)換成1時(shí)，晶體管M5將會(huì)導(dǎo)通，以驅(qū)動(dòng)輸出 信號(hào)OUT從1至0。對(duì)應(yīng)情形為，晶體管M3將驅(qū)動(dòng)輸出信號(hào)0UT_b從0至1。NAND門(mén)192 的每個(gè)節(jié)點(diǎn)處的上升/下降時(shí)間應(yīng)該匹配N(xiāo)OR門(mén)194每個(gè)對(duì)應(yīng)節(jié)點(diǎn)處的下降/上升時(shí)間。 NAND門(mén)192的每個(gè)節(jié)點(diǎn)處的上拉與下拉電流應(yīng)該匹配N(xiāo)OR門(mén)194每個(gè)對(duì)應(yīng)節(jié)點(diǎn)處的下拉與 上拉電流。最后，NAND門(mén)192節(jié)點(diǎn)間的線路長(zhǎng)度應(yīng)該匹配N(xiāo)OR門(mén)194對(duì)應(yīng)節(jié)點(diǎn)間的線路長(zhǎng) 度?？梢韵嘈?，根據(jù)本文所披露的設(shè)計(jì)方法設(shè)計(jì)的差動(dòng)式電路的效能將會(huì)優(yōu)于非差動(dòng)式電 路，例如會(huì)優(yōu)于未利用NOR門(mén)194所設(shè)計(jì)的NAND門(mén)192。就圖25的設(shè)計(jì)方法的另一闡述而言，可考慮圖13A的差動(dòng)式比較器單元130的設(shè) 計(jì)，其包括比較電路130a-130b。首先，在晶體管級(jí)處提供一比較電路130a(圖13B)。接著 產(chǎn)生一第二比較電路130b。請(qǐng)注意，第一比較電路130a被設(shè)計(jì)成具有和第二比較電路130b 相同的晶體管數(shù)。再者，請(qǐng)注意，第二比較電路130b被設(shè)計(jì)成具有和第一比較電路130a相 同的節(jié)點(diǎn)數(shù)。另外注意到，第一比較電路130a具有三個(gè)節(jié)點(diǎn)N4、N5以及N6 ；而第二比較電 路130b具有三個(gè)節(jié)點(diǎn)N4，、N5，以及N6，。根據(jù)本發(fā)明具體實(shí)施例，第二比較電路130b之相 應(yīng)節(jié)點(diǎn)處的電壓電平會(huì)隨著第一比較電路130a之某個(gè)節(jié)點(diǎn)處的電壓電平反方向改變。第 一比較電路130a的每個(gè)節(jié)點(diǎn)處的上升/下降時(shí)間應(yīng)該匹配第二比較電路130b每個(gè)對(duì)應(yīng)節(jié) 點(diǎn)處的下降/上升時(shí)間。第一比較電路130a的每個(gè)節(jié)點(diǎn)處的上拉與下拉電流應(yīng)該匹配第 二比較電路130b每個(gè)對(duì)應(yīng)節(jié)點(diǎn)處的下拉與上拉電流。最后，第一比較電路130a節(jié)點(diǎn)間的 線路長(zhǎng)度應(yīng)該匹配第二比較電路130b對(duì)應(yīng)節(jié)點(diǎn)間的線路長(zhǎng)度。確信，根據(jù)本文所揭示之設(shè) 計(jì)方法來(lái)設(shè)計(jì)的差動(dòng)式電路的效能將會(huì)優(yōu)于非差動(dòng)式電路，例如會(huì)優(yōu)于未利用第二比較電 路130b所設(shè)計(jì)的第一比較電路130a?，F(xiàn)在留意圖28，圖中所示的是根據(jù)本發(fā)明此方面的具體實(shí)施例的差動(dòng)式狀態(tài)機(jī)設(shè) 計(jì)流程圖280。如圖所示，在步驟282處，會(huì)為一狀態(tài)機(jī)提供一功能級(jí)或邏輯級(jí)的電路圖。 舉例來(lái)說(shuō)，探討除三計(jì)數(shù)器電路270 (圖27)，該電路由下面設(shè)計(jì)而成兩個(gè)非差動(dòng)式D型觸 發(fā)器272a至272b、兩個(gè)非差動(dòng)式NOR單元274a至274b、以及一非差動(dòng)式NOT單元276。在步驟284處，以差動(dòng)式單元來(lái)取代該非差動(dòng)式設(shè)計(jì)的所述非差動(dòng)式單元。在本 范例中，以兩個(gè)差動(dòng)式D型觸發(fā)器262a至262b、兩個(gè)差動(dòng)式NOR單元264a至264b、以及一 差動(dòng)式NOT單元266a來(lái)取代電路270的非差動(dòng)式單元。請(qǐng)注意，所生成的電路將會(huì)具有四 個(gè)D型觸發(fā)器單元，所以狀態(tài)機(jī)會(huì)具有四個(gè)狀態(tài)變量并且共有十六個(gè)狀態(tài)。再者，每個(gè)差動(dòng) 式D型觸發(fā)器單元均包括彼此互補(bǔ)的兩個(gè)D型觸發(fā)器。也就是，下面四種狀態(tài)是所述狀態(tài)機(jī) 僅有的合法狀態(tài)(Q1，Qlb，Q0，QOb) = (0,1,0,1) ； (Ql, Qlb, Q0, QOb) = (0,1,1,0) ； (Ql, Qlb，Q0，Q0b) = (1,0,0,1)；以及(Ql, Qlb, Q0, QOb) = (1,0,1,0) 其它狀態(tài)均為非法狀態(tài)。在步驟286處會(huì)構(gòu)建所述狀態(tài)機(jī)的真值表。在本范例中會(huì)產(chǎn)生圖27B的真值表。在 步驟288處會(huì)得到出所述狀態(tài)機(jī)的狀態(tài)輸入等式。狀態(tài)輸入等式范例如圖27C所示。接著， 在步驟290處會(huì)在必要時(shí)添加額外的差動(dòng)式單元，并且從所述狀態(tài)等式中得到出所述差動(dòng) 式單元間的互連關(guān)系，用于產(chǎn)生差動(dòng)式設(shè)計(jì)。在本范例中會(huì)加入一差動(dòng)式NOT單元266b，并 且根據(jù)所述狀態(tài)輸入等式來(lái)互連差動(dòng)式單元以產(chǎn)生所述除三電路270。本領(lǐng)域的普通技術(shù)人員應(yīng)該了解，圖28中概述的設(shè)計(jì)方法可利用電子設(shè)計(jì)自動(dòng) 軟件來(lái)實(shí)行，而且此軟件可包括或排除特定的步驟?，F(xiàn)在請(qǐng)留意圖29，圖中所示的是根據(jù)本發(fā)明具體實(shí)施例的集成電路300的概略示 意圖。集成電路300包括核心邏輯302，舉例來(lái)說(shuō)，該核心邏輯302可以包括多個(gè)CMOS邏輯 電路(例如一中央處理單元(CPU)核心)，和/或一存儲(chǔ)器核心(舉例來(lái)說(shuō)，DRAM核心)。 所述集成電路300進(jìn)一步包括多個(gè)差動(dòng)式前置驅(qū)動(dòng)器304以及多個(gè)輸出驅(qū)動(dòng)器(或「多個(gè) 輸出焊片」)306用于提供輸出信號(hào)。根據(jù)圖29所示的具體實(shí)施例，差動(dòng)式前置驅(qū)動(dòng)器304經(jīng)過(guò)輸入22a從核心邏輯 302接收多個(gè)單端的信號(hào)。所述差動(dòng)式前置驅(qū)動(dòng)器304可以包括根據(jù)本文所述的本發(fā)明 具體實(shí)施例構(gòu)建而成的電路、將所述單端的信號(hào)轉(zhuǎn)換成差動(dòng)信號(hào)、并且將所述差動(dòng)信號(hào)提 供給輸出驅(qū)動(dòng)器306。所述輸出驅(qū)動(dòng)器306可以是利用常用差動(dòng)式技術(shù)(例如HSTL、TTL、 LVDS、LVPECL、...等)所設(shè)計(jì)的常用差動(dòng)式驅(qū)動(dòng)器。在另一具體實(shí)施例中，一輸出驅(qū)動(dòng)器 306可以包括兩個(gè)反相器電路，例如圖4B的反相器432a至b。現(xiàn)在參考圖30，圖中所示的根據(jù)本發(fā)明再一具體實(shí)施例的集成電路308。所述集 成電路308包括差動(dòng)式核心邏輯310，舉例來(lái)說(shuō)，所述差動(dòng)式核心邏輯可以包括依照?qǐng)D24的 方法設(shè)計(jì)而成的電壓模式差動(dòng)式邏輯電路。所述集成電路308進(jìn)一步包括輸出驅(qū)動(dòng)器306 用于提供輸出信號(hào)。根據(jù)圖30中所示的具體實(shí)施例，差動(dòng)式核心邏輯310會(huì)產(chǎn)生多個(gè)差動(dòng)信號(hào)，所述 信號(hào)會(huì)被提供給所述輸出驅(qū)動(dòng)器306。如上述，所述輸出驅(qū)動(dòng)器306可以是利用常用差動(dòng)式 技術(shù)U^^nHSTL、TTL、LVDS、LVPECL、...等)所設(shè)計(jì)的常用差動(dòng)式驅(qū)動(dòng)器。在另一具體實(shí) 施例中，一輸出驅(qū)動(dòng)器306可以僅是兩個(gè)反相器電路，例如圖4B的反相器432a至b。在部分具體實(shí)施例中，輸出驅(qū)動(dòng)器306可以是常用的差動(dòng)式I/O驅(qū)動(dòng)器，而差動(dòng)式 核心邏輯310則可接受單端的輸入或差動(dòng)輸入。熟習(xí)具有本發(fā)明優(yōu)點(diǎn)的技術(shù)的人士便會(huì)明 白還有許多其它的變化例，而所述變化例均落在本發(fā)明的范疇之中。至此已經(jīng)揭示本發(fā)明的具體實(shí)施例。前面關(guān)于本發(fā)明特定具體實(shí)施例的說(shuō)明僅供 闡述與解釋之用。所述具體實(shí)施例的選擇與說(shuō)明是充分解釋本發(fā)明的原理和其實(shí)際應(yīng)用， 從而讓本領(lǐng)域普通技術(shù)人員可充分運(yùn)用本發(fā)明。無(wú)意包攬無(wú)遺、或?qū)⒈景l(fā)明限于所揭示的 刻板形式。熟習(xí)具有本發(fā)明優(yōu)點(diǎn)的技術(shù)的人士便可對(duì)本發(fā)明進(jìn)行各種修改，而不致脫離本 文所述的新穎概念。在其它實(shí)例中，并未詳細(xì)闡述或說(shuō)明眾所熟知的結(jié)構(gòu)與裝置，以避免混 淆本發(fā)明的方面。舉例來(lái)說(shuō)，本發(fā)明各具體實(shí)施例中均會(huì)出現(xiàn)的去耦電容器(包括板上型 去耦電容器、芯片上型去耦電容器、或是板上型去耦電容器和芯片上型去耦電容器兩者兼 具)便未必予以畫(huà)出在每個(gè)附圖之中予以闡述。本發(fā)明的權(quán)利要求由本發(fā)明排它的權(quán)利所 定義，而非僅是前面的闡述部分。
再者，整篇說(shuō)明書(shū)中(包括申請(qǐng)專(zhuān)利范圍在內(nèi))，除非文中要求，否則「包括」一 詞或是其變化詞語(yǔ)應(yīng)被理解為涵蓋所述的組件或組件群，而非排除任何其它的組件或組件 群。「包括」一詞或是其變化詞語(yǔ)也應(yīng)被理解為涵蓋所述的組件或組件群，而非排除任何其 它的組件或組件群。不含術(shù)語(yǔ)「用于...的裝置(means for)」和「用于...的步驟(step for)」的權(quán)利要求并不試圖被結(jié)構(gòu)為符合35U. S. C.第112款、第6段的規(guī)定。
權(quán)利要求
一種集成電路，其包括一邏輯核心，其主要包括多個(gè)電壓模式邏輯電路互補(bǔ)對(duì)，用來(lái)實(shí)施邏輯功能，其中每個(gè)邏輯電路互補(bǔ)對(duì)均包括一用來(lái)實(shí)施第一邏輯功能的第一電路以及一用來(lái)實(shí)施互補(bǔ)于所述第一邏輯功能的第二邏輯功能的第二電路，其中，當(dāng)?shù)谝浑娐泛偷诙娐吩诓僮髦袝r(shí)，第一電路的每個(gè)節(jié)點(diǎn)處的邏輯狀態(tài)一直互補(bǔ)于第二電路的對(duì)應(yīng)節(jié)點(diǎn)處的邏輯狀態(tài)。
2.如權(quán)利要求1的集成電路，其進(jìn)一步包括一驅(qū)動(dòng)器，所述驅(qū)動(dòng)器包括一被耦合用于 從所述第一電路中接收信號(hào)的第一輸入以及一被耦合用于從所述第二電路中接收互補(bǔ)信 號(hào)的第二輸入，其中，當(dāng)?shù)谝浑娐泛偷诙娐吩诓僮髦袝r(shí)，所述互補(bǔ)信號(hào)一直互補(bǔ)于所述信 號(hào)。
3.如權(quán)利要求2的集成電路，其中，所述驅(qū)動(dòng)器包括第一輸出，用于提供所述信號(hào)作為 所述集成電路的多個(gè)輸出信號(hào)中的其中一個(gè)信號(hào)，以及第二輸出，用于終止所述互補(bǔ)信號(hào)。
4.如權(quán)利要求3的集成電路，還包括第一引腳，該引腳被耦合至所述第一輸出。
5.如權(quán)利要求4的集成電路，其進(jìn)一步包括一電容器，該電容器被耦合至所述第二輸出ο
6.如權(quán)利要求5的集成電路，還包括第二引腳，該引腳被耦合至所述電容器，其中，所 述第二引腳被設(shè)計(jì)用來(lái)被耦合至系統(tǒng)接地。
7.如權(quán)利要求5的集成電路，還包括一封裝接地平面，其被耦合至所述電容器。
8.如權(quán)利要求7的集成電路，還包括一GND引腳，其被耦合至所述封裝接地平面。
9.如權(quán)利要求1的集成電路，其中，所述邏輯電路互補(bǔ)對(duì)中的每一電路均包括一個(gè)或 多個(gè)差動(dòng)式標(biāo)準(zhǔn)單元。
10.如權(quán)利要求9的集成電路，其中，所述差動(dòng)式標(biāo)準(zhǔn)單元包括一差動(dòng)式與非門(mén)。
11.如權(quán)利要求9的集成電路，其中，所述差動(dòng)式標(biāo)準(zhǔn)單元包括一差動(dòng)式或非門(mén)。
12.如權(quán)利要求9的集成電路，其中，所述差動(dòng)式標(biāo)準(zhǔn)單元包括一差動(dòng)式異或門(mén)。
13.如權(quán)利要求9的集成電路，其中，所述差動(dòng)式標(biāo)準(zhǔn)單元包括一差動(dòng)式異或非門(mén)。
14.如權(quán)利要求9的集成電路，其中，所述差動(dòng)式標(biāo)準(zhǔn)單元包括一差動(dòng)式非門(mén)。
15.如權(quán)利要求9的集成電路，其中，所述差動(dòng)式標(biāo)準(zhǔn)單元包括一差動(dòng)式鎖存器。
16.如權(quán)利要求9的集成電路，其中，所述差動(dòng)式標(biāo)準(zhǔn)單元包括一差動(dòng)式D型觸發(fā)器。
17.如權(quán)利要求9的集成電路，其中，所述差動(dòng)式標(biāo)準(zhǔn)單元包括一差動(dòng)式比較器。
18.如權(quán)利要求1的集成電路，其進(jìn)一步包括一去耦電容器，其被耦合至所述集成電路 的電源供應(yīng)引腳和接地引腳，用于為所述邏輯核心提供一芯片電壓和一芯片接地。
19.如權(quán)利要求1的集成電路，其中，所述邏輯核心包括一差動(dòng)式前置驅(qū)動(dòng)器電路，其 中，所述差動(dòng)式前置驅(qū)動(dòng)器電路包括多個(gè)電壓模式差動(dòng)式邏輯門(mén)。
20.如權(quán)利要求1的集成電路，還包括一輸出驅(qū)動(dòng)器，用于從所述邏輯核心中接收多個(gè) 互補(bǔ)信號(hào)。
21.如權(quán)利要求20的集成電路，其中，所述輸出驅(qū)動(dòng)器包括HSTL輸出驅(qū)動(dòng)器、TTL輸出 驅(qū)動(dòng)器、LVDS輸出驅(qū)動(dòng)器、LVPECL輸出驅(qū)動(dòng)器、或一對(duì)反相器。
22.—種在半導(dǎo)體上實(shí)現(xiàn)的集成電路，包括第一多個(gè)邏輯電路，用于傳送第一電子信號(hào)；以及第二多個(gè)邏輯電路，被耦合至所述第一多個(gè)邏輯電路，用于傳送第二電子信號(hào)，其中，所述第一電子信號(hào)與所述第二電子信號(hào)互補(bǔ)。
23.如權(quán)利要求22的集成電路，還包括I/O接口，被配置成用于支持至少I(mǎi)GHz的輸出操作頻率。
24.如權(quán)利要求23的集成電路，其中，所述第一與第二多個(gè)邏輯電路包括電壓模式 CMOS電路。
25.如權(quán)利要求23的集成電路，其中，所述I/O接口支持至少2伏的輸出電壓。
26.如權(quán)利要求22的集成電路，其中所述第一多個(gè)邏輯電路中的每一個(gè)以及所述第二 多個(gè)邏輯電路中的每一個(gè)均包括一 CMOS電路。
27.如權(quán)利要求22的集成電路，其中，所述第一多個(gè)邏輯電路中的每一個(gè)以及所述第 二多個(gè)邏輯電路中的每一個(gè)均操作在電壓模式之中。
28.如權(quán)利要求27的集成電路，其中，所述第一多個(gè)邏輯電路以及所述第二多個(gè)邏輯 電路共享一共同接地。
29.如權(quán)利要求27的集成電路，其中，所述第二多個(gè)邏輯電路中的每一個(gè)均被配置成 用于互補(bǔ)所述第一多個(gè)邏輯電路中的一對(duì)應(yīng)邏輯電路。
30.如權(quán)利要求29的集成電路，其中，所述第一多個(gè)邏輯電路中的每一個(gè)以及所述第 二多個(gè)邏輯電路中的每一個(gè)包括多個(gè)CMOS晶體管。
31.如權(quán)利要求27的集成電路，其中，所述第二多個(gè)邏輯電路被適配成用于最小化所 述第一多個(gè)邏輯電路中的噪聲。
32.如權(quán)利要求22的集成電路，其中，所述第一與第二多個(gè)邏輯電路共同構(gòu)成多個(gè)差 動(dòng)式邏輯單元。
33.如權(quán)利要求27的集成電路，其中，所述第二多個(gè)邏輯電路被配置成用于抑制所述 第一電子信號(hào)中的噪聲。
34.如權(quán)利要求22的集成電路，其中，所述第一多個(gè)邏輯電路的輸出電壓的峰-峰值范 圍介于至少約0. 8伏至約2V之間。
35.如權(quán)利要求22的集成電路，其中，所述第一多個(gè)邏輯電路的輸出電壓至少是2V。
36.如權(quán)利要求22的集成電路，其中，所述第一多個(gè)邏輯電路能夠產(chǎn)生的輸出電壓范 圍至少是IV。
37.如權(quán)利要求22的集成電路，其中，第一與第二多個(gè)邏輯電路被配置成一TTL電路。
38.如權(quán)利要求22的集成電路，其中，所述第一與第二多個(gè)邏輯電路被配置成一HSTL 電路。
39.如權(quán)利要求22的集成電路，其中，所述第一與第二多個(gè)邏輯電路被配置成一TTL CMOS電路，其支持至少300MHz的操作頻率。
40.如權(quán)利要求30的集成電路，其中，所述CMOS晶體管中的每一個(gè)均被配置成不含電流源。
41.如權(quán)利要求22的集成電路，其中，所述第一多個(gè)邏輯電路和所述第二多個(gè)邏輯電 路包括差動(dòng)式前置驅(qū)動(dòng)器電路，其中，所述差動(dòng)式前置驅(qū)動(dòng)器電路包括多個(gè)電壓模式差動(dòng) 式邏輯門(mén)。
42.如權(quán)利要求22的集成電路，還包括一輸出驅(qū)動(dòng)器，用于從所述第一多個(gè)邏輯電路 和所述第二多個(gè)邏輯電路中接收第一電子信號(hào)和第二電子信號(hào)。
43.如權(quán)利要求42的集成電路，其中，所述輸出驅(qū)動(dòng)器包括HSTL輸出驅(qū)動(dòng)器、TTL輸出 驅(qū)動(dòng)器、LVDS輸出驅(qū)動(dòng)器、LVPECL輸出驅(qū)動(dòng)器、或一對(duì)反相器。
44.一種產(chǎn)生一電子信號(hào)的方法，其包括將第一電子信號(hào)輸入到如權(quán)利要求40的集成電路中；以及 從所述集成電路中接收一第二電子信號(hào)。
45.如權(quán)利要求44的方法，還包括將第三電子信號(hào)從所述集成電路傳送給一未被使用的輸出。
46.一種用于制造如權(quán)利要求1或22所述的集成電路的方法。
全文摘要
披露了一種使用差動(dòng)式驅(qū)動(dòng)器作為設(shè)計(jì)骨干的新穎的驅(qū)動(dòng)器電路。與通常具有兩個(gè)或更多個(gè)輸出提供一輸出信號(hào)和其互補(bǔ)信號(hào)的常用差動(dòng)式接口不同，所述差動(dòng)式驅(qū)動(dòng)器多個(gè)輸出中的一個(gè)被耦合以將驅(qū)動(dòng)信號(hào)驅(qū)動(dòng)到信號(hào)線(22a)上，而所述差動(dòng)式驅(qū)動(dòng)器的多個(gè)輸出中的另一個(gè)輸出則例如通過(guò)一電容器將所述輸出耦合至封裝接地或電壓源而未被使用且被終止(22b)。所述驅(qū)動(dòng)器電路的性能明顯獲致改良優(yōu)于常用單端的驅(qū)動(dòng)器設(shè)計(jì)。
文檔編號(hào)H03K19/0175GK101924549SQ20101017064
公開(kāi)日2010年12月22日 申請(qǐng)日期2005年6月16日 優(yōu)先權(quán)日2004年7月7日
發(fā)明者理查德·高 申請(qǐng)人:理查德·高