專利名稱：全頻率寬度的多重相位延遲鎖定回路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種多重相位延遲鎖定回路，特別涉及的是一種可全頻率寬度操作范圍的多重相位延遲鎖定回路。
背景技術(shù)：
隨著互補(bǔ)式金氧半導(dǎo)體(CMOS)的技術(shù)不斷創(chuàng)新發(fā)展，高速處理速度與高密度集 成電路密度都不斷的在增加。因此，在各個模塊之間的同步處理即成為重要的問題，且成為 集成電路在發(fā)展時所遇到的瓶頸。現(xiàn)今高階電子電路對一個高速且優(yōu)質(zhì)的系統(tǒng)頻率訊號源有著強(qiáng)烈需求。然而，當(dāng) 系統(tǒng)頻率訊號源運(yùn)作在高速時，因頻率驅(qū)動器傳遞延遲時間(propagationdelay)或頻率 相位錯離度所造成的相關(guān)問題，卻大大影響著系統(tǒng)效能與芯片可靠度。因此，如微處理器、 實(shí)時系統(tǒng)或資料通訊等高階電子電路設(shè)計(jì)中，便需要加入一個具低電壓、高頻操作與低抖 動量(low jitter)的鎖相回路(Phase-L0CkedL00p，PLL)以作為輸入頻率訊號源的特性修 正輔助機(jī)制。CMOS的鎖相回路(PLL)與延遲鎖定回路(Delay-Lock Loop, DLL)是設(shè)計(jì)用來解 決電路中頻率同步的問題，由于兩者的結(jié)構(gòu)上差異使得延遲鎖定回路較鎖相回路穩(wěn)定，且 在回路濾波器中使用較少的電容。因?yàn)檠舆t鎖定回路容易設(shè)計(jì)與穩(wěn)定的特性，在現(xiàn)今有越 來越多的應(yīng)用開始使用延遲鎖定回路(DLL)來代替鎖相回路(PLL)，延遲鎖定回路已經(jīng)比 鎖相回路還廣泛地應(yīng)用在例如頻率回復(fù)與區(qū)域震蕩器電路，而這些應(yīng)用在以前卻只能使用 鎖相回路。另外，延遲鎖定回路其信號抖動(Jitter)的情況不明顯，因?yàn)樵肼曉陔妷嚎刂?延遲線(Voltage-Controlled Delay Line，VCDL)經(jīng)過數(shù)個頻率周期后不會累積，使得延遲 鎖定回路可以作為頻率同步處理的理想電路單元，當(dāng)然其也可用在射頻頻率合成電路與高 速串行連接。一般傳統(tǒng)的延遲鎖定回路架構(gòu)示意圖如圖1所示，電壓控制延遲線(VOTL) 11接 收一參考頻率(Ref-Clk)訊號后輸出數(shù)個延遲相位的訊號，輸出的訊號回授輸入至相位檢 測器(phase detector，PD) 12、充電泵(charge pump，CP) 13 與回路濾波器(loop filter, LF) 14。延遲鎖定回路的運(yùn)作原理，即是將外部輸入的參考頻率(Ref-Clk)訊號利用延遲組 件自行產(chǎn)生許多固定相位差的延遲頻率(DLL-Clk)訊號，再依序?qū)⑦@些頻率訊號通過目的 功能電路后與外部的原參考頻率(Ref-Clk)訊號比較其是否同步。如此，經(jīng)過控制電路的 篩選，最后會選定一與原參考頻率訊號的相位差小到可接受的頻率訊號當(dāng)作被鎖定的頻率 訊號而完成延遲鎖定回路的工作。圖2A所示為延遲頻率(DLL-Clk)訊號在一頻率范圍AA，內(nèi)比參考頻率(Ref-Clk) 訊號領(lǐng)先時的情況，經(jīng)過延遲鎖定回路的運(yùn)作使兩個訊號能夠同步如圖2B所示；圖3A所示為延遲頻率(DLL-Clk)訊號在一頻率范圍BB’內(nèi)比參考頻率(Ref-Clk)訊號落后時的情況，經(jīng)過延遲鎖定回路的運(yùn)作使兩個訊號能夠同步如圖3B所示。然而延遲鎖定回路能夠校 證的訊號錯離范圍為AA’與BB’之間，若是訊號上升的波緣不在范圍之內(nèi)則會產(chǎn)生模糊多 重鎖定問題，其免在多重鎖定的不等式如式1. 1與式1. 2 0. 5X TCLK < TVCDL (min) < TCLK (1. 1)TCLK < TVCDL (max) < 1. 5 X TCLK (1. 2)例如當(dāng)TVCDL(min) = 20ns,由式(1. 1)得至Ij 20ns < TCLK < 40ns,如果 TVCDL(max) = 40ns,由式(1. 2)得到26. 7ns < TCLK < 40ns,由上述的不等式可以得知傳 統(tǒng)的延遲鎖相回路的架構(gòu)，使TCLK所能操作的延遲范圍受到限制。

發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明目的的一是提供一種可全頻率寬度操作范圍的多重相 位延遲鎖定回路，其具有一三邊際相位檢測器可接收參考頻率訊號、較小延遲頻率訊號與 較大延遲頻率訊號，經(jīng)由三個頻率訊號比較出上升訊號Up與下降訊號Dn的相位差異，以調(diào) 整出一控制電壓通過電壓控制延遲線動態(tài)的調(diào)整延遲時間，改變延遲頻率訊號的相位，將 頻率周期的時間平均分配至所有延遲頻率訊號，使延遲時間所能操作的范圍還廣。本發(fā)明另一目的是提供一種三邊際相位檢測器，其使用兩個比較電路分別比較參 考頻率訊號與較小延遲頻率訊號最后輸出下降訊號Dn，參考頻率訊號與較大延遲頻率訊號 最后輸出上升訊號Up，最后將下降訊號Dn與上升訊號Up傳送至充電泵。本發(fā)明另一目的是提供一種可全頻率寬度操作的多重相位延遲鎖定回路鎖定頻 率的方法，其調(diào)整電壓控制延遲線內(nèi)的延遲訊號，使各個延遲訊號的起始時間可以平均落 在一頻率周期之內(nèi)，避免模糊多重鎖定問題。為了達(dá)到上述目的，本發(fā)明一實(shí)施例的全頻率寬度操作范圍的多重相位延遲鎖定 回路，包含一電壓控制延遲線接收一參考頻率訊號以產(chǎn)生數(shù)個延遲頻率訊號，數(shù)個延遲頻 率訊號包含一第一延遲頻率訊號與一第二延遲頻率訊號；三邊際相位檢測器依據(jù)參考頻率 訊號、第一延遲頻率訊號與第二延遲頻率訊號，產(chǎn)生一組脈沖訊號；充電泵接收一組脈沖訊 號并輸出一電流控制訊號；以及一回路濾波器接收電流控制訊號以輸出一控制電壓，其中 電壓控制延遲線通過控制電壓調(diào)整電壓控制延遲線的延遲時間。另外，本發(fā)明一實(shí)施例的三邊際相位檢測器，其是在多重相位延遲鎖定回路中增 加頻率寬度操作范圍，三邊際相位檢測器接收一參考頻率訊號、一第一延遲頻率訊號與一 第二延遲頻率訊號，最后輸出一組脈沖訊號。再者，本發(fā)明一實(shí)施例的可全頻率寬度操作的多重相位延遲鎖定回路鎖定頻率的 方法，包含在電壓控制延遲線內(nèi)具有復(fù)數(shù)個依時間順序排列的延遲訊號之間，設(shè)定一最小 的延遲時間使得延遲訊號彼此之間具有相同的延遲時間，且第一延遲訊號與頻率周期的開 始前緣的時間間隔Tl，第二延遲訊號與下一頻率周期的開始前緣的時間間隔為Tn;比較Tl 與Tn的大小，以調(diào)整延遲時間使得延遲訊號落在一個頻率訊號周期內(nèi)；若是Tl <Tn，則增 加延遲時間，使得延遲訊號彼此之間具有相同的延遲時間，且延遲訊號是落在一個頻率訊 號周期內(nèi)；以及若是Tl > Τη，則減少延遲時間，使得延遲訊號彼此之間具有相同的延遲時 間，且延遲訊號是落在一個頻率訊號周期內(nèi)。


圖1所示為現(xiàn)有延遲鎖定回路的架構(gòu)示意圖；圖2A與圖2B所示為現(xiàn)有延遲鎖定回路的頻率波形鎖定示意圖；圖3A與圖3B所示為現(xiàn)有延遲鎖定回路的頻率波形鎖定示意圖；圖4所示為本發(fā)明一實(shí)施例全頻率寬度操作范圍的多重相位延遲鎖定回路架構(gòu) 示意圖；圖5A所示為本發(fā)明一實(shí)施例起始時頻率訊號波形示意圖；圖5B所示為本發(fā)明一實(shí)施例調(diào)整后頻率訊號波形示意圖；圖6A與圖6B所示為本發(fā)明一實(shí)施例三邊際相位檢測器的架構(gòu)示意圖；圖7A與圖7B所示分別為圖6A圖與圖6B圖的頻率訊號操作示意圖；圖8所示為本發(fā)明一實(shí)施例多重相位延遲鎖定回路鎖定頻率的方法；圖9A至圖9F所示為本發(fā)明一實(shí)施例的避免多重鎖定機(jī)制頻率示意圖。附圖標(biāo)記說明11_電壓控制延遲線；12-相位檢測器；13-充電泵；14-濾波器； 21-電壓控制延遲線；22-三邊際相位檢測器；23-充電泵；24-回路濾波器；221、222、226、 227-D型正反器；223、228-AND邏輯閘；SlO S42-步驟；AA，- 一頻率范圍；BB，- 一頻率范 圍；Tl、Tn-相位差。
具體實(shí)施例方式以下結(jié)合附圖，對本發(fā)明上述的和另外的技術(shù)特征和優(yōu)點(diǎn)作更詳細(xì)的說明。圖4所示為本發(fā)明一實(shí)施例全頻率寬度操作范圍的多重相位延遲鎖定回路架構(gòu) 示意圖。在本實(shí)施例中，一電壓控制延遲線(V⑶L) 21包含數(shù)個延遲組件依序串接，其接收 一參考頻率訊號Ref-Clk并輸出1至N個延遲頻率訊號DLL-Ckl、DLL_Ck2、…、DLL-Ckn, 其中第一延遲頻率訊號是由第一延遲組件所輸出，而第二延遲頻率訊號是由第N延遲組件 所輸出，第一個延遲頻率訊號DLL-Ckl與最后一個延遲頻率訊號DLL-Ckn回授至三邊際 相位檢測器(3-edgePD)22，再加上參考頻率(Ref-Clk)訊號也輸入至三邊際相位檢測器 (3-edgePD) 22，使得三邊際相位檢測器(3-edgePD) 22接收3個輸入訊號，經(jīng)處理后輸出一 組脈沖訊號，其包括下降訊號Dn與上升訊號Up。在一實(shí)施例中，三邊際相位檢測器(3-edgePD)22處理方式為根據(jù)參考頻率訊號 (Ref-Clk)分別與第一個延遲頻率訊DLL-Ckl與最后一個延遲頻率訊DLL-Ckn比較出領(lǐng)先 (lead)或是落后(lag)的相位差值，最后產(chǎn)生與相位差值同寬度的一上升訊號Up或是一下 降訊號Dn。該三邊際相位檢測器(3-edgePD)22包括一第一比較電路及一第二比較電路，其 中該第一比較電路接收該參考時脈訊號及該第一延遲時脈訊號以產(chǎn)生該下降訊號Dn，該第 二比較電路接收該參考時脈訊號及該第二延遲時脈訊號以產(chǎn)生該上升訊號Up。接著，三邊際相位檢測器(3-edgePD) 22所產(chǎn)生的上升訊號Up與下降訊號Dn之 間的頻率差的信息，傳送至接在后面的充電泵(Charge Pump, CP)電路23做充電或放電動 作的參考依據(jù)，以控制充電泵(CP) 23產(chǎn)生電流Ip對后端回路濾波器(LF) 24的電容充電 (charging)或是放電(discharging)，也就是增加或是減少回路濾波器(LF) 24上電容的電 壓值，回路濾波器(LF) 24將在三邊際相位檢測器(3-edgePD) 22與充電泵(CP) 23所產(chǎn)生的高頻噪聲濾掉，產(chǎn)生出一控制電壓Vcntl，這個電壓值通過電壓控制延遲線(V⑶L) 21可以 調(diào)整電壓控制延遲線(V⑶L)21的延遲時間(TV⑶L)，改變內(nèi)部頻率的相位，再回授至三邊 際相位檢測器(3-edgePD)22，開始下一個周期的比較動作。在一實(shí)施例中，回路濾波器24 為一電容。在上述架構(gòu)中，第一個輸出延遲頻率訊號DLL-Ckl與參考頻率訊號Ref-Clk有一 相位差Tl，最后輸出的延遲頻率訊號DLL-Ckn與參考頻率訊號Ref-Clk有一相位差Tn，相 位延遲鎖定回路開始或重置操作時，電壓控制延遲線(V⑶L)21的延遲時間(TVOTL)在起始 時是重置在最小值(Tl < Tn)如圖5A所示，三邊際相位檢測器(3-edgePD)22偵測到相位 差Tl與相位差Tn的差值后以電壓調(diào)節(jié)方式增加延遲時間(TVOTL)使得Tl = Tn如圖5B 所示，延遲鎖定回路的鎖住范圍TCLK如式2所示TVCDL (min) < TCLK < TVCDL (max) (2)電壓控制延遲線(V⑶L)21的操作范圍可以完全操作在延遲鎖定回路(DLL)的鎖 住范圍內(nèi)。圖6A與圖6B所示為三邊際相位檢測器的架構(gòu)示意圖，在圖6A圖中D型正反器 221接收參考頻率訊號Ref-Clk與一數(shù)據(jù)訊號，最后輸出一下降訊號Dn，D型正反器222接 收第一個延遲頻率訊號DLL-Ckl與下降訊號Dn，最后輸出訊號至一 AND邏輯閘223，AND邏 輯閘223接收下降訊號Dn訊號與D型正反器222輸出的數(shù)字取樣訊號判定是否傳送重置 訊號rstl，啟動D型正反器221與222的重置動作，其訊號動作示意圖如圖7A所示。在圖6B中D型正反器226接收第η個延遲頻率訊號DLL-Ckn與數(shù)據(jù)訊號，最后輸 出一上升訊號Up，D型正反器227接收參考頻率訊號Ref-Clk與上升訊號Up，最后輸出訊 號至一 AND邏輯閘228，AND邏輯閘228接收上升訊號Up與D型正反器227輸出的數(shù)字取 樣訊號判定是否傳送重置訊號rst2，啟動D型正反器226與227的重置動作，其訊號動作如 圖7B所示。請參閱圖8為本發(fā)明多重相位延遲鎖定回路鎖定頻率的方法，步驟SlO設(shè)定一最 小延遲時間產(chǎn)生Tl與Tn時間間隔，在電壓控制延遲線內(nèi)具有數(shù)個依時間順序排列的延遲 訊號之間，設(shè)定一最小的延遲時間使得延遲訊號彼此之間具有相同的延遲時間，且第一個 延遲訊號與頻率周期的開始前緣的時間間隔為Tl，最后一個延遲訊號與下一頻率周期的開 始前緣的時間間隔Tn，所有延遲訊號是分布在一個頻率訊號周期內(nèi)，且在最初電路開始運(yùn) 作時，時間間隔Tl小于時間間隔Tn ；步驟S20判斷是否多重鎖定，若是多重鎖定則回到步 驟S10，若否則繼續(xù)下一步驟；步驟S30比較Tl與Tn的大小關(guān)系，以調(diào)整延遲時間使得全部 延遲訊號落在一個頻率訊號周期內(nèi)，最后鎖定時間間隔Tl等于時間間隔Tn ；若是Τ1<Τη， 則執(zhí)行步驟S41增加延遲時間，使得延遲訊號彼此之間具有相同的延遲時間，且延遲訊號 是落在一個頻率訊號周期內(nèi)；若是Tl > Τη，則執(zhí)行步驟S42減少延遲時間，使得延遲訊號 彼此之間具有相同的延遲時間，且延遲訊號是落在一個頻率訊號周期內(nèi)。請參閱圖9Α至圖9F為本發(fā)名一實(shí)施例的避免多重鎖定機(jī)制，在電路工作時，一參 考頻率訊號Ref_Clk被電壓控制延遲線接收后產(chǎn)生數(shù)個延遲頻率訊號Dll_ckl、Dll_ck2、 Dll_ck3、Dll_ck4、Dll_ck5與Dll_ck6，當(dāng)輸入的頻率訊號頻率由A變成B時使得電路是否 在一個輸入頻率內(nèi)鎖定而正常工作時，會利用相鄰三個頻率訊號做下列判斷，敘述如下以延遲頻率訊號Ref_Clk、Dll_ckl與Dll_ck2為相鄰三個頻率訊號中，如果延遲頻率訊號Dll_ck2的上緣(rising edge)取樣參考頻率訊號Ref_Clk的值為0，表示鎖到第2個或第3個頻率周期(cycle)，如圖9B與圖9C，或延遲頻率訊號Dll_ck2的上緣(rising edge)取樣延遲頻率訊號Dll_ckl的值為0，表示鎖到第4個、第5個或第6個頻率周期 (cycle)，如圖9D、圖9E與圖9F，則需重置(reset)電路。若延遲頻率訊號Dll_ck2的上緣 (rising edge)取樣參考頻率訊號Ref_Clk的值為1，表示可能鎖到第1個、第4個或第5個 cycle，且延遲頻率訊號Dll_ck2的上緣(rising edge)取樣延遲頻率訊號Dll_ckl的值為 1，表示可能鎖到第1個、第2個或第3個頻率周期(cycle)，則此電路鎖到第1個頻率周期 (cycle)是屬于正常，延遲頻率訊號落在一個頻率訊號周期內(nèi)，如圖9A所示。根據(jù)上述，將延遲頻率訊號Dll_ck2的上緣(rising edge)取樣參考頻率訊號 Ref_Clk的值與取樣延遲頻率訊號Dll_ckl的值輸入一邏輯電路(圖中未示)即可作判斷。綜合上述，本發(fā)明具偵測相位差與頻率差性質(zhì)的三邊際相位檢測器，其所形成的 多重相位延遲鎖定回路的架構(gòu)對整個鎖相回路來說是有益處的，它可以增加鎖定回路的獲 得范圍(Acquisition Range)，使得全頻率寬度操作范圍達(dá)到最大。以上所述僅為本發(fā)明的較佳實(shí)施例，對本發(fā)明而言僅僅是說明性的，而非限制性 的。本專業(yè)技術(shù)人員理解，在本發(fā)明權(quán)利要求所限定的精神和范圍內(nèi)可對其進(jìn)行許多改變， 修改，甚至等效，但都將落入本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
一種可全頻率寬度操作范圍的多重相位延遲鎖定回路，其特征在于其包含一電壓控制延遲線，其接收一參考頻率訊號以產(chǎn)生復(fù)數(shù)個延遲頻率訊號，所述的復(fù)數(shù)個延遲頻率訊號包含一第一延遲頻率訊號與一第二延遲頻率訊號；一三邊際相位檢測器，其依據(jù)所述的參考頻率訊號、所述的第一延遲頻率訊號與所述的第二延遲頻率訊號，產(chǎn)生一組脈沖訊號；一充電泵，其接收所述的這組脈沖訊號并輸出一電流控制訊號；以及一回路濾波器，其接收所述的電流控制訊號以輸出一控制電壓，其中所述的電壓控制延遲線通過所述的控制電壓調(diào)整所述的電壓控制延遲線的一延遲時間。
2.根據(jù)權(quán)利要求1所述的可全頻率寬度操作的多重相位延遲鎖定回路，其特征在于 所述的第一延遲頻率訊號與所述的參考頻率訊號有一第一相位差，且所述的第二延遲頻率 訊號與所述的參考頻率訊號之間具有一第二相位差，在所述的相位延遲鎖定回路開始重置 操作時，所述的第二相位差大于所述的第一相位差。
3.根據(jù)權(quán)利要求2所述的可全頻率寬度操作的多重相位延遲鎖定回路，其特征在于 所述的電壓控制延遲線調(diào)整所述的延遲時間，使得在所述的相位延遲鎖定回路完成鎖定 時，所述的第二相位差等于所述的第一相位差。
4.根據(jù)權(quán)利要求1所述的可全頻率寬度操作的多重相位延遲鎖定回路，其特征在于 所述的這組脈沖訊號包含一上升訊號與一下降訊號，所述的三邊際相位檢測器包括一第一比較電路，其是接收所述的參考頻率訊號與所述的第一延遲頻率訊號以產(chǎn)生所 述的下降訊號；以及一第二比較電路，其是接收所述的參考頻率訊號與所述的第二延遲頻率訊號以產(chǎn)生所 述的上升訊號。
5.根據(jù)權(quán)利要求1所述的可全頻率寬度操作的多重相位延遲鎖定回路，其特征在于 所述的電壓控制延遲線包含一第一至第N延遲組件而所述的第一至第N延遲組件是依序串 接，其中所述的第一延遲頻率訊號是由所述的第一延遲組件所輸出，而所述的第二延遲頻 率訊號是由所述的第N延遲組件所輸出。
6.根據(jù)權(quán)利要求1所述的可全頻率寬度操作的多重相位延遲鎖定回路，其特征在于 所述的回路濾波器是由一電容所組成。
全文摘要
本發(fā)明為一種全頻率寬度操作范圍的多重相位延遲鎖定回路，其利用一三邊際相位檢測器接收參考頻率訊號，處理后連接電壓控制延遲線。三邊際相位檢測器接收延遲頻率訊號的其中兩個延遲頻率訊號作為一較小延遲頻率訊號與一較大延遲頻率訊號，再根據(jù)參考頻率訊號分別與較小延遲頻率訊號與較大延遲頻率訊號比較出領(lǐng)先(lead)或是落后(lag)的相位差值，最后產(chǎn)生與相位差值同寬度的一Up脈沖訊號或是一Dn脈沖訊號，作為調(diào)整各個延遲單位的延遲時間。鎖定后可使多重相位訊號平均落在一頻率周期之內(nèi)，并同時可避免模糊多重鎖定問題。
文檔編號H03K5/14GK101826870SQ20101016953
公開日2010年9月8日 申請日期2007年11月1日 優(yōu)先權(quán)日2007年11月1日
發(fā)明者王智彬, 黃盈杰 申請人:鈺創(chuàng)科技股份有限公司