專利名稱：一種高速可編程分頻器及分頻器集成電路的制作方法
技術領域：
本發(fā)明屬于數字電路設計領域，尤其涉及一種高速可編程分頻器及分頻器 集成電路。
背景技術：
頻率合成技術是現代通訊系統(tǒng)的重要組成部分，他將一個高穩(wěn)定和高準確 度的基準頻率，經過四則運算，產生同樣穩(wěn)定度和基準度的所需頻率。分頻器 則是頻率合成器中的核心部件，其用來對輸入的給定頻率進行分頻，以得到頻 率合成器所需的一個或多個基準頻率。目前的分頻器主要分為普通分頻器和高速分頻器兩類。普通分頻器內的各模塊是通過單端信號進行傳輸，信號傳輸較慢；高速分頻器內各模塊間則通過 差分信號進行傳輸，信號傳輸快，可實現對4G、 5G等高頻的分頻。而高速分 頻器又可分為高速可編程分頻器和高速固定分頻器，前者可才艮據外部的控制信 號調整分頻器自身的分頻系數，而后者的分頻系數則是固定不可變的?，F有的高速可編程分頻器基本上都是2/3分頻器，即其分頻系數在外部信 號的控制下可為2或者3。在現有的高速可編程分頻器中，對輸入頻率的分頻 是由帶數字邏輯處理功能的觸發(fā)器等實現，但其作為差分信號的負載，使得差 分信號的負載不對稱，由此造成的共模干擾及工藝誤差均難以消除，也降低了 分頻器自身電路的穩(wěn)定性，同時，也增加了分頻器自身電路設計的難度。發(fā)明內容本發(fā)明的目的在于提供一種高速可編程分頻器，旨在解決現有的高速可 編程分頻器中由于差分信號的負載不對稱造成的共模干擾及工藝誤差難以消除，降低了分頻器自身電路穩(wěn)定性的問題。本發(fā)明的目的是這樣實現的一種高速可編程分頻器，所述分頻器包括高速與門和高速鎖存器，所述高 速與門用于對所述高速鎖存器輸出的數據信號和/或外部控制信號進行邏輯與 處理，所述高速鎖存器在所述高速與門輸出信號的控制下用于對頻率信號進行 分頻，所述高速與門與所述高速鎖存器物理獨立。所述分頻器為2/3高速可編程分頻器。所述高速與門的個數為3個，所述高速鎖存器的個數為4個。 所述分頻器還包括用于將輸入的頻率信號或外部控制信號轉換為差分雙信號的信號輸入轉換模塊，以及用于將分頻處理后的差分頻率信號轉換為單端頻率信號的信號輸出轉換模塊。本發(fā)明的另一目的在于提供一種包含上述高速可編程分頻器的分頻器集成電路。本發(fā)明的突出優(yōu)點是本發(fā)明通過由相互物理獨立的高速與門和高速鎖存 器分別實現分頻器中的數字邏輯處理和分頻處理，高速與門和高速鎖存器各自 獨立地作為差分信號的負載，即可實現差分信號的負載對稱，從而可以減少分 頻器內的共模干擾和工藝誤差，使分頻器自身電路的穩(wěn)定性得到增強。


圖l是本發(fā)明實施例提供的分頻器集成電路的構成圖；圖2是本發(fā)明實施例提供的2/3高速可編程分頻器的結構圖。
具體實施方式
為了使本發(fā)明的目的、技術方案及優(yōu)點更加清楚明白，以下結合附圖及實 施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅 僅用以解釋本發(fā)明，并不用于限定本發(fā)明。本發(fā)明實施例提供的高速可編程分頻器及分頻器集成電路通過由相互物理 獨立的高速與門和高速鎖存器分別實現分頻器中的數字邏輯處理和分頻處理， 對于分頻器內的差分信號而言，高速與門和高速鎖存器即各自作為差分信號的 負載，從而可以實現差分信號的負載對稱，使得分頻器內的共模干擾和工藝誤 差減小，電路穩(wěn)定性得到增強。在本發(fā)明實施例中，分頻器集成電路可由一個分頻器或多個可編程分頻器 級聯構成，所述多個可編程分頻器中的一個、多個或全部為高速可編程分頻器。當所需的基準頻率較給定頻率很小時，分頻器集成電^^則需要由多個可編程分頻器級聯構成，如圖1所示，可編程分頻器111對輸入的給定頻率Fin進 行分頻，分頻后輸出的頻率信號再由可編程分頻器212繼續(xù)進行分頻，以此類 推，直至最后一級的可編程分頻器n13分頻后才得到最終所需的基準頻率Fout。 在該過程中，每級可編程分頻器的分頻系數由外部的Cx(x=l， 2, n)信號 及下一級可編程分頻器輸出的控制信號共同控制，對于可編程分頻器n13，則 由Cn和固定為'T'的數字信號共同控制。對于由多個可編程分頻器級聯構成的分頻器集成電路，其分頻模數由公式 Fin/Fout=Cl+2*C2+22*C3+……+2n.2*Cn-l+2n"*Cn +2"決定，Cx(x=l， 2,…， n)的取值為O或l,故對于不同的(C1, C2， ...， Cn)的取值組合，所述分頻 模數可以為[2'1, 2'1+1-1]數值范圍內的任意數。圖2則示出了本發(fā)明實施例提供的2/3高速可編程分頻器的結構，包括有3 個高速與門和4個高速鎖存器，以及信號輸入轉換模塊和信號輸出轉換模塊， 所述高速與門和高速鎖存器物理獨立。高速與門121、高速鎖存器122以及高速鎖存器223即構成一個2分頻電 路。當Cx為0時，則高速與門227截斷高速鎖存器326和高速鎖存器428間 的信號通信，從而輸入的頻率信號Fin'僅通過高速與門121、高速鎖存器122 及高速鎖存器223進行分頻，從而即實現輸出的頻率信號Fouf為Fin'的2分 頻信號。而當Cx為1時，高速與門227則相當于一個通路，高速鎖存器326和高 速鎖存器428即實現串聯，同時，在下一級2/3高速可編程分頻器反饋輸入的 信號MODin的控制下，高速與門329、高速鎖存器428及高速鎖存器326構成 的電路串聯上述高速與門121、高速鎖存器122及高速鎖存器223構成的電路 即可共同實現Fout'為Fin'的3分頻信號。在該過程中，高速鎖存器428將反 饋控制信號MODout給上一級的2/3高速可編程分頻器。由于高速與門和高速鎖存器分別作為差分信號的負載，其對應于差分信號 的負載是對稱的，從而即可減少共模干擾和工藝誤差，提高分頻器的抗干擾能 力，增強分頻器自身電路的穩(wěn)定性。信號輸入轉換模塊125則用于將輸入的單端頻率信號Fin'轉換為差分信號 后，提供給分頻器內各高速鎖存器；信號輸入轉換模塊2210則用于將單端控制 信號Cx轉換為差分信號后提供給高速與門227;信號輸出轉換模塊24則用于 將分頻后的差分頻率信號轉換為單端頻率信號后輸出至下一級可編程分頻器。在本發(fā)明實施例中，當圖2所示的2/3高速可編程分頻器處于上述分頻器 集成電路的最末一級時，所述信號MODin即為電平為"1"的恒電壓信號，所 述2/3高速可編程分頻器則還要包括一個用于對所述信號MODin進行轉換的信 號輸入轉換模塊3 (圖中為示出)。本發(fā)明實施例通過由相互物理獨立的高速與門和高速鎖存器分別實現分頻 器中的數字邏輯處理和分頻處理，高速與門和高速鎖存器各自獨立地作為差分 信號的負載，即可實現差分信號的負載對稱，從而可以減少分頻器內的共模干 擾和工藝誤差，便于分頻器內的電路直接進行共模耦合，使分頻器自身電路的 穩(wěn)定性得到增強。以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā) 明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發(fā)明 的保護范圍之內。
權利要求
1、一種高速可編程分頻器，其特征在于，所述分頻器包括高速與門和高速鎖存器，所述高速與門用于對所述高速鎖存器輸出的數據信號和/或外部控制信號進行邏輯與處理，所述高速鎖存器在所述高速與門輸出信號的控制下用于對頻率信號進行分頻，所述高速與門與所述高速鎖存器物理獨立。
2、 如權利要求1所述的高速可編程分頻器，其特征在于，所述分頻器為 2/3高速可編程分頻器。
3、 如權利要求2所述的高速可編程分頻器，其特征在于，所述高速與門的 個數為3個，所述高速鎖存器的個數為4個。
4、 權利要求1所述的高速可編程分頻器，其特征在于，所述分頻器還包括塊，以及用于將分頻處理后的差分頻率信號轉換為單端頻率信號的信號輸出轉換模塊。
5、 一種包含權利要求1所述的高速可編程分頻器的分頻器集成電路。
全文摘要
本發(fā)明適用于數字電路設計領域，提供了一種高速可編程分頻器及分頻器集成電路，所述分頻器包括高速與門和高速鎖存器，所述高速與門用于對所述高速鎖存器輸出的數據信號和/或外部控制信號進行與邏輯處理，所述高速鎖存器在所述高速與門輸出信號的控制下用于對頻率信號進行分頻，所述高速與門與所述高速鎖存器物理獨立。本發(fā)明通過由相互物理獨立的高速與門和高速鎖存器分別實現分頻器中的數字邏輯處理和分頻處理，高速與門和高速鎖存器各自獨立地作為差分信號的負載，即可實現差分信號的負載對稱，從而可以減少分頻器內的共模干擾和工藝誤差，使分頻器自身電路的穩(wěn)定性得到增強。
文檔編號H03L7/18GK101330288SQ200810045700
公開日2008年12月24日 申請日期2008年7月31日 優(yōu)先權日2008年7月31日
發(fā)明者俊 唐 申請人:成都國騰電子技術股份有限公司