專利名稱：一種高速寬帶可編程的數(shù)字分頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)字分頻器，尤其涉及一種高速寬帶可編程的數(shù)字分頻器，屬于 CMOS數(shù)字電路設(shè)計(jì)技術(shù)。
背景技術(shù)：
頻率綜合器是現(xiàn)代通信系統(tǒng)中重要的組成模塊，其操作頻率主要受到分頻器和壓 控振蕩器的限制。圖1是傳統(tǒng)的TSPCUruesingle-phase clocked)除2分頻器的結(jié)構(gòu)示 意圖，在多頻段應(yīng)用中，頻率綜合器進(jìn)行頻段選擇時(shí)需要分頻器對(duì)分頻比進(jìn)行調(diào)整，而傳統(tǒng) 的級(jí)聯(lián)型的除2分頻器，如圖1所示，由于其內(nèi)部結(jié)點(diǎn)少，寄生電容值小，因而具有工作頻率 高和帶寬大的優(yōu)點(diǎn)，得到廣泛的應(yīng)用，但由于沒有重載輸入，基于TSPC結(jié)構(gòu)的分頻器只能 進(jìn)行除2分頻，不具有可編程性，即只能提供2平方倍的分頻比；而可編程分頻器可提供任 意分頻比，且具有較高的分辨率。同時(shí)，整數(shù)分頻器相對(duì)于小數(shù)分頻器具有低復(fù)雜度，低成 本和較低的邊帶雜散等優(yōu)點(diǎn)，因而可編程整數(shù)分頻器得到了更廣泛的應(yīng)用。隨著通信技術(shù)的不斷變革，目前大部分的研究工作都集中在如何提高分頻器的工 作頻率和應(yīng)對(duì)多標(biāo)準(zhǔn)寬帶的應(yīng)用中。例如，由中國廣播電視科學(xué)院主導(dǎo)提出的具有自主知 識(shí)產(chǎn)權(quán)的移動(dòng)電視標(biāo)準(zhǔn)CMMB (ChinaMobileMultimedia Broadcasting)，要求頻率綜合器分 別工作在UHF波段070MHz 798MHz)和S波段Q635MHz ^60MHz)，每個(gè)頻道間隔為 8MHZ。因此對(duì)頻率綜合器中的高速寬帶可編程分頻器提出了更高的要求，要求其高速，寬 帶，且具有高分辨。

發(fā)明內(nèi)容
本發(fā)明針對(duì)目前對(duì)頻率綜合器中的高速寬帶可編程分頻器提出了更高要求的需 要，提供了一種高速寬帶可編程的數(shù)字分頻器。本發(fā)明解決上述技術(shù)問題的技術(shù)方案如下一種高速寬帶可編程的數(shù)字分頻器包 括重載單元，比特單元和終止邏輯控制檢測器單元；所述重載單元，用于接受預(yù)先設(shè)定的分 頻數(shù)，輸出給比特單元，并當(dāng)終止邏輯控制檢測器單元輸出一個(gè)高電平重置脈沖時(shí)，回到預(yù) 設(shè)值，重新開始計(jì)數(shù)；所述比特單元，用于進(jìn)行分頻脈沖計(jì)數(shù)；所述終止邏輯控制檢測器單 元，用于檢測比特單元的計(jì)數(shù)輸出，同時(shí)輸出分頻后的時(shí)鐘信號(hào)與高電平重置脈沖。進(jìn)一步，所述重載單元包括與門和或門；所述與門的兩個(gè)輸入端分別用于接收計(jì) 數(shù)預(yù)設(shè)值和高電平重置脈沖；所述或門的兩個(gè)輸入端分別用于接收計(jì)數(shù)預(yù)設(shè)值和高電平重 置脈沖的反向信號(hào)；所述與門的輸出端和比特單元的重載端RLD相連；所述或門的輸出端 和比特單元的復(fù)位端PB相連。進(jìn)一步，所述比特單元的時(shí)鐘輸入端用于接收需要分頻的時(shí)鐘信號(hào)，重載端RLD 用于接收重載單元中與門的輸出，復(fù)位端PB用于接收重載單元中或門的輸出；所述比特單 元用于在完成脈沖計(jì)數(shù)功能后，將計(jì)數(shù)輸出至終止邏輯控制檢測器。進(jìn)一步，所述終止邏輯控制檢測器包括與非門、或門、TSPC分頻器的D觸發(fā)器和反向器，時(shí)鐘輸入端用于接收需要分頻的時(shí)鐘信號(hào)；所述與非門和或門的輸入端用于接收來 自比特單元的輸出信號(hào)。進(jìn)一步，所述比特單元的時(shí)鐘輸入端和終止邏輯控制檢測器的時(shí)鐘輸入端接收同 一需要分頻的時(shí)鐘信號(hào)。進(jìn)一步，所述比特單元的數(shù)量為大于或者等于2個(gè)。本發(fā)明的有益效果是本發(fā)明高速寬帶可編程的數(shù)字分頻器的結(jié)構(gòu) 簡單，通過采用比特單元作為分頻器的計(jì)數(shù)單元，在進(jìn)行分頻計(jì)數(shù)工作時(shí)，類似 TSPC(truesingle-phaseclocked)分頻器結(jié)構(gòu)，內(nèi)部結(jié)點(diǎn)較少，寄生電容較小，有效提高了 分頻器的工作頻率和帶寬，并加入了可輸入任意分頻比的重載單元，有效提高了分頻器的 分辨率，操作速度快，使分頻器能工作在高達(dá)3GHZ的頻率上，非常適用于高速寬帶的頻率 綜合器電路。


圖1是傳統(tǒng)的TSPC (true single-phase clocked)除2分頻器的結(jié)構(gòu)示意圖；圖2是本發(fā)明實(shí)施例采用比特單元的!Bbit高速寬帶可編程數(shù)字分頻器的結(jié)構(gòu)示 意圖；圖3是本發(fā)明實(shí)施例重載單元(Reload)的結(jié)構(gòu)示意4是本發(fā)明實(shí)施例比特單元(Bit Cell)的結(jié)構(gòu)示意圖；圖5是本發(fā)明實(shí)施例終止邏輯控制檢測器(EOC detector)的結(jié)構(gòu)示意圖；圖6是本發(fā)明實(shí)施例在工作頻率為2GHZ時(shí)分頻比為5的仿真波形；圖7是本發(fā)明實(shí)施例在工作頻率為2GHZ時(shí)分頻比為6的仿真波形；圖8是本發(fā)明實(shí)施例在工作頻率為2GHZ時(shí)分頻比為7的仿真波形。
具體實(shí)施例方式以下結(jié)合附圖對(duì)本發(fā)明的原理和特征進(jìn)行描述，所舉實(shí)例只用于解釋本發(fā)明，并 非用于限定本發(fā)明的范圍。圖2是本發(fā)明實(shí)施例采用比特單元的!Bbit高速寬帶可編程數(shù)字分頻器的結(jié)構(gòu)示 意圖。如圖2所示，本發(fā)明實(shí)施例提供了一種采用比特單元的!Bbit高速寬帶可編程數(shù)字分 頻器，包括重載單元10，三個(gè)比特單元11和終止邏輯控制檢測器單元12三大部分。所述三 部分模塊的所完成功能如下所述重載單元10，用于接受預(yù)先設(shè)定的分頻數(shù)，輸出給!Bbit 比特單元11，并當(dāng)終止邏輯控制檢測器單元12輸出一個(gè)高電平重置脈沖時(shí)，回到預(yù)設(shè)值， 重新開始計(jì)數(shù)；所述比特單元11，用于進(jìn)行分頻脈沖計(jì)數(shù)；所述終止邏輯控制檢測器單元 12，用于檢測比特單元11的計(jì)數(shù)輸出，同時(shí)輸出分頻后的時(shí)鐘信號(hào)與高電平重置脈沖。圖3是本發(fā)明實(shí)施例重載單元(Reload)的結(jié)構(gòu)示意圖。如圖3所示，所述重載單 元10包括三個(gè)與門和三個(gè)或門。由于采用的!Bbit的結(jié)構(gòu)，所以預(yù)設(shè)值范圍為2至23-1，即 可完成2至7的分頻比。與門的兩輸入端分別接收計(jì)數(shù)預(yù)設(shè)值和重置脈沖；或門的兩輸入 端分別接收計(jì)數(shù)預(yù)設(shè)值和重置脈沖的反向信號(hào)。當(dāng)完成分頻計(jì)數(shù)時(shí)，終止邏輯控制檢測器 會(huì)輸出一個(gè)高電平重置脈沖至與門和或門的輸入端，重置分頻比，開始一個(gè)新的計(jì)數(shù)循環(huán)； 與門和或門的輸出分別輸出至比特單元的重載端RLD和復(fù)位端PB。
基于圖1所示的傳統(tǒng)的TSPC結(jié)構(gòu)，本發(fā)明提出一種新型的帶有重載輸入和復(fù)位輸 入的比特單元，如圖4所示。由于本發(fā)明設(shè)計(jì)為!Bbit的可編程分頻器，因此包括三個(gè)比特單元11。所述比特單 元11的時(shí)鐘輸入端CLK接收需要分頻的時(shí)鐘信號(hào)，重載端RLD和復(fù)位端PB分別接收重載 單元10中與門和或門的輸出。當(dāng)重載信號(hào)RLD為邏輯低平信號(hào)時(shí)，PMOS管M3、PM0S管M6 導(dǎo)通，PMOS管M10、匪OS管M19截止，同時(shí)MlO的截止導(dǎo)致PMOS管Mil、匪OS管M12、匪OS 管M13關(guān)閉，復(fù)位信號(hào)PB被屏蔽，當(dāng)比特單元的時(shí)鐘輸入CLK為高電平時(shí)，比特單元完全等 效于一個(gè)TSPC的除2分頻器進(jìn)行計(jì)數(shù)分頻工作，接收預(yù)設(shè)分頻值，向下進(jìn)行計(jì)數(shù)；當(dāng)重載信 號(hào)RLD為邏輯高平信號(hào)時(shí)，PMOS管M3、PM0SM6截止，導(dǎo)致PMOS管Ml、PMOS管M2、匪OS管 M4、PM0S管M7關(guān)閉，輸入數(shù)據(jù)信號(hào)將被禁止，同時(shí)PMOS管M10、NM0S管M19導(dǎo)通，當(dāng)比特單 元的時(shí)鐘輸入CLK為高電平時(shí)，編程的比特信號(hào)PB將被加載至輸出端。在上述兩種工作狀 態(tài)下，重載信號(hào)的傳輸延時(shí)和比特單元的信號(hào)傳輸延時(shí)共同決定了分頻器的工作頻率，由 于在一個(gè)分頻周期內(nèi)，重載信號(hào)只被加載一次，而大部分時(shí)間比特單元在進(jìn)行計(jì)數(shù)工作，比 特單元等價(jià)于TSPC結(jié)構(gòu)，由于TSPC結(jié)構(gòu)本身具有的內(nèi)部結(jié)點(diǎn)少，寄生電容值小，工作頻率 高和帶寬大的優(yōu)點(diǎn)，因此有效提高了分頻器的工作頻率和帶寬。圖5是本發(fā)明實(shí)施例終止邏輯控制檢測器(EOC detector)的結(jié)構(gòu)示意圖。 如圖5所示，所述終止邏輯控制檢測器12包括一個(gè)與非門121，一個(gè)或門122，一個(gè) TSPC(truesingle-phase clocked)的 D 觸發(fā)器 123 和一個(gè)反向器 124。時(shí)鐘輸入端(clkin) 接收與輸入到比特單元相同的時(shí)鐘信號(hào)；三個(gè)輸入端il，i2，i3接收來自!Bbit比特單元11 的計(jì)數(shù)信號(hào)，三個(gè)輸入端il，i2, 3與輸出Reload的真值表如表1所示表1三個(gè)輸入端il，i2， 3與輸出Reload的真值表
權(quán)利要求
1.一種高速寬帶可編程的數(shù)字分頻器，其特征在于，包括重載單元(10)，比特單元 (11)和終止邏輯控制檢測器單元(1 ；所述重載單元(10)，用于接受預(yù)先設(shè)定的分頻數(shù)， 輸出給比特單元(11)，并當(dāng)終止邏輯控制檢測器單元(1 輸出一個(gè)高電平重置脈沖時(shí)，回 到預(yù)設(shè)值，重新開始計(jì)數(shù)；所述比特單元(11)，用于進(jìn)行分頻脈沖計(jì)數(shù)；所述終止邏輯控制 檢測器單元(12)，用于檢測比特單元(11)的計(jì)數(shù)輸出，同時(shí)輸出分頻后的時(shí)鐘信號(hào)與高電 平重置脈沖。
2.根據(jù)權(quán)利要求1所述的高速寬帶可編程的數(shù)字分頻器，其特征在于，所述重載單元(10)包括與門和或門；所述與門的兩個(gè)輸入端分別用于接收計(jì)數(shù)預(yù)設(shè)值和高電平重置脈 沖；所述或門的兩個(gè)輸入端分別用于接收計(jì)數(shù)預(yù)設(shè)值和高電平重置脈沖的反向信號(hào)；所述 與門的輸出端和比特單元的重載端(RLD)相連；所述或門的輸出端和比特單元的復(fù)位端 (PB)相連。
3.根據(jù)權(quán)利要求2所述的高速寬帶可編程的數(shù)字分頻器，其特征在于，所述比特單元(11)的時(shí)鐘輸入端用于接收需要分頻的時(shí)鐘信號(hào)，重載端(RLD)用于接收重載單元(10)中 與門的輸出，復(fù)位端(PB)用于接收重載單元(10)中或門的輸出；所述比特單元(11)用于 在完成脈沖計(jì)數(shù)功能后，將計(jì)數(shù)輸出至終止邏輯控制檢測器(12)。
4.根據(jù)權(quán)利要求3所述的高速寬帶可編程的數(shù)字分頻器，其特征在于，所述終止邏輯 控制檢測器(12)包括與非門(121)、或門(122)、TSPC分頻器的D觸發(fā)器(123)和反向器 (IM)，時(shí)鐘輸入端用于接收需要分頻的時(shí)鐘信號(hào)；所述與非門(121)和或門(122)的輸入 端用于接收來自比特單元(11)的輸出信號(hào)。
5.根據(jù)權(quán)利要求4所述的高速寬帶可編程的數(shù)字分頻器，其特征在于，所述比特單元 (11)的時(shí)鐘輸入端和終止邏輯控制檢測器(1 的時(shí)鐘輸入端接收同一需要分頻的時(shí)鐘信 號(hào)。
6.根據(jù)權(quán)利要求5所述的高速寬帶可編程的數(shù)字分頻器，其特征在于，所述比特單元 (11)的數(shù)量為大于或者等于2個(gè)。
全文摘要
本發(fā)明涉及一種高速寬帶可編程的數(shù)字分頻器，屬于CMOS數(shù)字電路設(shè)計(jì)技術(shù)。所述數(shù)字分頻器包括重載單元，比特單元和終止邏輯控制檢測器單元；重載單元，用于接受預(yù)先設(shè)定的分頻數(shù)，輸出給比特單元，并當(dāng)終止邏輯控制檢測器單元輸出一個(gè)高電平重置脈沖時(shí)，回到預(yù)設(shè)值，重新開始計(jì)數(shù)；比特單元，用于進(jìn)行分頻脈沖計(jì)數(shù)；終止邏輯控制檢測器單元，用于檢測比特單元的計(jì)數(shù)輸出，同時(shí)輸出分頻后的時(shí)鐘信號(hào)與高電平重置脈沖。本發(fā)明通過采用比特單元，結(jié)構(gòu)簡單，操作速度快，使分頻器能工作在高達(dá)3GHz的頻率上，適用于高速寬帶的鎖相環(huán)電路中。
文檔編號(hào)H03K23/66GK102118158SQ20091031294
公開日2011年7月6日 申請(qǐng)日期2009年12月31日 優(yōu)先權(quán)日2009年12月31日
發(fā)明者周玉梅, 范軍, 陳鋮穎 申請(qǐng)人:中國科學(xué)院微電子研究所