本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體涉及一種適于流水線ADC的全差分參考電壓產(chǎn)生電路及無線通信設(shè)備。

背景技術(shù)：

隨著視頻及無線通信技術(shù)的快速發(fā)展，無線通信設(shè)備對模擬數(shù)字轉(zhuǎn)換器(Analog-to-digital converter,簡稱ADC)的性能提出了更為嚴格的要求。ADC在滿足高速率高精度的情況下還需兼?zhèn)淞己玫慕涣餍阅芎椭蓄l采樣能力。具備流水線結(jié)構(gòu)的ADC即流水線ADC在采樣速率、轉(zhuǎn)換精度、功耗等方面能夠?qū)崿F(xiàn)很好的折衷，因此在高速高精度領(lǐng)域得到了廣泛應用。

在流水線ADC中，參考電壓產(chǎn)生電路的作用有兩個：(1)提供各級流水線結(jié)構(gòu)中比較器的閾值電壓；(2)提供乘法余量增益(MultiplyingDigital to Analog Converter,簡稱MDAC)作差時的參考電壓。參考電壓需要非常大的驅(qū)動能力和快速建立到穩(wěn)定狀態(tài)，從而保證MDAC快速建立。隨著流水線ADC的采樣率和精度的不斷提高，參考電壓的性能對ADC的轉(zhuǎn)換性能將產(chǎn)生更為顯著的影響。

現(xiàn)有的參考電壓產(chǎn)生電路常采用兩個單端運算放大器和高速電壓緩沖(buffer)來實現(xiàn)參考電壓的輸出。但是這種結(jié)構(gòu)參考電壓的輸出擺幅有限，且容易受到兩個單端運放各自失調(diào)的影響，從而使輸出參考電壓發(fā)生偏斜。

因此，需要一種新的參考電壓產(chǎn)生電路，具有很好的穩(wěn)定性，并且能夠快速建立到穩(wěn)定狀態(tài)，同時實現(xiàn)參考電壓的高擺幅輸出。

技術(shù)實現(xiàn)要素：

為了解決現(xiàn)有技術(shù)中存在的上述問題，本發(fā)明提供了一種適于流水線ADC的全差分參考電壓產(chǎn)生電路及無線通信設(shè)備，能夠?qū)崿F(xiàn)較好的電源抑制比(Power Supply Rejection Ratio,簡稱PSRR)，具有很好的穩(wěn)定性，并且能夠快速建立到穩(wěn)定狀態(tài)。同時輸出高擺幅的參考電壓。

本發(fā)明的一個實施例提供了一種適于流水線ADC的全差分參考電壓產(chǎn)生電路10，包括：初始參考電壓輸入端V_REF、電源端VDD、接地端GND、全差分運算放大器A1、第一電平移位器V1、第二電平移位器V2、共模反饋電路CMFB、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5、第六電阻R6及第一開關(guān)管M1、第二開關(guān)管M2；其中，所述第一開關(guān)管M1、所述第五電阻R5、所述第六電阻R6及所述第二開關(guān)管M2依次串接于所述電源端VDD與所述接地端GND之間；

所述第一電阻R1及所述第二電阻R2依次串接于所述接地端GND與所述第一開關(guān)管M1和所述第五電阻R5串接形成的節(jié)點處之間；所述第三電阻R3及所述第四電阻R4依次串接于所述初始參考電壓輸入端V_REF與所述第六電阻R6和所述第二開關(guān)管M2串接形成的節(jié)點處之間；

所述全差分運算放大器A1的正輸入端Vin+電連接至所述第一電阻R1和所述第二電阻R2串接形成的節(jié)點A處，其負輸入端Vin-電連接至所述第三電阻R3和所述第四電阻R4串接形成的節(jié)點B處，其負輸出端Vout-與所述第一電平移位器V1依次串接至所述第一開關(guān)管M1的控制端，其正輸出端Vout+與所述第二電平移位器V2依次串接至所述第二開關(guān)管M2的控制端；

所述共模反饋電路CMFB的輸入端電連接至所述第五電阻R5和所述第六電阻R6串接形成的節(jié)點C處且其輸出端電連接至所述全差分運算放大器A1。

在本發(fā)明的一個實施例中，所述第一開關(guān)管M1為NMOS管，所述第二開關(guān)管M2為PMOS管。

在本發(fā)明的一個實施例中，所述NMOS管的源端與所述NMOS管的襯底端連接； 所述PMOS管的源端與所述PMOS管的襯底端連接。

在本發(fā)明的一個實施例中，還包括第三電容C3及第四電容C4；所述第三電容C1的一端電連接至所述第一開關(guān)管M1的控制端且另一端電連接至所述接地端GND；所述第四電容C4的一端電連接至所述第二開關(guān)管M2的控制端且另一端電連接至所述接地端GND。

在本發(fā)明的一個實施例中，所述全差分運算放大器A1包括：第三開關(guān)管M3、第四開關(guān)管M4、第五開關(guān)管M5、第六開關(guān)管M6、第七開關(guān)管M7、第八開關(guān)管M8、第九開關(guān)管M9、第十開關(guān)管M10、第十一開關(guān)管M11、第十二開關(guān)管M12、第十三開關(guān)管M13、第十四開關(guān)管M14、第十五開關(guān)管M15、第十六開關(guān)管M16、第十七開關(guān)管M17及第十八開關(guān)管M18；其中，所述第三開關(guān)管M3、所述第四開關(guān)管M4及所述第八開關(guān)管M8依次串接于所述電源端VDD與所述接地端GND之間，所述第三開關(guān)管M3的控制端電連接至第一偏置電壓Vb1，所述第四開關(guān)管M4的控制端電連接所述負輸入端Vin-，所述第八開關(guān)管M8的控制端電連接至所述第四開關(guān)管M4和所述第八開關(guān)管M8串接形成的節(jié)點處；

所述第五開關(guān)管M5及所述第九開關(guān)管M9依次串接于所述第三開關(guān)管M3和所述第四開關(guān)管M4串接形成的節(jié)點處與所述接地端GND之間，所述第五開關(guān)管M5的控制端電連接所述正輸入端Vin+，所述第九開關(guān)管M9的控制端電連接至所述第五開關(guān)管M5與所述第九開關(guān)管M9串接形成的節(jié)點處；

所述第六開關(guān)管M6的傳輸端分別電連接所述第五開關(guān)管M5與所述第九開關(guān)管M9串接形成的節(jié)點Y處及接地端GND且其控制端電連接至所述第八開關(guān)管M8的控制端；所述第七開關(guān)管M7的傳輸端分別電連接所述第四開關(guān)管M4與所述第八開關(guān)管M8串接形成的節(jié)點X處及接地端GND且其控制端電連接至所述第九開關(guān)管M9的控制端；

所述第十七開關(guān)管M17、所述第十五開關(guān)管M15、所述第十三開關(guān)M13、所述第十一開關(guān)M11及所述第十開關(guān)管M10依次串接于所述電源端VDD與所述接地端GND之間，所述第十七開關(guān)管M17的控制端電連接至第二偏置電壓Vb2，所述第十五開關(guān)管M15的控制端電連接至第三偏置電壓Vb3，所述第十三開關(guān)管M13的控制端電連接至第四偏置電壓Vb4，所述第十一開關(guān)管M11的控制端電連接至所述第四開關(guān)管M4與所述第八開關(guān)管M8串接形成的節(jié)點X處，所述第十開關(guān)管M10的控制端電連接至所述共模反饋電路CMFB的輸入端，所述負輸出端Vout-電連接至所述第十五開關(guān)管M15和所述第十三開關(guān)M13串接形成的節(jié)點處；

所述第十八開關(guān)管M18、所述第十六開關(guān)管M16、所述第十四開關(guān)M14及所述第十二開關(guān)管M12依次串接于所述電源端VDD與所述第十一開關(guān)管M11和所述第十開關(guān)管M10串接形成的節(jié)點處之間，所述第十八開關(guān)管M18的控制端電連接所述第二偏置電壓Vb2，所述第十六開關(guān)管M16的控制端電連接所述第三偏置電壓Vb3，所述第十四開關(guān)管M14的控制端電連接所述第四偏置電壓Vb4，所述第十二開關(guān)管M12電連接至所述第五開關(guān)管M5與所述第九開關(guān)管M9串接形成的節(jié)點Y處，所述正輸出端Vout+電連接至所述第十六開關(guān)管M16和所述第十四開關(guān)M14串接形成的節(jié)點處。

在本發(fā)明的一個實施例中，所述第三開關(guān)管M3、所述第四開關(guān)管M4、所述第五開關(guān)管M5、所述第十五開關(guān)管M15、所述第十六開關(guān)管M16、所述第十七開關(guān)管M17及所述第十八開關(guān)管M18為PMOS管，所述第六開關(guān)管M6、所述第七開關(guān)管M7、所述第八開關(guān)管M8、所述第九開關(guān)管M9、所述第十開關(guān)管M10、所述第十一開關(guān)管M11、所述第十二開關(guān)管M12、所述第十三開關(guān)管M13、所述第十四開關(guān)管M14為NMOS管。

在本發(fā)明的一個實施例中，所述第一電平移位器V1包括：第一開關(guān)K1、第二 開關(guān)K2、第三開關(guān)K3、第四開關(guān)K4、第一電容C1、第五電容C5及第一直流電源Vbp1；其中，所述第一開關(guān)K1和所述第二開關(guān)K2依次串接于所述第一直流電源Vbp1與所述全差分運算放大器A1的所述負輸出端Vout-之間，所述第三開關(guān)K3和所述第四開關(guān)K4依次串接于所述電源端VDD與所述第一開關(guān)管M1的控制端之間；所述第一電容C1的一端電連接至所述全差分運算放大器A1的所述負輸出端Vout-且另一端電連接至所述第一開關(guān)管M1的控制端，所述第五電容C5的一端電連接至所述第一開關(guān)K1和所述第二開關(guān)K2串接形成的節(jié)點處且另一端電連接至所述第三開關(guān)K3和所述第四開關(guān)K4串接形成的節(jié)點處。

在本發(fā)明的一個實施例中，所述第二電平移位器V2包括：第五開關(guān)K5、第六開關(guān)K6、第七開關(guān)K7、第八開關(guān)K8、第二電容C2、第六電容C6及第二直流電源Vbn1；其中，所述第五開關(guān)K5和所述第六開關(guān)K6依次串接于所述第二直流電源Vbn1與所述全差分運算放大器A1的所述正輸出端Vout+之間，所述第七開關(guān)K7和所述第八開關(guān)K8依次串接于所述接地端GND與所述第二開關(guān)管M2的控制端之間；所述第二電容C2的一端電連接至所述全差分運算放大器A1的所述正輸出端Vout+且另一端電連接至所述第二開關(guān)管M2的控制端，所述第六電容C6的一端電連接至所述第五開關(guān)K5和所述第六開關(guān)K6串接形成的節(jié)點處且另一端電連接至所述第七開關(guān)K7和所述第八開關(guān)K8串接形成的節(jié)點處。

在本發(fā)明的一個實施例中，還包括：第十九開關(guān)管M19、第二十開關(guān)管M20、第七電阻R7及第八電阻R8；所述第十九開關(guān)管M19、所述第七電阻R7、所述第八電阻R8及所述第二十開關(guān)管M20依次串接于所述電源端VDD與所述接地端GND之間，且所述第十九開光管M19的控制端電連接至所述第一開光管M1的控制端，所述第二十開光管M20的控制端電連接至所述第二開光管M2的控制端，所述第十九開關(guān)管M19和所述第七電阻R7串接形成的節(jié)點輸出參考電壓高電平HV_REF，所述 第八電阻R8和所述第二十開關(guān)管M20串接形成的節(jié)點輸出參考電壓低電平LV_REF。

本發(fā)明另一實施例提供了一種無線通信設(shè)備，包括模擬數(shù)字轉(zhuǎn)換器，其中，所述模擬數(shù)字轉(zhuǎn)換器包括上述實施例中任一所述的全差分參考電壓產(chǎn)生電路10。

與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果：

(1)本發(fā)明全差分參考電壓產(chǎn)生電路的輸出緩沖器僅由晶體管M1和M2構(gòu)成的源極跟隨器實現(xiàn)，電路結(jié)構(gòu)簡單，且可以為參考電壓HV_REF和LV_REF提供很大的驅(qū)動電流，以實現(xiàn)較快的參考電壓建立。

(2)本發(fā)明的全差分參考電壓產(chǎn)生電路中的全差分運算放大器A1通過使用晶體管M6-M9來形成正反饋回路，從而獲得極大的DC開環(huán)電壓增益，為全差分參考電壓產(chǎn)生電路的反饋回路提供了可利用的足夠大的環(huán)路增益。

(3)由于串聯(lián)電容的衰減和反饋因子的作用，全差分參考電壓產(chǎn)生電路的環(huán)路增益為一個很低的值。本發(fā)明全差分參考電壓產(chǎn)生電路具有很好的穩(wěn)定性，并且能快速建立到穩(wěn)定狀態(tài)，從而保證MDAC的快速建立。

(4)本發(fā)明的參考電壓產(chǎn)生電路采用全差分結(jié)構(gòu)，可以有效抵制共模噪聲的影響，同時可以輸出高擺幅的參考電壓。

附圖說明

圖1是本發(fā)明實施例提供的一種適于流水線ADC的全差分參考電壓產(chǎn)生電路的電路結(jié)構(gòu)示意圖；

圖2為本發(fā)明實施例提供的另一種適于流水線ADC的全差分參考電壓產(chǎn)生電路的電路結(jié)構(gòu)示意圖；

圖3為本發(fā)明實施例提供的一種全差分運算放大器的電路結(jié)構(gòu)示意圖；

圖4為本發(fā)明實施例提供的一種第一電平移位器的電路結(jié)構(gòu)示意圖；

圖5為本發(fā)明實施例提供的一種第二電平移位器的電路結(jié)構(gòu)示意圖；

圖6為本發(fā)明實施例提供的又一種適于流水線ADC的全差分參考電壓產(chǎn)生電路的電路結(jié)構(gòu)示意圖；

圖7為本發(fā)明實施例提供的一種電平移位器的電路原理示意圖；

圖8為本發(fā)明實施例提供的一種適于流水線ADC的全差分參考電壓產(chǎn)生電路的交流等效電路示意圖。

具體實施方式

下面結(jié)合具體實施例對本發(fā)明做進一步詳細的描述，但本發(fā)明的實施方式不限于此。

實施例一

請參見圖1至圖6，圖1是本發(fā)明實施例提供的一種適于流水線ADC的全差分參考電壓產(chǎn)生電路的電路結(jié)構(gòu)示意圖，圖2為本發(fā)明實施例提供的另一種適于流水線ADC的全差分參考電壓產(chǎn)生電路的電路結(jié)構(gòu)示意圖，圖3為本發(fā)明實施例提供的一種全差分運算放大器的電路結(jié)構(gòu)示意圖，圖4為本發(fā)明實施例提供的一種第一電平移位器的電路結(jié)構(gòu)示意圖，圖5為本發(fā)明實施例提供的一種第二電平移位器的電路結(jié)構(gòu)示意圖，圖6為本發(fā)明實施例提供的又一種適于流水線ADC的全差分參考電壓產(chǎn)生電路的電路結(jié)構(gòu)示意圖。

具體地，請參見圖1，該全差分參考電壓產(chǎn)生電路10包括：初始參考電壓輸入端V_REF、電源端VDD、接地端GND、全差分運算放大器A1、第一電平移位器V1、第二電平移位器V2、共模反饋電路CMFB、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5、第六電阻R6及第一開關(guān)管M1、第二開關(guān)管M2；其中，所述第一開關(guān)管M1、所述第五電阻R5、所述第六電阻R6及所述第二開關(guān)管M2依次串接于所述電源端VDD與所述接地端GND之間；所述第一電阻R1及所述第二電阻R2依次串接于所述接地端GND與所述第一開關(guān)管M1和所述第五電阻R5 串接形成的節(jié)點處之間；所述第三電阻R3及所述第四電阻R4依次串接于所述初始參考電壓輸入端V_REF與所述第六電阻R6和所述第二開關(guān)管M2串接形成的節(jié)點處之間；所述全差分運算放大器A1的正輸入端Vin+電連接至所述第一電阻R1和所述第二電阻R2串接形成的節(jié)點A處，其負輸入端Vin-電連接至所述第三電阻R3和所述第四電阻R4串接形成的節(jié)點B處，其負輸出端Vout-與所述第一電平移位器V1依次串接至所述第一開關(guān)管M1的控制端，其正輸出端Vout+與所述第二電平移位器V2依次串接至所述第二開關(guān)管M2的控制端；所述共模反饋電路CMFB的輸入端電連接至所述第五電阻R5和所述第六電阻R6串接形成的節(jié)點C處且其輸出端電連接至所述全差分運算放大器A1。

可選地，所述第一開關(guān)管M1為NMOS管，所述第二開關(guān)管M2為PMOS管。進一步地，所述NMOS管的源端與所述NMOS管的襯底端連接；所述PMOS管的源端與所述PMOS管的襯底端連接。

優(yōu)選地，請參見圖2，該全差分參考電壓產(chǎn)生電路10還包括第三電容C3及第四電容C4；所述第三電容C1的一端電連接至所述第一開關(guān)管M1的控制端且另一端電連接至所述接地端GND；所述第四電容C4的一端電連接至所述第二開關(guān)管M2的控制端且另一端電連接至所述接地端GND。

可選地，請參見圖3，所述全差分運算放大器A1包括：第三開關(guān)管M3、第四開關(guān)管M4、第五開關(guān)管M5、第六開關(guān)管M6、第七開關(guān)管M7、第八開關(guān)管M8、第九開關(guān)管M9、第十開關(guān)管M10、第十一開關(guān)管M11、第十二開關(guān)管M12、第十三開關(guān)管M13、第十四開關(guān)管M14、第十五開關(guān)管M15、第十六開關(guān)管M16、第十七開關(guān)管M17及第十八開關(guān)管M18；其中，所述第三開關(guān)管M3、所述第四開關(guān)管M4及所述第八開關(guān)管M8依次串接于所述電源端VDD與所述接地端GND之間，所述第三開關(guān)管M3的控制端電連接至第一偏置電壓Vb1，所述第四開關(guān)管M4的控制 端電連接所述負輸入端Vin-，所述第八開關(guān)管M8的控制端電連接至所述第四開關(guān)管M4和所述第八開關(guān)管M8串接形成的節(jié)點處；

所述第五開關(guān)管M5及所述第九開關(guān)管M9依次串接于所述第三開關(guān)管M3和所述第四開關(guān)管M4串接形成的節(jié)點處與所述接地端GND之間，所述第五開關(guān)管M5的控制端電連接所述正輸入端Vin+，所述第九開關(guān)管M9的控制端電連接至所述第五開關(guān)管M5與所述第九開關(guān)管M9串接形成的節(jié)點處；

所述第六開關(guān)管M6的傳輸端分別電連接所述第五開關(guān)管M5與所述第九開關(guān)管M9串接形成的節(jié)點Y處及接地端GND且其控制端電連接至所述第八開關(guān)管M8的控制端；所述第七開關(guān)管M7的傳輸端分別電連接所述第四開關(guān)管M4與所述第八開關(guān)管M8串接形成的節(jié)點X處及接地端GND且其控制端電連接至所述第九開關(guān)管M9的控制端；

所述第十七開關(guān)管M17、所述第十五開關(guān)管M15、所述第十三開關(guān)M13、所述第十一開關(guān)M11及所述第十開關(guān)管M10依次串接于所述電源端VDD與所述接地端GND之間，所述第十七開關(guān)管M17的控制端電連接至第二偏置電壓Vb2，所述第十五開關(guān)管M15的控制端電連接至第三偏置電壓Vb3，所述第十三開關(guān)管M13的控制端電連接至第四偏置電壓Vb4，所述第十一開關(guān)管M11的控制端電連接至所述第四開關(guān)管M4與所述第八開關(guān)管M8串接形成的節(jié)點X處，所述第十開關(guān)管M10的控制端電連接至所述共模反饋電路CMFB的輸入端，所述負輸出端Vout-電連接至所述第十五開關(guān)管M15和所述第十三開關(guān)M13串接形成的節(jié)點處；

所述第十八開關(guān)管M18、所述第十六開關(guān)管M16、所述第十四開關(guān)M14及所述第十二開關(guān)管M12依次串接于所述電源端VDD與所述第十一開關(guān)管M11和所述第十開關(guān)管M10串接形成的節(jié)點處之間，所述第十八開關(guān)管M18的控制端電連接所述第二偏置電壓Vb2，所述第十六開關(guān)管M16的控制端電連接所述第三偏置電壓Vb3， 所述第十四開關(guān)管M14的控制端電連接所述第四偏置電壓Vb4，所述第十二開關(guān)管M12電連接至所述第五開關(guān)管M5與所述第九開關(guān)管M9串接形成的節(jié)點Y處，所述正輸出端Vout+電連接至所述第十六開關(guān)管M16和所述第十四開關(guān)M14串接形成的節(jié)點處。

其中，所述第三開關(guān)管M3、所述第四開關(guān)管M4、所述第五開關(guān)管M5、所述第十五開關(guān)管M15、所述第十六開關(guān)管M16、所述第十七開關(guān)管M17及所述第十八開關(guān)管M18為PMOS管，所述第六開關(guān)管M6、所述第七開關(guān)管M7、所述第八開關(guān)管M8、所述第九開關(guān)管M9、所述第十開關(guān)管M10、所述第十一開關(guān)管M11、所述第十二開關(guān)管M12、所述第十三開關(guān)管M13、所述第十四開關(guān)管M14為NMOS管。

可選地，請參見圖4，所述第一電平移位器V1包括：第一開關(guān)K1、第二開關(guān)K2、第三開關(guān)K3、第四開關(guān)K4、第一電容C1、第五電容C5及第一直流電源Vbp1；其中，所述第一開關(guān)K1和所述第二開關(guān)K2依次串接于所述第一直流電源Vbp1與所述全差分運算放大器A1的所述負輸出端Vout-之間，所述第三開關(guān)K3和所述第四開關(guān)K4依次串接于所述電源端VDD與所述第一開關(guān)管M1的控制端之間；所述第一電容C1的一端電連接至所述全差分運算放大器A1的所述負輸出端Vout-且另一端電連接至所述第一開關(guān)管M1的控制端，所述第五電容C5的一端電連接至所述第一開關(guān)K1和所述第二開關(guān)K2串接形成的節(jié)點處且另一端電連接至所述第三開關(guān)K3和所述第四開關(guān)K4串接形成的節(jié)點處。

可選地，請參見圖5，所述第二電平移位器V2包括：第五開關(guān)K5、第六開關(guān)K6、第七開關(guān)K7、第八開關(guān)K8、第二電容C2、第六電容C6及第二直流電源Vbn1；其中，所述第五開關(guān)K5和所述第六開關(guān)K6依次串接于所述第二直流電源Vbn1與所述全差分運算放大器A1的所述正輸出端Vout+之間，所述第七開關(guān)K7和所述第八開關(guān)K8依次串接于所述接地端GND與所述第二開關(guān)管M2的控制端之間；所述 第二電容C2的一端電連接至所述全差分運算放大器A1的所述正輸出端Vout+且另一端電連接至所述第二開關(guān)管M2的控制端，所述第六電容C6的一端電連接至所述第五開關(guān)K5和所述第六開關(guān)K6串接形成的節(jié)點處且另一端電連接至所述第七開關(guān)K7和所述第八開關(guān)K8串接形成的節(jié)點處。

可選地，請參見圖6，該全差分參考電壓產(chǎn)生電路10還包括：第十九開關(guān)管M19、第二十開關(guān)管M20、第七電阻R7及第八電阻R8；所述第十九開關(guān)管M19、所述第七電阻R7、所述第八電阻R8及所述第二十開關(guān)管M20依次串接于所述電源端VDD與所述接地端GND之間，且所述第十九開光管M19的控制端電連接至所述第一開光管M1的控制端，所述第二十開光管M20的控制端電連接至所述第二開光管M2的控制端，所述第十九開關(guān)管M19和所述第七電阻R7串接形成的節(jié)點輸出參考電壓高電平HV_REF，所述第八電阻R8和所述第二十開關(guān)管M20串接形成的節(jié)點輸出參考電壓低電平LV_REF。

本實施例，全差分參考電壓產(chǎn)生電路的輸出緩沖器通過晶體管M1和M2構(gòu)成的源極跟隨器實現(xiàn)，電路結(jié)構(gòu)簡單，且可以為參考電壓HV_REF和LV_REF提供很大的驅(qū)動電流，以實現(xiàn)較快的參考電壓建立；全差分運算放大器A1通過使用晶體管M6-M9來形成正反饋回路，從而獲得極大的DC開環(huán)電壓增益，為全差分參考電壓產(chǎn)生電路的反饋回路提供了可利用的足夠大的環(huán)路增益；由于串聯(lián)電容的衰減和反饋因子的作用，全差分參考電壓產(chǎn)生電路的環(huán)路增益為一個很低的值。因此，本發(fā)明全差分參考電壓產(chǎn)生電路具有很好的穩(wěn)定性，并且能快速建立到穩(wěn)定狀態(tài)，從而保證MDAC的快速建立。

實施例二

請再次參見圖1至圖6，并同時參見圖7至圖8，圖7為本發(fā)明實施例提供的一種電平移位器的電路原理示意圖；圖8為本發(fā)明實施例提供的再又一種適于流水線ADC的全差分參考電壓產(chǎn)生電路的電路結(jié)構(gòu)示意圖。本實施例在上述實施例的基礎(chǔ)上對本發(fā)明的全差分參考電壓產(chǎn)生電路10進行詳細描述。具體如下：

請參見圖1，本發(fā)明實施例提供的全差分參考電壓產(chǎn)生電路10為一個閉環(huán)反饋回路。所述閉環(huán)反饋回路主要由一個全差分運算放大器A1、2個電平移位器和2個輸出緩沖器構(gòu)成。其中，由第一晶體管M1形成的源極跟隨器和由第二晶體管M2形成的源極跟隨器為輸出緩沖器。所述第一晶體管M1為NMOS晶體管，第二晶體管M2為PMOS晶體管。

具體的電路連接關(guān)系如下：

全差分運算放大器A1的正輸入端Vin+連接至第一電阻R1的一端，第一電阻R1的另一端接地。全差分運算放大器A1的負輸入端Vin-連接至第三電阻R3的一端，第三電阻R3的另一端連接至初始參考電壓V_REF(V_REF由帶隙基準和參考電壓產(chǎn)生電路產(chǎn)生)。

全差分運算放大器A1的負輸出端Vout-連接第一電平移位器的V1的一端，第一電平移位器V1的另一端連接至第一晶體管M1的柵極。所述第一晶體管M1的漏極接電源電壓；源極與襯底連接至一起，輸出參考電壓高電平HV_REF。

全差分運算放大器A1的正輸出端Vout+連接至第二電平移位器V2的一端，第二電平移位器V2的另一端連接至第二晶體管M2的柵極。所述第二晶體管M2的漏極接接電源電壓；源極與襯底連接在一起，輸出參考電壓低電平LV_REF。

所述第一晶體管M1和第二晶體管M2的源端和襯底連接在一起，減少了Vth帶來的非線性。

第二電阻R2的一端連接至全差分運算放大器A1的正輸入端vout+,另一端連接 至第一晶體管M1的源極。第四電阻R4的一端連接至全差分運算放大器A1的負輸入端Vout-,另一端連接至第二晶體管M2的源極。

第五電阻R5的一端連接至第一晶體管M1的源極，另一端與第六電阻R6連接在一起，第六電阻R6的另一端連接至第二晶體管M2的源極。

第五電阻R5與第六電阻R6連接在一起的節(jié)點C與全差分運算放大器的共模反饋電路(CMFB)的輸入端相連。共模反饋電路(CMFB)的輸出端連接到全差分運算放大器的第十晶體管M10的柵極。

其中，共模反饋電路(CMFB)使得輸出參考電壓的共模值維持在VDD/2。

第三電容C3的一端連接至第一晶體管M1的柵極，另一端接地；第四電容C4的一端連接至第二晶體管M2的柵極，另一端接地。

所述第三電容C3和第四電容C4為柵極解耦電容。第一晶體管M1的柵極通過解耦電容C3實現(xiàn)到地解耦，第二晶體管M2的柵極通過解耦電容C4實現(xiàn)到地解耦。這種柵極通過解耦電容實現(xiàn)到地解耦的結(jié)構(gòu)有很好的隔離作用，減小了電源線到輸出端的耦合作用，提高了電路的PSRR。

請再次參見圖1，本實施例中ADC的參考電壓高電平HV_REF由第一晶體管M1形成的源極跟隨器輸出，參考電壓低電平LV_REF由第二晶體管M2形成的源極跟隨器輸出。

為了滿足MDAC的設(shè)計精度要求，輸出參考電壓要實現(xiàn)一個高輸出擺幅，第一晶體管M1的柵極電壓需高于VDD，第二晶體管M2的柵極電壓需低于GND。為了給作為輸出緩沖器的晶體管提供合理的直流工作點，在全差分運算放大器的正輸出端和負輸出端分別引入了電平移位器V1和V2。

請參見圖7，電平移位器V1包括電容C1和C5，電容C5的一端通過開關(guān)K1與直流電壓Vbp1接通或斷開，并通過開關(guān)K2與電容C1的一端接通或斷開；電容 C5的另一端通過開關(guān)K3與電源電壓VDD接通或斷開，并通過開關(guān)K4與電容C1的另一端接通或斷開。電容C1的一端還連接在全差分運算放大器的負輸出端Vout-，另一端還連接至第一晶體管M1的柵極。

電平移位器V2包括電容C2和C6，電容C6的一端通過開關(guān)K5與直流電壓Vbn1接通或斷開，并通過開關(guān)K6與電容C2的一端接通或斷開；電容C6的另一端通過開關(guān)K7與地GND接通或斷開，并通過開關(guān)K8與電容C2的另一端接通或斷開。電容C2的一端還連接在全差分運算放大器的正輸出端Vout+，另一端還連接至第二晶體管M2的柵極。

其中，Φ1和Φ2是電平移位器的兩相不交疊時鐘，Vbp1和Vbn1是直流電壓。Φ1控制開關(guān)K1、K3、K5、K7的閉合和開啟；Φ2控制開關(guān)K2、K4、K6、K8的閉合和開啟。

電平移位器V1使得電壓Vout1-比電壓Vout-增加了C5(VDD-Vbp1)/(C1+C5)，電平移位器V2使得電壓Vout1+比電壓Vout+降低了C6(Vbn1-0)/(C2+C6)。通過調(diào)整Vbp1和Vbn1的大小，可以使得作為輸出緩沖器的第一晶體管M1和第二晶體管M2偏置在合適的直流工作點，從而為輸出參考電壓提供輸出電流。

由上所述，本實施例作為輸出端的電路僅由晶體管M1和M2構(gòu)成的源極跟隨器實現(xiàn)，電路結(jié)構(gòu)簡單，且可以為參考電壓HVREF和LVREF提供很大的驅(qū)動電流，以實現(xiàn)較快的參考電壓建立。并且，由晶體管M1和M2構(gòu)成的源極跟隨器具有很高的輸入阻抗和較低的輸出阻抗，可以驅(qū)動比較器中的開關(guān)電容網(wǎng)絡和MDAC中的容性負載。

下面介紹所述參考電壓產(chǎn)生電路中的全差分運算放大器A1的結(jié)構(gòu)：

所述全差分運算放大器采用兩級結(jié)構(gòu)，第一級預放大級利用正反饋結(jié)構(gòu)提高整體的增益，第二級為套筒結(jié)構(gòu)的運放。

請再次參見圖3，為所述全差分運算放大器的電路圖，在該電路中，節(jié)點Vin+和Vin-分別為運放的正輸入端和負輸入端，節(jié)點X和Y分別是預放大級的正輸出端和負輸出端，節(jié)點Vout+和Vout-分別為運放的正輸出端和負輸出端，節(jié)點VDD和GND分別接電源電壓和地電壓。

該實施例的運算放大器包括：第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7、第八晶體管M8、第九晶體管M9、第十晶體管M10、第十一晶體管M11、第十二晶體管M12、第十三晶體管M13、第十四晶體管M14、第十五晶體管M15、第十六晶體管M16、第十七晶體管M17、第十八晶體管M18，晶體管M3-M5、M15-M18為PMOS晶體管，晶體管M6-M14為NMOS晶體管，其中，

第三晶體管M3的柵極接到第一偏置電壓的輸入端Vb1，漏極接到第四晶體管M4的源極和第五晶體管M5的源極，第三晶體管M3的源極接地。

第四晶體管M4的柵極接到負輸入端Vin-，漏極接到第六晶體管M6的柵極、第八晶體管M8的柵極和第七晶體管M7的漏極。第四晶體管M4的源極接到第三晶體管M3的漏極和第五晶體管M5的源極。

第五晶體管M5的柵極接到正輸入端Vin+，漏極接到第七晶體管M7的柵極、第九晶體管M9的柵極和第六晶體管M6的漏極。第五晶體管M5的源極接到第三晶體管M3的漏極和第四晶體管M4的源極。

第六晶體管M6的柵極接到第四晶體管M4的漏極、第八晶體管M8的柵極，和第七晶體管M7的漏極。第六晶體管M6的漏極接到第五晶體管M5的漏極、第七晶體管M7的柵極和第九晶體管M9的柵極。第六晶體管M6的源極接地。

第七晶體管M7的柵極接到第五晶體管M5的漏極、第九晶體管M9的柵極，和第六晶體管M6的漏極。第七晶體管M7的漏極接到第四晶體管M4的漏極、第六晶 體管M6的柵極和第八晶體管M8的柵極。第七晶體管M7的源極接地。

第八晶體管M8的柵極接到其本身的漏極，并與第六晶體管M6的柵極、第七晶體管M7的柵極連接。第八晶體管M8的源極接地。

第九晶體管M9的柵極接到其本身的漏極，并與第七晶體管M7的柵極、第六晶體管M6的柵極連接。第九晶體管M9的源極接地。

第十晶體管M10的柵極接到共模反饋輸出端CMFB，漏極接到第十一晶體管M11的源極和第十二晶體管M12的源極，第十晶體管M10的源極接地。

第十一晶體管M11的柵極接到預放大級的正輸出端X，漏極接到第十三晶體管M13的漏極，第十一晶體管M11的源極接到第十二晶體管M12的源極和第十晶體管M10的漏極。

第十二晶體管M12的柵極接到預放大級的負輸出端Y，漏極接到第十四晶體管M14的漏極，第十二晶體管M12的源極接到第十一晶體管M11的源極和第十晶體管M10的漏極。

第十三晶體管M13的柵極接到第四偏置電壓的輸入端Vb4，漏極接到第十五晶體管M15的漏極，第十三晶體管的源極接到第十七晶體管M17的漏極。

第十四晶體管M14的柵極接到第四偏置電壓的輸入端Vb4，漏極接到第十四晶體管M14的漏極，第十四晶體管的源極接到第十六晶體管M16的漏極。

第十五晶體管M15的柵極接到第三偏置電壓的輸入端Vb3，漏極接到第十三晶體管M13的漏極，第十五晶體管的源極接到第十七晶體管M17的漏極。

第十六晶體管M16的柵極接到第三偏置電壓的輸入端Vb3，漏極接到第十四晶體管M14的漏極，第十六晶體管的源極接到第十八晶體管M18的漏極。

第十七晶體管M17的柵極接到第二偏置電壓的輸入端Vb2，漏極接到第十五晶體管M15的源極，第十七晶體管M17的源極接到電源。

第十八晶體管M18的柵極接到第二偏置電壓的輸入端Vb2，漏極接到第十六晶體管M16的源極，第十八晶體管M18的源極接到電源。

其中，晶體管M3-M9構(gòu)成所述全差分運算放大器的預放大級，晶體管M10-M18構(gòu)成所述全差分運算放大器的第二級套筒結(jié)構(gòu)。

本發(fā)明的全差分運算放大器A1的預放大級電路有兩條反饋路徑，第一條是通過第四晶體管M4和第五晶體管M5的共源極節(jié)點的串聯(lián)電流反饋，這條反饋通路是負反饋；第二條是連接第六晶體管M6和第七晶體管M7柵極和漏極的并聯(lián)電壓反饋，這條反饋通路是正反饋。

當正反饋系數(shù)大于負反饋系數(shù)時，整個預放大級表現(xiàn)為正反饋。當正反饋系數(shù)小于負反饋系數(shù)時，整個預放大級表現(xiàn)為負反饋。

預放大級的正輸出節(jié)點X處的輸出阻抗為：

$R_{outX}=\frac{1}{g_{m8}-g_{m6}};$

同樣的，負輸出節(jié)點Y處的輸出阻抗為：

$R_{outY}=\frac{1}{g_{m9}-g_{m7}};$

其中，gm6、gm7、gm8、gm9分別是晶體管M6、M7、M8、M9的跨導。

本實施例中預放大級的負載晶體管M8和M9的尺寸相等，晶體管M6和M7的尺寸相等，并且M8和M9的尺寸略大于M6和M7的尺寸。因此，M8的跨導略大于M6，M9的跨導略大于M7。預放大級的輸出阻抗趨于一個很大的數(shù)值，預放大級反饋網(wǎng)絡表現(xiàn)為正反饋，從而獲得了極大的DC開環(huán)增益。

本實施例的第二級為套筒式共源共柵運放，提供的增益在(gm·ro)²/2數(shù)量級。進一步提高了所述全差分運算放大器的增益。

由上所述，本發(fā)明的全差分運算放大器A1通過使用晶體管M6-M9來形成正反 饋回路，從而獲得極大的DC開環(huán)電壓增益，為全差分參考電壓產(chǎn)生電路的反饋回路提供了可利用的足夠大的環(huán)路增益。

請再次參見圖6，作為一種優(yōu)選的方案，本發(fā)明實施例提供另一種參考電壓產(chǎn)生電路。在圖1的基礎(chǔ)上增加開環(huán)支路2，開環(huán)支路2以K:1的寬長比關(guān)系根據(jù)支路1進行復制。開環(huán)支路2上的電流與支路1上的電流比例關(guān)系為K:1。

其中，第十九晶體管M19的漏極連接至電源VDD，柵極與第一晶體管M1的柵極連接在一起。第十九晶體管M19的源極與襯底連接在一起，輸出參考電壓高電平HV_REF。

第二十晶體管M20的漏極接地，柵極與第二晶體管M2的柵極連接在一起。第二十晶體管M20的源極與襯底連接在一起，輸出參考電壓LVREF。

第七電阻R7的一端連接至第十九晶體管的源極，另一端與第八電阻R8的一端連接在一起。第八電阻R8的另一端連接至第二十晶體管M20的源極。

由上所述，作為優(yōu)選方案的參考電壓產(chǎn)生電路的輸出端的開環(huán)支路2由源極跟隨器實現(xiàn)。開環(huán)支路2的源極跟隨器有很好的隔離作用，避免了電壓抖動和閉環(huán)反饋回路的影響，使輸出參考電壓更加穩(wěn)定。同時可以減小電源線到輸出端的耦合作用，提高電路的PSRR。

下面根據(jù)圖1所示的全差分參考電壓產(chǎn)生電路來推導HV_REF和LV_REF的表達式。

所述反饋回路中的電阻滿足如下關(guān)系：

R1＝R2＝R3＝R4

R5＝R6

根據(jù)運算放大器的虛斷路(Intrinsic virtual cutoff)效應，列出全差分運算放大器A1正輸入端對應的節(jié)點A處列節(jié)點電壓方程為：

$V_{in+}={\mathrm{HV}}_{REF}\left(\frac{R1}{R1+R2}\right)$

列出全差分運算放大器A1負輸入端對應的節(jié)點B處列節(jié)點電壓方程為：

(V_REF-V_in-)/R3＝(V_in--LV_REF)/R4

根據(jù)運算放大器的虛短路效應(Intrinsic virtual short)，可得：

V_in+＝V_in-

由全差分參考電壓產(chǎn)生電路的對稱性，可得節(jié)點C處的電壓滿足:

V_com＝(HV_REF+LV_REF)/2

其中，Vcom是高低參考電壓的中間值，及全差分運算放大器A1的輸出共模電壓。

由以上公式可以得到輸出參考電壓高電平HV_REF和參考電壓低電平LV_REF的表達式：

HV_REF＝V_com+V_REF/2

LV_REF＝V_com-V_REF/2

V_REF＝HV_REF-LV_REF

由表達式看出，輸出參考電壓HV_REF和LV_REF是運放輸出共模電壓Vcom和初始參考電壓V_REF的函數(shù)。其中，共模反饋電路(CMFB)使得輸出參考電壓的中間值Vcom維持在VDD/2，并且初始參考電壓V_REF由帶隙基準和參考電壓產(chǎn)生電路產(chǎn)生。

由上所述，本發(fā)明全差分參考電壓產(chǎn)生電路可以輸出準確的參考電壓高電平HV_REF和參考電壓低電平LV_REF。

下面對全差分參考電壓產(chǎn)生電路的穩(wěn)定性進行分析，圖8為全差分參考電壓產(chǎn)生電路的交流等效電路圖，其中，電平移位器的影響未予以考慮。

根據(jù)圖8，列出參考電壓產(chǎn)生電路的環(huán)路增益：

$Lp\left(s\right)=g_{A1}{\mathrm{Ro}}_{A1}\frac{C3}{C3+C1}(1/(1+\frac{1}{g_{M2}\left(R5{\mathrm{PRds}}_{M2}\right)}\left)\right)\frac{R3}{R3+R4}$

其中，g_A1Ro_A1表示全差分運算放大器A1的增益，C3/(C3+C1)項為運算放大器A1引入的增益經(jīng)過串聯(lián)電容C1、C3的衰減值，整體電路的輸出增益被衰減為原來的 C3/(C1+C3)。1/(1+1/(g_M2(R5//Rds_M2)))為源極跟隨器的傳輸函數(shù)，會對增益有一定的衰減。R3/(R3+R4)表示輸出電壓反饋到全差分運算放大器輸入端的電壓，即反饋系數(shù)。

從表達式看出，由于串聯(lián)電容的衰減和反饋因子的作用，全差分參考電壓產(chǎn)生電路的環(huán)路增益為一個很低的值。

由上所述，本發(fā)明全差分參考電壓產(chǎn)生電路具有很好的穩(wěn)定性，并且能快速建立到穩(wěn)定狀態(tài)，從而保證MDAC的快速建立。

并且，本發(fā)明的參考電壓產(chǎn)生電路采用全差分結(jié)構(gòu)，可以有效抵制共模噪聲的影響，同時可以輸出高擺幅的參考電壓。

實施例三

本發(fā)明還提供了一種無線通信設(shè)備，改無線通信設(shè)備包括模擬數(shù)字轉(zhuǎn)換器，其中，所述模擬數(shù)字轉(zhuǎn)換器包括上述實施例中任一所述的全差分參考電壓產(chǎn)生電路10。

以上內(nèi)容是結(jié)合具體的優(yōu)選實施方式對本發(fā)明所作的進一步詳細說明，不能認定本發(fā)明的具體實施只局限于這些說明。對于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應當視為屬于本發(fā)明的保護范圍。