基于鐵芯電感實現(xiàn)差分時鐘的脈沖幅度分析器的制造方法
【專利摘要】本發(fā)明公開了基于鐵芯電感實現(xiàn)差分時鐘的脈沖幅度分析器,包括探測器、調(diào)理電路、單端轉(zhuǎn)差分電路、高速ADC、鐵芯電感差分時鐘電路、FPGA、低電壓差分?jǐn)?shù)據(jù)接口、數(shù)據(jù)處理終端；所述探測器、調(diào)理電路、單端轉(zhuǎn)差分電路、高速ADC、FPGA和數(shù)據(jù)處理終端依次相連，所述高速ADC還與鐵芯電感差分時鐘電路相連；所述FPGA還與低電壓差分?jǐn)?shù)據(jù)接口相連；本發(fā)明提高了系統(tǒng)的穩(wěn)定性與可靠性;可以利用數(shù)字信號處理方法針對輸入噪聲特點實現(xiàn)優(yōu)化設(shè)計，達(dá)到最佳或準(zhǔn)最佳濾波效果;處理速度快，反堆積能力強(qiáng)，相同能量分辨率下脈沖通過率更高；參數(shù)由程序控制，調(diào)整方便、簡單。
【專利說明】 基于鐵芯電感實現(xiàn)差分時鐘的脈沖幅度分析器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明公開了基于鐵芯電感實現(xiàn)差分時鐘的脈沖幅度分析器，屬于信號處理【技術(shù)領(lǐng)域】。

【背景技術(shù)】
[0002]多道脈沖幅度分析儀和射線能譜儀是核監(jiān)測與和技術(shù)應(yīng)用中常用的儀器。20世紀(jì)90年代國外就已經(jīng)推出了基于高速核脈沖波形采樣和數(shù)字濾波成型技術(shù)的新型多道能譜儀，使數(shù)字化成為脈沖能譜儀發(fā)展的重要方向。國內(nèi)譜儀技術(shù)多年來一直停留在模擬技術(shù)水平上，數(shù)字化能譜測量技術(shù)仍處于方法研究階段。為了滿足不斷增長的高性能能譜儀需求，迫切需要研制一種數(shù)字化Y能譜儀。通過核脈沖分析儀顯示在顯示器上的核能譜幫助人們了解核物質(zhì)的放射性的程度。
[0003]國內(nèi)很大一部分學(xué)者采用核譜儀模擬電路的方式實現(xiàn)脈沖堆積的處理。由于整個過程都是由模擬電路來實現(xiàn)，所以一直受到多種不利因素的困擾:模擬濾波成形電路有限的處理能力達(dá)不到最佳濾波的要求；模擬系統(tǒng)在高計數(shù)率下能量分辨率顯著下降，脈沖通過率低；模擬電路固有的溫漂和不易調(diào)整等特點，導(dǎo)致系統(tǒng)的穩(wěn)定性、線性及對不同應(yīng)用的適應(yīng)性不高；在脈沖波形識別、電荷俘獲效應(yīng)校正等更復(fù)雜的應(yīng)用場合模擬系統(tǒng)無法勝任。
[0004]相比來看，數(shù)字脈沖幅度分析系統(tǒng)的性能顯著優(yōu)于模擬脈沖分析器。但現(xiàn)有的數(shù)字分析器也存在很多問題，系統(tǒng)的穩(wěn)定性和可靠性仍然需要提高，處理速度、分辨能力也需要提聞。
[0005]專利號為CN1547041A，專利名稱為一種雙增益多道脈沖幅度分析的方法，該專利針對現(xiàn)有技術(shù)中的信號精度和信號干擾進(jìn)行了改進(jìn)，但是該專利改進(jìn)的效果并不是非常的大，且系統(tǒng)的穩(wěn)定性并沒有得到很大改善，仍存在一定的問題。
[0006]專利號為CN203705369U，專利名稱為液體安檢儀多道脈沖幅度分析器，該專利指出了現(xiàn)有技術(shù)的現(xiàn)有技術(shù)為了追求道數(shù)而增加了硬件電路的復(fù)雜度，從而導(dǎo)致一味的追求性能而導(dǎo)致并不實用的問題，該專利對該問題進(jìn)行了相應(yīng)的改善，但是該分析器的穩(wěn)定性沒有改進(jìn)，其硬件結(jié)構(gòu)決定了該專利的處理速度和效率不夠高。
[0007]綜上所述，針對多道脈沖幅度分析技術(shù)，現(xiàn)有技術(shù)仍然存在很多問題，尤其在濾除噪聲、處理速度、脈沖分辨能力上仍未得到解決。同時，在多道脈沖幅度分析技術(shù)中，差分時鐘電路是一個必不可少的結(jié)構(gòu)模塊，現(xiàn)有技術(shù)中的差分時鐘電路結(jié)構(gòu)復(fù)雜，功耗較大。


【發(fā)明內(nèi)容】

[0008]本發(fā)明所要解決的技術(shù)問題是:針對現(xiàn)有技術(shù)的缺陷，提供基于鐵芯電感實現(xiàn)差分時鐘的脈沖幅度分析器，可以利用數(shù)字信號處理方法針對輸入噪聲特點實現(xiàn)優(yōu)化設(shè)計，結(jié)合鐵芯電感實現(xiàn)差分時鐘功能，達(dá)到最佳或準(zhǔn)最佳濾波效果。
[0009]本發(fā)明為解決上述技術(shù)問題采用以下技術(shù)方案: 基于鐵芯電感實現(xiàn)差分時鐘的脈沖幅度分析器，包括探測器、調(diào)理電路、單端轉(zhuǎn)差分電路、高速ADC、鐵芯電感差分時鐘電路、FPGA、低電壓差分?jǐn)?shù)據(jù)接口、數(shù)據(jù)處理終端；
所述探測器、調(diào)理電路、單端轉(zhuǎn)差分電路、高速ADC、FPGA和數(shù)據(jù)處理終端依次相連，所述高速ADC還與鐵芯電感差分時鐘電路相連；所述FPGA還與低電壓差分?jǐn)?shù)據(jù)接口相連；所述FPGA內(nèi)部設(shè)有數(shù)據(jù)緩沖模塊、數(shù)字核脈沖處理模塊、S形加減速模塊、數(shù)字積分插補(bǔ)模塊、梯形加減速模塊，數(shù)據(jù)緩沖模塊、數(shù)字核脈沖處理模塊、數(shù)字積分插補(bǔ)模塊、梯形加減速模塊依次相連，所述數(shù)字積分插補(bǔ)模塊還與S形加減速模塊相連接；
所述探測器輸出的核脈沖信號經(jīng)過調(diào)理電路進(jìn)行調(diào)理后，經(jīng)過單端轉(zhuǎn)差分電路，由采樣率為65MHz的高速ADC經(jīng)由FPGA的控制下進(jìn)行模數(shù)轉(zhuǎn)換，將核脈沖轉(zhuǎn)換為數(shù)字信號，轉(zhuǎn)換為數(shù)字信號的核脈沖信號經(jīng)過FPGA內(nèi)部的數(shù)字核脈沖處理模塊、S形加減速模塊、數(shù)字積分插補(bǔ)模塊、梯形加減速模塊的依次處理后發(fā)送到數(shù)據(jù)處理終端；
所述鐵芯電感差分時鐘電路的具體結(jié)構(gòu)包括鐵芯電感和第一、第二電容，其中，所述鐵芯電感的第一接口和時鐘輸入正極相連接，鐵芯電感的第二接口分別和第一電容的一端、時鐘輸出正極相連接，鐵芯電感的第四接口和時鐘輸入負(fù)極相連接，鐵芯電感的第三接口分別和第二電容的一端、時鐘輸出負(fù)極相連接，第一電容的另一端和第二電容的另一端相連接并接地。
[0010]作為本發(fā)明的進(jìn)一步優(yōu)化方案，所述低電壓差分?jǐn)?shù)據(jù)接口型號為LVDS或RS485。
[0011]作為本發(fā)明的進(jìn)一步優(yōu)化方案，所述FPGA通過485接口與數(shù)據(jù)處理終端相連。
[0012]作為本發(fā)明的進(jìn)一步優(yōu)化方案，所述FPGA的芯片型號為EP3C40。
[0013]作為本發(fā)明的進(jìn)一步優(yōu)化方案，還包括電源模塊，所述電源模塊為現(xiàn)行穩(wěn)壓電源或開關(guān)穩(wěn)壓電源。
[0014]本發(fā)明采用以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下技術(shù)效果:本發(fā)明提高了系統(tǒng)的穩(wěn)定性與可靠性；可以利用數(shù)字信號處理方法針對輸入噪聲特點實現(xiàn)優(yōu)化設(shè)計，達(dá)到最佳或準(zhǔn)最佳濾波效果；處理速度快，反堆積能力強(qiáng)，相同能量分辨率下脈沖通過率更高；參數(shù)由程序控制，調(diào)整方便、簡單。

【專利附圖】

【附圖說明】
[0015]圖1是本發(fā)明的鐵芯電感差分時鐘電路具體電路圖，
其中:L1為鐵芯電感，Cl、C2分別為第一、第二電容。
[0016]圖2是本發(fā)明的模塊連接結(jié)構(gòu)示意圖。

【具體實施方式】
[0017]下面詳細(xì)描述本發(fā)明的實施方式，所述實施方式的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施方式是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0018]本【技術(shù)領(lǐng)域】技術(shù)人員可以理解的是，本發(fā)明中涉及到的相關(guān)模塊及其實現(xiàn)的功能是在改進(jìn)后的硬件及其構(gòu)成的裝置、器件或系統(tǒng)上搭載現(xiàn)有技術(shù)中常規(guī)的計算機(jī)軟件程序或有關(guān)協(xié)議就可實現(xiàn)，并非是對現(xiàn)有技術(shù)中的計算機(jī)軟件程序或有關(guān)協(xié)議進(jìn)行改進(jìn)。例如，改進(jìn)后的計算機(jī)硬件系統(tǒng)依然可以通過裝載現(xiàn)有的軟件操作系統(tǒng)來實現(xiàn)該硬件系統(tǒng)的特定功能。因此，可以理解的是，本發(fā)明的創(chuàng)新之處在于對現(xiàn)有技術(shù)中硬件模塊的改進(jìn)及其連接組合關(guān)系，而非僅僅是對硬件模塊中為實現(xiàn)有關(guān)功能而搭載的軟件或協(xié)議的改進(jìn)。
[0019]本【技術(shù)領(lǐng)域】技術(shù)人員可以理解的是，本發(fā)明中提到的相關(guān)模塊是用于執(zhí)行本申請中所述操作、方法、流程中的步驟、措施、方案中的一項或多項的硬件設(shè)備。所述硬件設(shè)備可以為所需的目的而專門設(shè)計和制造，或者也可以采用通用計算機(jī)中的已知設(shè)備或已知的其他硬件設(shè)備。所述通用計算機(jī)有存儲在其內(nèi)的程序選擇性地激活或重構(gòu)。
[0020]本【技術(shù)領(lǐng)域】技術(shù)人員可以理解，除非特意聲明，這里使用的單數(shù)形式“一”、“一個”、“所述”和“該”也可包括復(fù)數(shù)形式。應(yīng)該進(jìn)一步理解的是，本發(fā)明的說明書中使用的措辭“包括”是指存在所述特征、整數(shù)、步驟、操作、元件和/或組件，但是并不排除存在或添加一個或多個其他特征、整數(shù)、步驟、操作、元件、組件和/或它們的組。應(yīng)該理解，當(dāng)我們稱元件被“連接”或“耦接”到另一元件時，它可以直接連接或耦接到其他元件，或者也可以存在中間元件。此外，這里使用的“連接”或“耦接”可以包括無線連接或耦接。這里使用的措辭“和/或”包括一個或更多個相關(guān)聯(lián)的列出項的任一單元和全部組合。
[0021]本【技術(shù)領(lǐng)域】技術(shù)人員可以理解，除非另外定義，這里使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)具有與本發(fā)明所屬領(lǐng)域中的普通技術(shù)人員的一般理解相同的意義。還應(yīng)該理解的是，諸如通用字典中定義的那些術(shù)語應(yīng)該被理解為具有與現(xiàn)有技術(shù)的上下文中的意義一致的意義，并且除非像這里一樣定義，不會用理想化或過于正式的含義來解釋。
[0022]下面結(jié)合附圖對本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)說明:
本發(fā)明的電路模塊連接示意圖如圖2所示，包括探測器、調(diào)理電路、單端轉(zhuǎn)差分電路、高速ADC、鐵芯電感差分時鐘電路、FPGA、低電壓差分?jǐn)?shù)據(jù)接口、數(shù)據(jù)處理終端；
所述探測器、調(diào)理電路、單端轉(zhuǎn)差分電路、高速ADC、FPGA和數(shù)據(jù)處理終端依次相連，所述高速ADC還與鐵芯電感差分時鐘電路相連；所述FPGA還與低電壓差分?jǐn)?shù)據(jù)接口相連；所述FPGA內(nèi)部設(shè)有數(shù)據(jù)緩沖模塊、數(shù)字核脈沖處理模塊、S形加減速模塊、數(shù)字積分插補(bǔ)模塊、梯形加減速模塊，數(shù)據(jù)緩沖模塊、數(shù)字核脈沖處理模塊、數(shù)字積分插補(bǔ)模塊、梯形加減速模塊依次相連，所述數(shù)字積分插補(bǔ)模塊還與S形加減速模塊；
所述探測器輸出的核脈沖信號經(jīng)過調(diào)理電路進(jìn)行調(diào)理后，經(jīng)過單端轉(zhuǎn)差分電路，由采樣率為65MHz的高速ADC經(jīng)由FPGA的控制下進(jìn)行模數(shù)轉(zhuǎn)換，將核脈沖轉(zhuǎn)換為數(shù)字信號，轉(zhuǎn)換為數(shù)字信號的核脈沖信號經(jīng)過FPGA內(nèi)部的數(shù)字核脈沖處理模塊、S形加減速模塊、數(shù)字積分插補(bǔ)模塊、梯形加減速模塊的依次處理后發(fā)送到數(shù)據(jù)處理終端。
[0023]本發(fā)明的鐵芯電感差分時鐘電路具體電路圖如圖1所示，所述鐵芯電感差分時鐘電路的具體結(jié)構(gòu)包括鐵芯電感和第一、第二電容，其中，所述鐵芯電感的第一接口和時鐘輸入正極相連接，鐵芯電感的第二接口分別和第一電容的一端、時鐘輸出正極相連接，鐵芯電感的第四接口和時鐘輸入負(fù)極相連接，鐵芯電感的第三接口分別和第二電容的一端、時鐘輸出負(fù)極相連接，第一電容的另一端和第二電容的另一端相連接并接地。
[0024]作為本發(fā)明的進(jìn)一步優(yōu)化方案，所述低電壓差分?jǐn)?shù)據(jù)接口型號為LVDS或RS485。
[0025]作為本發(fā)明的進(jìn)一步優(yōu)化方案，所述FPGA通過485接口與數(shù)據(jù)處理終端相連。
[0026]作為本發(fā)明的進(jìn)一步優(yōu)化方案，所述FPGA的芯片型號為EP3C40。
[0027]作為本發(fā)明的進(jìn)一步優(yōu)化方案，還包括電源模塊，所述電源模塊為現(xiàn)行穩(wěn)壓電源或開關(guān)穩(wěn)壓電源。
[0028]高速ADC前置，調(diào)理電路應(yīng)該滿足寬帶、高速、且電路參數(shù)能夠動態(tài)調(diào)整的需要，適應(yīng)不同類型探測器輸出的信號。
[0029]前端電路由單端轉(zhuǎn)差分模塊和高速ADC組成。單端轉(zhuǎn)差分模塊由于其良好的抗共模干擾能力而應(yīng)用廣泛。由于調(diào)理電路輸出的脈沖信號為單極性信號，若直接送入高速ADC，將損失一半的動態(tài)范圍。設(shè)計中在運(yùn)放中加入一個適當(dāng)?shù)钠秒妷海瑢螛O性信號轉(zhuǎn)換成雙極性信號后再送入高速ADC，以保證動態(tài)范圍。將信號由單端轉(zhuǎn)換成差分的同時，進(jìn)行抗混疊濾波處理，完成帶寬的調(diào)整。
[0030]本發(fā)明的高速ADC采用AD9649，AD9649為14位并行輸出的高速模/數(shù)轉(zhuǎn)換器，具有功耗低、尺寸小、動態(tài)特性好等優(yōu)點。當(dāng)信號從探測器通過調(diào)理電路，過差分轉(zhuǎn)單端電路后，以差分信號的形式進(jìn)入高速ADC，在差分時鐘的控制下，轉(zhuǎn)換成14位數(shù)據(jù)，進(jìn)入FPGA.該高速A/D在外部FPGA的控制下對信號進(jìn)行采樣。然后將采樣后的數(shù)字信號送入FPGA中實現(xiàn)數(shù)字核脈沖的幅度提取。
[0031]低電壓數(shù)據(jù)差分?jǐn)?shù)據(jù)接口采用了 LVDS和RS485兩種長距離數(shù)據(jù)傳輸接口，用于實現(xiàn)核能譜數(shù)據(jù)的遠(yuǎn)程傳輸。LVDS即低電壓差分信號，是一種可以實現(xiàn)點對點或一點對多點的連接，具有低功耗，低誤碼率，低串?dāng)_，低噪聲和低輻射等特點。LVDS在對信號完整性、地抖動及共模特性要求較高的系統(tǒng)中得到了越來越廣泛的應(yīng)用。在高速通信狀態(tài)下，其通信距離可達(dá)到幾百米。
[0032]而RS 485接口采用平衡驅(qū)動器和差分接收器的組合，有很強(qiáng)的抗共模干擾能力和抗噪聲干擾能力。其最大的通信距離約為1219 m,最大傳輸速度為10 Mb/s,傳輸速率與傳輸距離成反比，在100 Kb/s以下的傳輸速率下，可以達(dá)到最大的通信距離。
[0033]本發(fā)明中的電源模塊為穩(wěn)壓電源，穩(wěn)壓電源通常有兩類:線性穩(wěn)壓電源和開關(guān)穩(wěn)壓電源。開關(guān)電源的功率調(diào)整開關(guān)晶體管工作在開關(guān)狀態(tài)，極易產(chǎn)生嚴(yán)重的開關(guān)干擾，若采用開關(guān)穩(wěn)壓電源，這些干擾將嚴(yán)重地影響數(shù)字多道分析器的正常工作，降低A/D轉(zhuǎn)換精度。所以本發(fā)明優(yōu)先采用線性穩(wěn)壓電源為各功能模塊供電。線性穩(wěn)壓電源的優(yōu)點是輸出電壓比輸入電壓低，反應(yīng)速度快，輸出波紋較小，工作產(chǎn)生的噪聲低。
[0034]本發(fā)明的電源電路其輸入電壓為擴(kuò)12 V，輸出電壓有5 V，3.3 V，2.5 V，1.8 V，1.2V.線性穩(wěn)壓電路為單端轉(zhuǎn)差分、ADC、FPGA, LVDS等各模塊供電。
[0035]上面結(jié)合附圖對本發(fā)明的實施方式作了詳細(xì)說明，但是本發(fā)明并不限于上述實施方式，在本領(lǐng)域普通技術(shù)人員所具備的知識范圍內(nèi)，還可以在不脫離本發(fā)明宗旨的前提下做出各種變化。以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容做出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術(shù)方案內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)，在本發(fā)明的精神和原則之內(nèi)，對以上實施例所作的任何簡單的修改、等同替換與改進(jìn)等，均仍屬于本發(fā)明技術(shù)方案的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.基于鐵芯電感實現(xiàn)差分時鐘的脈沖幅度分析器，其特征在于:包括探測器、調(diào)理電路、單端轉(zhuǎn)差分電路、高速八IX:、鐵芯電感差分時鐘電路、？？以、低電壓差分?jǐn)?shù)據(jù)接口、數(shù)據(jù)處理終端； 所述探測器、調(diào)理電路、單端轉(zhuǎn)差分電路、高速八IX:、和數(shù)據(jù)處理終端依次相連，所述高速八IX:還與鐵芯電感差分時鐘電路相連；所述？？以還與低電壓差分?jǐn)?shù)據(jù)接口相連； 所述？？以內(nèi)部設(shè)有數(shù)據(jù)緩沖模塊、數(shù)字核脈沖處理模塊、3形加減速模塊、數(shù)字積分插補(bǔ)模塊、梯形加減速模塊，數(shù)據(jù)緩沖模塊、數(shù)字核脈沖處理模塊、數(shù)字積分插補(bǔ)模塊、梯形加減速模塊依次相連，所述數(shù)字積分插補(bǔ)模塊還與3形加減速模塊相連接； 所述探測器輸出的核脈沖信號經(jīng)過調(diào)理電路進(jìn)行調(diào)理后，經(jīng)過單端轉(zhuǎn)差分電路，由采樣率為651?的高速八IX:經(jīng)由？？以的控制下進(jìn)行模數(shù)轉(zhuǎn)換，將核脈沖轉(zhuǎn)換為數(shù)字信號，轉(zhuǎn)換為數(shù)字信號的核脈沖信號經(jīng)過內(nèi)部的數(shù)字核脈沖處理模塊、8形加減速模塊、數(shù)字積分插補(bǔ)模塊、梯形加減速模塊的依次處理后發(fā)送到數(shù)據(jù)處理終端； 所述鐵芯電感差分時鐘電路的具體結(jié)構(gòu)包括鐵芯電感和第一、第二電容，其中，所述鐵芯電感的第一接口和時鐘輸入正極相連接，鐵芯電感的第二接口分別和第一電容的一端、時鐘輸出正極相連接，鐵芯電感的第四接口和時鐘輸入負(fù)極相連接，鐵芯電感的第三接口分別和第二電容的一端、時鐘輸出負(fù)極相連接，第一電容的另一端和第二電容的另一端相連接并接地。
2.如權(quán)利要求1所述的基于鐵芯電感實現(xiàn)差分時鐘的脈沖幅度分析器，其特征在于:所述低電壓差分?jǐn)?shù)據(jù)接口型號為1^03或83485。
3.如權(quán)利要求1所述的基于鐵芯電感實現(xiàn)差分時鐘的脈沖幅度分析器，其特征在于:所述？？以通過485接口與數(shù)據(jù)處理終端相連。
4.如權(quán)利要求3所述的基于鐵芯電感實現(xiàn)差分時鐘的脈沖幅度分析器，其特征在于:所述的芯片型號為
5.如權(quán)利要求1所述的基于鐵芯電感實現(xiàn)差分時鐘的脈沖幅度分析器，其特征在于:還包括電源模塊，所述電源模塊為現(xiàn)行穩(wěn)壓電源或開關(guān)穩(wěn)壓電源。
【文檔編號】G01T1/36GK104391318SQ201410573099
【公開日】2015年3月4日 申請日期:2014年10月24日 優(yōu)先權(quán)日:2014年10月24日
【發(fā)明者】徐花, 張靜雅 申請人:蘇州德魯森自動化系統(tǒng)有限公司