本申請(qǐng)是申請(qǐng)日為2013年05月10日，申請(qǐng)?zhí)枮?01310172418.6，發(fā)明名稱為薄膜晶體管基板及顯示裝置的發(fā)明專利申請(qǐng)的分案申請(qǐng)。

本發(fā)明是關(guān)于一種薄膜晶體管基板及具有該薄膜晶體管基板的顯示裝置。

背景技術(shù)：

隨著科技的進(jìn)步，顯示裝置已經(jīng)廣泛的被運(yùn)用在各種領(lǐng)域，尤其是液晶顯示裝置，因具有體型輕薄、低功率消耗及無輻射等優(yōu)越特性，已經(jīng)漸漸地取代傳統(tǒng)陰極射線管顯示裝置，而應(yīng)用至許多種類的電子產(chǎn)品中，例如行動(dòng)電話、可攜式多媒體裝置、筆記型電腦、液晶電視及液晶熒幕等等。

一般而言，顯示裝置是包含一顯示面板及一驅(qū)動(dòng)模塊。驅(qū)動(dòng)模塊具有一掃描驅(qū)動(dòng)電路及一數(shù)據(jù)驅(qū)動(dòng)電路。掃描驅(qū)動(dòng)電路是通過多條掃描線與顯示面板電連接，而數(shù)據(jù)驅(qū)動(dòng)電路是通過多條數(shù)據(jù)線與顯示面板電連接。另外，顯示面板具有多個(gè)像素，而該等數(shù)據(jù)線及該等掃描線是呈交錯(cuò)設(shè)置以形成該等像素陣列。當(dāng)掃描驅(qū)動(dòng)電路輸出一掃描信號(hào)使掃描線導(dǎo)通時(shí)，數(shù)據(jù)驅(qū)動(dòng)電路將對(duì)應(yīng)每一行像素的一數(shù)據(jù)信號(hào)通過數(shù)據(jù)線傳送至像素的像素電極，以使顯示面板顯示畫面。

掃描線輸出的掃描信號(hào)的導(dǎo)通時(shí)間(即掃描時(shí)間)主要是由掃描線的數(shù)量及顯示頻率來決定。然而，由于顯示面板上的像素陣列的寄生電容，例如為數(shù)據(jù)線的跨線(crossover)、開關(guān)晶體管的寄生電容(例如cgd,cgs,csd等)，以及像素的負(fù)載阻抗可能造成一理想的掃描信號(hào)波形(例如方波)延遲及變形而成另一波形。此種信號(hào)延遲及變形的現(xiàn)象(即rcdistortion)尤其在大尺寸、高解析度以及立體(3d)的顯示裝置時(shí)所造成的問題可能會(huì)更加嚴(yán)重，例如可能會(huì)造成像素的取樣錯(cuò)誤而使顯示面板無法正常顯示。其中，若要降低信號(hào)的延遲及變形的話，降低阻抗(r)與減少電容(c)是必要的手段。除了電路設(shè)計(jì)的改善方面之外，在電路實(shí)際布局(layout)上的效率提升，也可達(dá)到相同的效果。

一般電路布局的流程是先將等效電路畫好，再轉(zhuǎn)換為布局圖面的方式來表示，最后以實(shí)際的生產(chǎn)制程來制作。但是，相同的等效電路卻有無限多種的布局方式可以實(shí)現(xiàn)，因此在電路布局效率上的提升也是設(shè)計(jì)中很重要的環(huán)節(jié)。

因此，如何提出一種薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置，可通過路布局的方式來減少其電容量，提升單位面積的元件布局效率，進(jìn)而降低顯示裝置的信號(hào)的延遲及變形，已成為重要課題之一。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的為提供一種可通過電路布局的方式來減少電容量，提升單位面積的元件布局效率，進(jìn)而降低信號(hào)的延遲及變形的薄膜晶體管基板及顯示裝置。

為達(dá)上述目的，依據(jù)本發(fā)明的一種薄膜晶體管基板包括一基板、多個(gè)像素電極、一柵極層、一主動(dòng)層、一第一源極層、一第二源極層以及一漏極層。所述多個(gè)像素電極設(shè)置于基板上。柵極層設(shè)置于基板上。主動(dòng)層與柵極層相對(duì)設(shè)置。第一源極層及第二源極層分別與主動(dòng)層接觸。漏極層與主動(dòng)層接觸，并與所述多個(gè)像素電極的其中之一電連接。柵極層、主動(dòng)層、第一源極層及漏極層是形成一第一晶體管，柵極層、主動(dòng)層、第二源極層及漏極層是形成一第二晶體管，第一晶體管及第二晶體管關(guān)閉時(shí)，第一源極層與第二源極層是電性絕緣。

為達(dá)上述目的，依據(jù)本發(fā)明的一種顯示裝置包括一薄膜晶體管基板，薄膜晶體管基板具有一基板多個(gè)像素電極、一柵極層、一主動(dòng)層、一第一源極層、一第二源極層以及一漏極層。所述多個(gè)像素電極設(shè)置于基板上。柵極層設(shè)置于基板上。主動(dòng)層與柵極層相對(duì)設(shè)置。第一源極層及第二源極層分別與主動(dòng)層接觸。漏極層與主動(dòng)層接觸，并與所述多個(gè)像素電極的其中之一電連接。柵極層、主動(dòng)層、第一源極層及漏極層是形成一第一晶體管，柵極層、主動(dòng)層、第二源極層及漏極層是形成一第二晶體管，第一晶體管及第二晶體管關(guān)閉時(shí)，第一源極層與第二源極層是電性絕緣。

在一實(shí)施例中，柵極層具有一第一區(qū)域，主動(dòng)層具有一第二區(qū)域，于薄膜晶體管基板的投影方向上，第一區(qū)域與第二區(qū)域是重迭。

在一實(shí)施例中，第一區(qū)域的尺寸大于第二區(qū)域的尺寸。

在一實(shí)施例中，第一源極層及第二源極層是鄰設(shè)于漏極層。

在一實(shí)施例中，薄膜晶體管基板更包括一第三源極層，其設(shè)置于基板上，并與主動(dòng)層接觸，柵極層、主動(dòng)層、第三源極層及漏極層是形成一第三晶體管。

在一實(shí)施例中，第一晶體管、第二晶體管及第三晶體管關(guān)閉時(shí)，第一源極層、第二源極層及第三源極層是電性絕緣。

在一實(shí)施例中，薄膜晶體管基板更包括另一漏極層，其設(shè)置于基板上，并與主動(dòng)層接觸，柵極層、主動(dòng)層、第一源極層及另一漏極層是形成一第三晶體管。

承上所述，因本發(fā)明的薄膜晶體管基板及顯示裝置中，柵極層與主動(dòng)層相對(duì)設(shè)置，第一源極層及第二源極層分別與主動(dòng)層接觸，漏極層與主動(dòng)層接觸，并與所述多個(gè)像素電極的其中之一電連接。另外，柵極層、主動(dòng)層、第一源極層及漏極層是形成一第一晶體管，柵極層、主動(dòng)層、第二源極層及漏極層是形成一第二晶體管。此外，第一晶體管及第二晶體管關(guān)閉時(shí)，第一源極層與第二源極層是電性絕緣。由于本發(fā)明是將具有相同漏極層的不同薄膜晶體管元件，通過布局的方式將主動(dòng)層合而為一，故可降低第一晶體管及第二晶體管所形成的主動(dòng)層的面積，進(jìn)而降低柵極層與主動(dòng)層之間的重迭面積而減少電容的大小。因此，通過本發(fā)明，可使薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置減少其寄生電容量、提升單位面積的元件布局效率，進(jìn)而提升晶體管單位面積的驅(qū)動(dòng)能力而降低信號(hào)的延遲及變形。

附圖說明

圖1a為本發(fā)明一實(shí)施例的薄膜晶體管基板上具有的電路的示意圖。

圖1b為圖1a的電路中，習(xí)知一種電路布局示意圖。

圖1c為圖1a的電路中，本發(fā)明較佳實(shí)施例的電路布局的示意圖。

圖2a及圖2b分別為圖1a的電路中，本發(fā)明較佳實(shí)施例的電路布局的另一示意圖。

圖3a為本發(fā)明的薄膜晶體管基板上具有的另一實(shí)施態(tài)樣的電路的示意圖。

圖3b為圖3a的電路中，習(xí)知一種電路布局示意圖。

圖3c為圖3a的電路中，本發(fā)明較佳實(shí)施例的電路布局的另一示意圖。

圖4a為本發(fā)明的薄膜晶體管基板上具有的另一實(shí)施態(tài)樣的電路的示意圖。

圖4b為圖4a的電路中，習(xí)知一種電路布局示意圖。

圖4c為圖4a的電路中，本發(fā)明較佳實(shí)施例的電路布局的另一示意圖。

圖5a為本發(fā)明的薄膜晶體管基板上具有的另一實(shí)施態(tài)樣的電路的示意圖。

圖5b為圖5a的電路中，習(xí)知一種電路布局示意圖。

圖5c為圖5a的電路中，本發(fā)明較佳實(shí)施例的電路布局的另一示意圖。

附圖標(biāo)號(hào)：

1、1a、1b、1c：電路

a：主動(dòng)層

a1：第一主動(dòng)層

a2：第二主動(dòng)層

a3：第三主動(dòng)層

a4：第四主動(dòng)層

d、d1：漏極層

g：柵極層

s1：第一源極層

s2：第二源極層

s3：第三源極層

s4：第四源極層

t1：第一晶體管

t2：第二晶體管

t3：第三晶體管

t4：第四晶體管

z1：第一區(qū)域

z2：第二區(qū)域

z3：第三區(qū)域

z4：第四區(qū)域

z5：第五區(qū)域

z6：第六區(qū)域。

具體實(shí)施方式

以下將參照相關(guān)圖式，說明依本發(fā)明較佳實(shí)施例的薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置，其中相同的元件將以相同的參照符號(hào)加以說明。

以下請(qǐng)參考相關(guān)圖示，以比較及說明本發(fā)明的電路布局方式與習(xí)知技術(shù)不同之處。其中，本發(fā)明是將具有相同漏極層的不同薄膜晶體管元件，通過布局的方式將主動(dòng)層合而為一，進(jìn)而減少電容的大小，以提升單位面積下的元件布局效率。另外，是將本發(fā)明的電路布局方式及概念應(yīng)用于薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置。特別注意的是，本發(fā)明以下的電路只是一種舉例，主要是將其概念應(yīng)用于薄膜晶體管基板及顯示裝置的電路布局上，藉此來減少薄膜晶體管基板及顯示裝置的寄生電容、提升單位面積的元件布局效率，進(jìn)而降低信號(hào)的延遲及變形。

請(qǐng)分別參照?qǐng)D1a至圖1c所示，其中，圖1a為本發(fā)明一實(shí)施例的薄膜晶體管基板上具有的電路1的示意圖，圖1b為圖1a的電路1中，習(xí)知一種電路布局示意圖，而圖1c為圖1a的電路1中，本發(fā)明較佳實(shí)施例的電路布局的示意圖。

如圖1a所示，電路1包括一第一晶體管t1及一第二晶體管t2，第一晶體管t1及第二晶體管t2分別為一薄膜晶體管，并設(shè)置于基板(圖未顯示)上。其中，第一晶體管t1及第二晶體管t2的柵極是電連接，且第一晶體管t1及第二晶體管t2的漏極亦電連接。因此，當(dāng)柵極輸入信號(hào)而使第一晶體管t1及第二晶體管t2導(dǎo)通時(shí)，第一晶體管t1的源極的信號(hào)可傳送至漏極，第二晶體管t2的源極的信號(hào)亦可傳送至漏極。

另外，請(qǐng)先參照?qǐng)D1c所示，本發(fā)明的薄膜晶體管基板包括一基板(圖未顯示)、多個(gè)像素電極(圖未顯示)、一柵極層g、一主動(dòng)層a、一第一源極層s1、一第二源極層s2以及一漏極層d。

多個(gè)像素電極設(shè)置于基板上，而柵極層g亦設(shè)置于基板上。其中，柵極層g的材質(zhì)例如是金屬(例如鋁、銅、銀、鉬、鈦)或其合金所構(gòu)成的單層或多層結(jié)構(gòu)。部分用以傳輸驅(qū)動(dòng)信號(hào)的導(dǎo)線，可以使用與柵極同一層且同一制程的結(jié)構(gòu)，彼此電性相連，例如掃描線(scanline)。

主動(dòng)層a與柵極層g相對(duì)設(shè)置。在實(shí)施上，主動(dòng)層a可為一半導(dǎo)體層，并例如但不限于包括一氧化物半導(dǎo)體。前述的氧化物半導(dǎo)體包括氧化物，且氧化物包括銦、鋅、鎵及鉿的至少其中之一，或其它材料。其中，氧化物半導(dǎo)體例如但不限于為氧化銦鎵鋅、氧化銦鉿鋅、氧化鋅或氧化銦。

第一源極層s1及第二源極層s2分別與主動(dòng)層a接觸，且漏極層d亦與主動(dòng)層a接觸。其中，第一源極層s1與漏極層d之間具有一間隔，而第二源極層s2與漏極層d之間亦具有一間隔。于此，柵極層g、主動(dòng)層a、第一源極層s1及漏極層d是形成第一晶體管t1，而柵極層g、主動(dòng)層a、第二源極層s2及漏極層d是形成第二晶體管t2。本發(fā)明并不限定第一晶體管t1及第二晶體管t2為一下柵極(bottomgate)或一上柵極(topgate)的晶體管。在本實(shí)施例中，是以一下柵極為例，即主動(dòng)層a位于柵極層g之上。其中，于第一晶體管t1的主動(dòng)層a未導(dǎo)通時(shí)，第一源極層s1與漏極層d電性分離。另外，于第二晶體管t2的主動(dòng)層a未導(dǎo)通時(shí)，第二源極層s2與漏極層d亦電性分離。

第一源極層s1及第二源極層s2是鄰設(shè)于漏極層d。換言之，第一源極層s1或第二源極層s2可位于漏極層d的上側(cè)、下側(cè)、左側(cè)或右側(cè)的鄰近位置。于此，是以第一源極層s1及第二源極層s2位于漏極層d的左、右兩側(cè)為例。此外，第一晶體管t1及第二晶體管t2亦可分別包含介電層、絕緣層、保護(hù)層或其它膜層(圖未顯示)。其中，第一源極層s1、第二源極層s2及漏極層d的材質(zhì)可分別為金屬(例如鋁、銅、銀、鉬、鈦)或其合金所構(gòu)成的單層或多層結(jié)構(gòu)。部分用以傳輸驅(qū)動(dòng)信號(hào)的導(dǎo)線，可以使用與第一源極層s1、第二源極層s2及漏極層d同層且同一制程的結(jié)構(gòu)，例如數(shù)據(jù)線(dataline)。

另外，請(qǐng)參照?qǐng)D1b所示，于習(xí)知的布局中，由于第一晶體管t1的柵極與第二晶體管t2的柵極電連接，故第一晶體管t1與第二晶體管t2共同具有一層?xùn)艠O層g。另外，由于第一晶體管t1的漏極與第二晶體管t2的漏極電連接，故第一晶體管t1與第二晶體管t2亦共同具有一層漏極層d，但是，第一晶體管t1的一第一主動(dòng)層a1與第二晶體管t2的一第二主動(dòng)層a2是彼此分離而不連接。

不過，請(qǐng)?jiān)賲⒄請(qǐng)D1c所示，在本發(fā)明的電路布局中，第一晶體管t1與第二晶體管t2共同具有柵極層g，第一晶體管t1與第二晶體管t2亦共同具有漏極層d，但第一晶體管t1與第二晶體管t2亦具有同一層的主動(dòng)層a。其中，于薄膜晶體管基板的投影方向上，主動(dòng)層a與柵極層g重迭設(shè)置。具體而言，本發(fā)明于形成第一晶體管t1與第二晶體管t2的主動(dòng)層的制程中，是形成一個(gè)區(qū)域的主動(dòng)層a，并將此主動(dòng)層a同時(shí)作為第一晶體管t1及第二晶體管t2的主動(dòng)層。因此，本發(fā)明是將具有相同漏極層的不同薄膜晶體管元件，通過電路布局的方式將主動(dòng)層合而為一，進(jìn)而減少電容的大小，藉此提升單位面積下的元件布局效率。

另外，在圖1c中，第一晶體管t1及第二晶體管t2關(guān)閉而不導(dǎo)通時(shí)(即柵極g不輸入信號(hào)時(shí))，第一源極層s1及第二源極層s2是彼此電性絕離。另外，本發(fā)明的漏極層d是電連接至薄膜晶體管基板的該等像素電極的其中之一。此外，柵極層g具有一第一區(qū)域z1，主動(dòng)層a具有一第二區(qū)域z2，于薄膜晶體管基板的投影方向上(即俯視方向上)，第一區(qū)域z1與第二區(qū)域z2是重迭，且第一區(qū)域z1的尺寸(面積)是大于第二區(qū)域z2的尺寸(面積)。

請(qǐng)比較圖1b與圖1c所示，于習(xí)知的圖1b的布局中，第一主動(dòng)層a1與第二主動(dòng)層a2的面積共為392微米²，在本發(fā)明圖1c的布局中，主動(dòng)層a具有的第二區(qū)域z2的面積只有308微米²，比習(xí)知減少了21.4％的布局面積。由于兩層導(dǎo)電膜層之間可形成一電容，因此，若可降低某一層導(dǎo)電膜層的面積的話，就可降低兩者之間的重迭面積，進(jìn)而降低寄生電容而提升單位面積的元件布局效率，藉此可提升晶體管單位面積的驅(qū)動(dòng)能力而降低顯示裝置的信號(hào)的延遲及變形。因此，藉由圖1c的布局方式，可使本發(fā)明的薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置減少其寄生電容，提升單位面積的元件布局效率，進(jìn)而降低信號(hào)的延遲及變形。

另外，請(qǐng)分別參照?qǐng)D2a及圖2b所示，其分別為圖1a的電路1中，本發(fā)明較佳實(shí)施例的電路布局的另一示意圖。

如圖2a所示，與圖1c主要的不同在于，圖1c的第一源極層s1及第二源極層s2分別位于漏極層d的左、右兩側(cè)，但于圖2a的布局中，第一源極層s1及第二源極層s2分別位于漏極層d的右側(cè)，并為右上側(cè)及右下側(cè)。此外，本實(shí)施例的主動(dòng)層a具有的第二區(qū)域z2的面積只有330微米²，比圖1b的習(xí)知減少了15.82％的主動(dòng)層布局面積。

另外，如圖2b所示，與圖2a主要的不同在于，圖2b的第一源極層s1及第二源極層s2分別位于漏極層d的左上側(cè)及右下側(cè)。另外，本實(shí)施例的主動(dòng)層a具有的第二區(qū)域z2的面積只有336微米²，比習(xí)知減少了14.29％的主動(dòng)層布局面積。

此外，圖2a及圖2b的電路布局可參照上述的圖1c，不再贅述。

另外，請(qǐng)參照?qǐng)D3a、圖3b及圖3c所示，其中，圖3a為本發(fā)明的薄膜晶體管基板上具有的另一實(shí)施態(tài)樣的電路1a的示意圖，圖3b為圖3a的電路1a中，習(xí)知一種電路布局示意圖，而圖3c為圖3a的電路1a中，本發(fā)明較佳實(shí)施例的電路布局的另一示意圖。

與圖1a的電路1主要的不同在于，圖3a的電路1a更包括一第三晶體管t3，第三晶體管t3的柵極與第一晶體管t1及第二晶體管t2的柵極電連接，而第三晶體管t3的源極與第一晶體管t1的源極電連接。

因此，于圖3b的習(xí)知布局中，柵極層g、一第三主動(dòng)層a3、一第一源極層s1及另一漏極層d1是形成第三晶體管t3。其中，第一晶體管t1、第二晶體管t2及第三晶體管t3共同具有一層?xùn)艠O層g，第一晶體管t1及第二晶體管t2共同具有一層漏極層d，但第三晶體管t3的漏極層d1與第一晶體管t1及第二晶體管t2的漏極層d分離而不連接。另外，第一晶體管t1的第一主動(dòng)的第三主動(dòng)層a3是彼此分離而不連接。此外，第三主動(dòng)層a3與柵極層g重迭設(shè)置。

在圖3c的本發(fā)明的布局中，柵極層g、主動(dòng)層a、第一源極層s1及漏極層d1是形成第三晶體管t3，且第一晶體管t1、第二晶體管t2及第三晶體管t3是具有同一層主動(dòng)層a。具體而言，本發(fā)明于形成第一晶體管t1、第二晶體管t2及第三晶體管t3的主動(dòng)層的制程中，是形成一個(gè)區(qū)域的主動(dòng)層a，并將此主動(dòng)層a同時(shí)作為第一晶體管t1、第二晶體管t2及第三晶體管t3的主動(dòng)層。

習(xí)知的圖3b的第一主動(dòng)層a1、第二主動(dòng)層a2及第三主動(dòng)層a3的面積總和為539微米²，而圖3c的布局中，主動(dòng)層a具有的一第四區(qū)域z4的面積為484微米²，因此，可比習(xí)知圖3b減少了10.2％的主動(dòng)層布局面積。

另外，請(qǐng)參照?qǐng)D4a、圖4b及圖4c所示，其中，圖4a為本發(fā)明的薄膜晶體管基板上具有的另一實(shí)施態(tài)樣的電路1b的示意圖，圖4b為圖4a的電路1b中，習(xí)知一種電路布局示意圖，而圖4c為圖4a的電路1b中，本發(fā)明較佳實(shí)施例的電路布局的另一示意圖。

與圖1a的電路1主要的不同在于，圖4a的電路1b更包括一第三晶體管t3，第三晶體管t3設(shè)置于基板上。其中，第三晶體管t3的柵極與第一晶體管t1的柵極及第二晶體管t2的柵極電連接，且第三晶體管t3的漏極與第一晶體管t1的漏極及第二晶體管t2的漏極電連接。

于圖4b的習(xí)知布局中，由于第一晶體管t1的柵極、第二晶體管t2的柵極及第三晶體管t3的柵極電連接，故第一晶體管t1、第二晶體管t2及第三晶體管t3共同具有一層?xùn)艠O層g。另外，由于第一晶體管t1的漏極、第二晶體管t2的漏極及第三晶體管t3的漏極電連接，故第一晶體管t1、第二晶體管t2及第三晶體管t3亦共同具有一層漏極層d，但是第一晶體管t1的第一主動(dòng)層a1、第二晶體管t2的第二主動(dòng)層a2及第三晶體管t3的一第三主動(dòng)層a3是彼此分離而不連接。

不過，在圖4c的本發(fā)明的布局中，第一晶體管t1、第二晶體管t2及第三晶體管t3是共同具有柵極層g，第一晶體管t1、第二晶體管t2及第三晶體管t3亦共同具有漏極層d，且第一晶體管t1、第二晶體管t2及第三晶體管t3亦具有同一層的主動(dòng)層a。其中，于薄膜晶體管基板的投影方向上，主動(dòng)層a與柵極層g重迭設(shè)置。另外，第一晶體管t1、第二晶體管t2及第三晶體管t3的漏極層d是電連接至薄膜晶體管基板的該等像素電極(圖未顯示)的其中之一。另外，第一晶體管t1、第二晶體管t2及第三晶體管t3不導(dǎo)通時(shí)，第一源極層s1、第二源極層s2及第三源極層s3是彼此電性隔離。此外，柵極層g具有一第三區(qū)域z3，主動(dòng)層a具有一第四區(qū)域z4，于薄膜晶體管基板的投影方向上，第三區(qū)域z3與第四區(qū)域z4是重迭，且第三區(qū)域z3的尺寸是大于第四區(qū)域e4的尺寸。

另外，圖4b的第一主動(dòng)層a1、第二主動(dòng)層a2及第三主動(dòng)層a3的面積總和為588微米²。在圖4c的布局中，主動(dòng)層a的第四區(qū)域z4的面積為426微米²，因此，可比習(xí)知減少了27.55％的主動(dòng)層布局面積。

另外，請(qǐng)參照?qǐng)D5a、圖5b及圖5c所示，其中，圖5a為本發(fā)明的薄膜晶體管基板上具有的另一實(shí)施態(tài)樣的電路1c的示意圖，圖5b為圖5a的電路1c中，習(xí)知一種電路布局示意圖，而圖5c為圖5a的電路1c中，本發(fā)明較佳實(shí)施例的電路布局的另一示意圖。

與圖4a的電路1b主動(dòng)的不同在于，圖5a的電路1c更包括一第四晶體管t4，第四晶體管t4設(shè)置于基板上。其中，第四晶體管t4的柵極與第一晶體管t1的柵極、第二晶體管t2的柵極及第三晶體管t3的柵極電連接，且第四晶體管t4的漏極與第一晶體管t1的漏極、第二晶體管t2的漏極及第三晶體管t3的漏極電連接。

于圖5b的習(xí)知布局中，第一晶體管t1、第二晶體管t2、第三晶體管t3及第四晶體管t4共同具有一層?xùn)艠O層g。另外，第一晶體管t1、第二晶體管t2、第三晶體管t3及第四晶體管t4亦共同具有一層漏極層d，但是第一晶體管t1的第一主動(dòng)層a1、第二晶體管t2的第二主動(dòng)層a2、第三晶體管t3的第三主動(dòng)層a3及第四晶體管t4的一第四主動(dòng)層a4是彼此分離而不連接。

不過，在圖5c的本發(fā)明的布局中，第一晶體管t1、第二晶體管t2、第三晶體管t3及第四晶體管t4共同具有柵極層g，第一晶體管t1、第二晶體管t2、第三晶體管t3及第四晶體管t4亦共同具有漏極層d，且第一晶體管t1、第二晶體管t2、第三晶體管t3及第四晶體管t4亦具有同一層的主動(dòng)層a。其中，于薄膜晶體管基板的投影方向上，主動(dòng)層a與柵極層g重迭設(shè)置。另外，第一晶體管t1、第二晶體管t2、第三晶體管t3及第四晶體管t4的漏極層d是電連接至薄膜晶體管基板的該等像素電極(圖未顯示)的其中之一。另外，第一晶體管t1、第二晶體管t2、第三晶體管t3及第四晶體管t4不導(dǎo)通時(shí)，第一源極層s1、第二源極層s2、第三源極層s3及第四源極層s4是彼此電性隔離。此外，柵極層g具有一第五區(qū)域z5，主動(dòng)層a具有一第六區(qū)域z6，于薄膜晶體管基板的投影方向上，第五區(qū)域z5與第六區(qū)域z6是重迭，且第五區(qū)域z5的尺寸是大于第六區(qū)域e6的尺寸。

另外，圖5b的第一主動(dòng)層a1、第二主動(dòng)層a2、第三主動(dòng)層a3及第四主動(dòng)層a4的面積總和為784微米²，在圖4c的布局中，主動(dòng)層a的第六區(qū)域z6的面積為528微米²，比圖5b的習(xí)知減少了32.65％的主動(dòng)層布局面積。

另外，本發(fā)明的顯示裝置具有上述的薄膜晶體管基板，而薄膜晶體管基板的電路布局的方式可參照上述，不再贅述。其中，顯示裝置可為一液晶顯示裝置或一有機(jī)發(fā)光二極體顯示裝置。以液晶顯示裝置為例，除了薄膜晶體管基板之外，液晶顯示裝置更可包括一對(duì)向基板、一液晶層及一背光模塊。對(duì)向基板與薄膜晶體管基板相對(duì)而設(shè)，而液晶層夾置于薄膜晶體管基板與對(duì)向基板之間。此外，背光模塊設(shè)置于薄膜晶體管基板遠(yuǎn)離對(duì)向基板的一側(cè)。

最后一提的是，本發(fā)明是將具有相同漏極層的不同薄膜晶體管元件，通過布局的方式將主動(dòng)層合而為一，進(jìn)而減少電容的大小，以提升單位面積下的元件布局效率，因此，并不限定只有上述的電路出現(xiàn)于薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置，只要符合這個(gè)概念的電路及其布局方式都可涵蓋于本發(fā)明的薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置。

綜上所述，因本發(fā)明的薄膜晶體管基板及顯示裝置中，柵極層與主動(dòng)層相對(duì)設(shè)置，第一源極層及第二源極層分別與主動(dòng)層接觸，漏極層與主動(dòng)層接觸，并與該等像素電極的其中之一電連接。另外，柵極層、主動(dòng)層、第一源極層及漏極層是形成一第一晶體管，柵極層、主動(dòng)層、第二源極層及漏極層是形成一第二晶體管。此外，第一晶體管及第二晶體管關(guān)閉時(shí)，第一源極層與第二源極層是電性絕緣。由于本發(fā)明是將具有相同漏極層的不同薄膜晶體管元件，通過布局的方式將主動(dòng)層合而為一，故可降低第一晶體管及第二晶體管所形成的主動(dòng)層的面積，進(jìn)而降低柵極層與主動(dòng)層之間的重迭面積而減少電容的大小。因此，通過本發(fā)明，可使薄膜晶體管基板及具有此薄膜晶體管基板的顯示裝置減少其寄生電容量、提升單位面積的元件布局效率，進(jìn)而提升晶體管單位面積的驅(qū)動(dòng)能力而降低信號(hào)的延遲及變形。

以上所述僅為舉例性，而非為限制性者。任何未脫離本發(fā)明的精神與范疇，而對(duì)其進(jìn)行的等效修改或變更，均應(yīng)包含于申請(qǐng)專利范圍中。