本公開涉及存儲器件。更具體地，本公開涉及堆疊存儲器件、光學鄰近校正(opc)檢驗方法、設計存儲器件的布局的方法以及制造堆疊存儲器件的方法。

背景技術(shù)：

存儲器件被用于存儲數(shù)據(jù)，并且被分為易失性存儲器件和非易失性存儲器件。作為非易失性存儲器件的示例，快閃存儲器件可以用于移動式電話、數(shù)碼相機、便攜式數(shù)字助理(pda)、便攜式電腦設備、固定計算機設備及其他設備中。由于對于小型高容量非易失性存儲器件的需要，已經(jīng)開發(fā)了堆疊存儲器件。堆疊存儲器件是指包括垂直地堆疊在基板上的多個存儲單元或者存儲單元陣列的存儲器件。堆疊存儲器件的外圍電路區(qū)域可以受到形成存儲單元陣列的工藝的影響。結(jié)果，實現(xiàn)堆疊存儲器件的半導體芯片會故障。

技術(shù)實現(xiàn)要素：

根據(jù)本公開的一方面，光學鄰近校正(opc)檢驗方法包括檢查堆疊存儲器件的布局中第一圖案的第一位置。opc檢驗方法還包括根據(jù)第一位置計算第一圖案的偏移值。opc檢驗方法還包括獲得第一位置與通過opc關(guān)于第一圖案形成的第二圖案的第二位置之間的差值。opc檢驗方法還包括基于偏移值和差值確定opc是否要被再次進行。

根據(jù)本公開的另一方面，設計堆疊存儲器件的布局的方法包括檢查堆疊存儲器件的初始布局中第一圖案的第一位置。opc檢驗方法還包括根據(jù)第一位置計算第一圖案的偏移值。該方法還包括獲得第一位置與通過第一光學鄰近校正(opc)關(guān)于第一圖案形成的第二圖案的第二位置之間的差值。該方法還包括基于偏移值和差值確定是否要進行第二opc。堆疊存儲器件的最終布局基于第二圖案或者通過第二opc形成的第三圖案產(chǎn)生。

根據(jù)本公開的另一方面，制造堆疊存儲器件的方法包括設計堆疊存儲器件的布局。該方法還包括根據(jù)布局中的第一圖案的第一位置而計算第一圖案的偏移值。該方法還包括獲得第一位置與通過第一opc關(guān)于第一圖案形成的第二圖案的第二位置之間的差值。該方法還包括基于偏移值和差值確定是否將要進行第二opc。基于第二圖案或者通過第二opc形成的第三圖案形成掩模。通過利用該掩模的光刻工藝形成堆疊存儲器件。

根據(jù)本公開的另一方面，堆疊存儲器件包括包含分別連接到垂直地堆疊在基板上的多個字線的多個存儲單元的存儲單元陣列。堆疊存儲器件還包括在第一方向上鄰近于存儲單元陣列布置的外圍電路。外圍電路包括電連接到存儲單元陣列的多個晶體管。分別連接到晶體管中的第一晶體管的接觸在第一方向上的位置基本上相同。第一晶體管與存儲單元陣列的距離相同。

根據(jù)本公開的另一方面，堆疊存儲器件包括包含分別連接到垂直地堆疊在基板上的多個字線的多個存儲單元的存儲單元陣列。堆疊存儲器件還包括在第一方向上鄰近于存儲單元陣列布置的外圍電路。外圍電路包括電連接到存儲單元陣列的第一區(qū)域的晶體管以及電連接到存儲單元陣列的第二區(qū)域的晶體管。分別連接到被電連接到第一區(qū)域的晶體管中的第一晶體管的第一接觸在第一方向上的第一位置基本上相同。第一晶體管與存儲單元陣列的距離相同。分別連接到被電連接到第二區(qū)域的晶體管中的第二晶體管的第二接觸在第一方向上的第二位置基本上相同。第二晶體管與存儲單元陣列的距離相同。從存儲單元陣列到第一晶體管的距離與從存儲單元陣列到第二晶體管的距離相同。第一位置和第二位置不同。

根據(jù)本公開的另一方面，堆疊存儲器件包括包含分別連接到垂直地堆疊在基板上的多個字線的多個存儲單元的存儲單元陣列。堆疊存儲器件還包括在第一方向上鄰近于存儲單元陣列布置的外圍電路。外圍電路包括電連接到存儲單元陣列的多個晶體管。分別連接到多個晶體管中的第一晶體管的接觸沿著第二方向的位置基本上相同。第一晶體管沿著第二方向的位置相同。第二方向基本上垂直于第一方向。

附圖說明

通過結(jié)合附圖的以下具體實施方式，本公開的實施方式將被更清楚地理解，在附圖中：

圖1是根據(jù)實施方式的制造堆疊存儲器件的方法的流程圖；

圖2是根據(jù)實施方式的堆疊存儲器件的布局；

圖3示出根據(jù)實施方式的存儲單元陣列；

圖4是第一存儲塊的等效電路的電路圖，該第一存儲塊是包括在圖3的存儲單元陣列中的存儲塊之一；

圖5是圖4的第一存儲塊的透視圖；

圖6a至6f是截面圖，示出根據(jù)實施方式的制造堆疊存儲器件的方法的示例；

圖7是繪示根據(jù)包括在圖2的堆疊存儲器件中的外圍電路區(qū)域中的區(qū)域的偏移值的圖形；

圖8是繪示根據(jù)包括在圖2的堆疊存儲器件中的外圍電路區(qū)域pa的第一區(qū)域中在x方向上的位置的偏移值的圖形；

圖9是用于根據(jù)實施方式的堆疊存儲器件的光學鄰近校正(opc)檢驗方法的流程圖；

圖10是示出根據(jù)實施方式的檢查在堆疊存儲器件的布局中的圖案的位置的操作的視圖；

圖11是沿圖10的線xi-xi'截取的截面圖；

圖12是用于圖11的外圍電路區(qū)域的初始布局；

圖13示出根據(jù)實施方式的圖案偏移值計算操作,用于圖12的第一圖案的第一校正圖案；

圖14a至14d示出圖12的第一圖案和關(guān)于第一圖案通過opc形成的第二圖案的各種實施方式；

圖15a至17b示出根據(jù)一些實施方式的用于外圍電路區(qū)域的圖案偏移值計算方法；

圖18是示出根據(jù)實施方式的堆疊存儲器件的截面圖；

圖19是根據(jù)實施方式的設計堆疊存儲器件的布局的方法的流程圖；

圖20是根據(jù)實施方式的制造堆疊存儲器件的方法的流程圖；以及

圖21是根據(jù)一些實施方式的堆疊存儲器件的框圖。

具體實施方式

圖1是根據(jù)實施方式的制造堆疊存儲器件的方法的流程圖。

參照圖1，在操作s110中，設計堆疊存儲器件的布局。這里，布局是為堆疊存儲器件設計的電路可以通過其傳送到晶片上的物理表示，并且布局可以包括多個圖案。在本說明書中，布局可以被稱為“初始布局”或者“原始布局”。這里，圖案可以相應于與堆疊存儲器件的操作直接相關(guān)的電路、互連等等。這里，在本說明書中，包括在初始布局中的圖案將指的是第一圖案。在實施方式中，第一圖案可以包括布置在堆疊存儲器件的外圍電路區(qū)域中的接觸圖案。然而，堆疊存儲器件的布局不限于此，并且第一圖案可以包括導電層圖案或者絕緣層圖案。

這里，堆疊存儲器件是指包括垂直地堆疊在基板上的多個存儲單元或者存儲單元陣列的存儲器件。在實施方式中，堆疊存儲器件可以是包括分別連接到垂直地堆疊在基板上的字線的存儲單元的垂直溝道型存儲器件。在實施方式中，堆疊存儲器件可以是交叉點存儲器件，其中字線和位線交替地堆疊在基板上，并且包括布置在字線和位線彼此交叉的區(qū)域中的存儲單元。然而，堆疊存儲器件不限于此。

這里描述的存儲單元陣列、存儲單元和存儲器是可以存儲數(shù)據(jù)和可執(zhí)行指令的有形存儲介質(zhì)，并且在指令存儲在其中的時間期間是非暫時性的。如這里使用的，術(shù)語“非暫時性的”應理解為不是作為狀態(tài)的永久特征，而是作為將持續(xù)一段時間的狀態(tài)的特征。術(shù)語“非暫時性的”具體地否定了在任意時間僅短暫地存在于任意位置的短暫特征諸如具體載波或者信號或者其他形式的特征。這里描述的存儲單元陣列、存儲器單元或者存儲器是制造品和/或機器部件。這里描述的存儲單元陣列、存儲單元和存儲器是計算機可讀介質(zhì)，數(shù)據(jù)和可執(zhí)行指令可以通過計算機從其讀取。

在操作s130中，在布局中包括的圖案上執(zhí)行光學鄰近校正(opc)。光學鄰近校正(opc)是用于校正例如由光刻中的衍射而導致的圖像錯誤的技術(shù)。opc可以通過opc工具執(zhí)行，例如，opc工具可以接收圖形數(shù)據(jù)庫系統(tǒng)(gds)格式的布局數(shù)據(jù)。opc工具可以將布局數(shù)據(jù)轉(zhuǎn)換為相應于opc的數(shù)據(jù)。例如，opc工具可以是包括在處理器上可執(zhí)行的多個指令的軟件模塊，并且可以被存儲在非暫時性計算機可讀存儲介質(zhì)中。

具體地，第二圖案可以通過在布局中包括的第一圖案上執(zhí)行opc而形成。這里，第二圖案可以指通過執(zhí)行opc而形成的圖案。這里，opc是指通過反映由光學鄰近效應(ope)導致的錯誤而改變布局中包括的圖案的操作。隨著圖案變得更精細，在曝光工藝期間會發(fā)生由相鄰圖案之間的影響導致的ope。因此，可以通過在圖案被轉(zhuǎn)印到其上的掩模上執(zhí)行校正圖案布局的opc而抑制ope。

在操作s150中，opc被檢驗。opc可以通過opc檢驗工具被檢驗。opc檢驗工具可以接收布局數(shù)據(jù)和opc數(shù)據(jù)并且可以檢驗opc。例如，opc檢驗工具可以是包括在處理器上可執(zhí)行的多個指令的軟件模塊，并且可以被存儲在非暫時性計算機可讀存儲介質(zhì)中。

在本實施方式中，用于布局中包括的第一圖案的偏移值可以根據(jù)第一圖案的位置而計算。可以基于偏移值以及第一圖案的位置與第二圖案的位置之間的差值來確定opc是否將被重復(再次執(zhí)行)。然后，偏移值可以是基于諸如來自前一計算和確定的經(jīng)驗而計算的預計偏移值。在實施方式中，根據(jù)第一圖案的位置，用于計算用于第一圖案的偏移值的計算公式可以不同。因此，可以防止沿著第二圖案形成的接觸的未對準，并且因此可以防止在其中實現(xiàn)堆疊存儲器件的半導體芯片的潛在故障。

在操作s170中，形成掩模。在實施方式中，掩?？梢杂糜谛纬啥询B存儲器件的外圍電路區(qū)域中的接觸。具體地，可以通過利用第二圖案或者利用通過opc的再次執(zhí)行形成的第三圖案在用于掩模的基板上執(zhí)行曝光工藝而形成掩模。這里，第三圖案可以指通過執(zhí)行第二opc而形成的圖案。

在操作s190中，堆疊存儲器件通過利用掩模而形成。堆疊存儲器件通過利用該掩模在半導體基板諸如晶片上執(zhí)行各種半導體工藝而形成。例如，利用該掩模的工藝可以指通過光刻工藝執(zhí)行的圖案化工藝。期望的圖案可以通過圖案化工藝形成在半導體基板或者材料層上。在實施方式中，期望的圖案可以是堆疊存儲器件的外圍電路區(qū)域中的接觸。

圖2是根據(jù)實施方式的堆疊存儲器件的布局100。

參照圖2，布局100可以包括多個相鄰的半導體芯片ch1至ch4。堆疊存儲器件可以實現(xiàn)在每個半導體芯片ch1至ch4中。第一半導體芯片ch1和第二半導體芯片ch2在x方向上彼此相鄰，并且第三半導體芯片ch3和第四半導體芯片ch4在x方向上彼此相鄰。第一半導體芯片ch1和第三半導體芯片ch3在y方向上彼此相鄰，并且第二半導體芯片ch2和第四半導體芯片ch4在y方向上彼此相鄰。

第一半導體芯片ch1可以包括存儲單元陣列區(qū)域110a和110a'以及外圍電路區(qū)域pa。外圍電路區(qū)域pa可以在第一方向上鄰近于存儲單元陣列區(qū)域110a和110a'。在實施方式中，第一方向可以是y方向。然而，第一半導體芯片ch1不限于此，并且外圍電路區(qū)域pa可以在x方向上鄰近于存儲單元陣列區(qū)域110。

外圍電路區(qū)域pa可以根據(jù)其位置分為多個區(qū)域。在實施方式中，外圍電路區(qū)域pa可以沿著y方向分為第一至第三區(qū)域reg_a、reg_b和reg_c。外圍電路區(qū)域pa可以具有行解碼器、頁面緩沖器、閂鎖電路、高速緩存電路、列解碼器、檢測放大器或者數(shù)據(jù)輸入/輸出電路。第二至第四半導體芯片ch2至ch4通過與第一半導體芯片ch1相同的方式實現(xiàn)。在下文將主要描述第一半導體芯片ch1。

存儲單元陣列區(qū)域110可以定義為其中布置存儲單元陣列的有源區(qū)。雖然示出了第一半導體芯片ch1包括兩個存儲單元陣列區(qū)域110a和110a'，但第一半導體芯片ch1不限于此。第一半導體芯片ch1中包括的存儲單元陣列區(qū)域的數(shù)目可以改變。

圖3示出根據(jù)實施方式的存儲單元陣列111。

參照圖3，存儲單元陣列111包括多個存儲塊blk1至blkn并且每個存儲塊blk1至blkn可以具有3維(3d)結(jié)構(gòu)(或者垂直結(jié)構(gòu))。因此，存儲單元陣列mca可以被稱為3d存儲單元陣列。例如，存儲單元陣列111可以布置在圖2的每個存儲單元陣列區(qū)域110a和110a'中。

在實施方式中，3d存儲單元陣列被整體地形成在具有有源區(qū)和電路的存儲單元陣列的至少一個物理層級。有源區(qū)被布置在硅基板上。電路形成在基板上或者形成在基板中作為與存儲單元的操作相關(guān)的電路。術(shù)語“整體地”意味著構(gòu)成陣列的層級的層被緊挨著層疊在位于該陣列下方的層級的層上。

在實施方式中，3d存儲單元陣列包括垂直地布置的nand串使得至少一個存儲單元位于另一存儲單元上。至少一個存儲單元可以包括電荷俘獲層。美國專利第7,679,133號、美國專利第8,553,466號、美國專利第8,654,587號、美國專利第8,559,235號和美國專利申請公開第2011/0233648號公開了3d存儲陣列的適當?shù)臉?gòu)造，其包括多個層級并且其中字線和/或位線被該層級共用，以上公開通過引用被包括在此。

圖4是第一存儲塊blk1的等效電路的電路圖，該第一存儲塊是包括在圖3的存儲單元陣列111中的存儲塊之一。

參照圖4，第一存儲塊blk1可以包括多個nand串ns11至ns33、多個字線wl1至wl8、多個位線bl1至bl3、多個接地選擇線gsl1至gsl3、多個串選擇線ssl1至ssl3以及公共源線csl。這里，nand串的數(shù)目、字線的數(shù)目、位線的數(shù)目、接地選擇線的數(shù)目以及串選擇線的數(shù)目可以根據(jù)實施方式而改變。

圖5是圖4的第一存儲塊blk1的透視圖。

參照圖5，第一存儲塊blk1形成在垂直于基板sub的方向上。雖然圖5示出第一存儲塊blk1包括兩個選擇線gsl和ssl、八個字線wl1至wl8以及三個位線bl1至bl3，但其數(shù)目可以更多或更少。

返回參考圖2，當圖3至5中示出的存儲塊blk1至blkn形成在每個半導體芯片ch1至ch4的存儲單元陣列區(qū)域mca中時，相應于外圍電路區(qū)域pa的硅基板可以偏移到存儲單元陣列區(qū)域mca。因此，與初始布局中包括的圖案相比，預先形成在硅基板中的器件(例如，晶體管)可以朝向存儲單元陣列區(qū)域mca偏移。未對準會發(fā)生在器件與將要形成在該器件上的接觸之間。這將在下面參照圖6a至6f詳細描述。

圖6a至6f是截面圖，示出根據(jù)實施方式的制造堆疊存儲器件的方法的示例。圖6a至6f可以相應于圖1的操作s190的示例，并且可以相應于沿圖2的線vi-vi'截取的截面圖。

參照圖6a，有源區(qū)通過在基板110上形成器件分離膜120而被限定。這里，基板110可以是半導體基板?；?10可以被分成存儲單元陣列區(qū)域110a和外圍電路區(qū)域110b。例如，存儲單元陣列區(qū)域110a可以相應于圖2的存儲單元陣列區(qū)域110a。外圍電路區(qū)域110b可以相應于圖2的外圍電路區(qū)域pa。

隨后，晶體管130形成在基板110的外圍電路區(qū)域110b上。晶體管130包括包含柵絕緣體131、柵電極133和間隔物135的柵結(jié)構(gòu)。晶體管130還包括布置在柵結(jié)構(gòu)的相反側(cè)上的源極區(qū)137和漏極區(qū)139。這里，在外圍電路區(qū)域110b上形成晶體管130的工藝可以被稱為“前端層形成工藝”。

參照圖6b，層間絕緣膜150和犧牲膜160被重復交替地層疊以形成模結(jié)構(gòu)。犧牲膜160具有關(guān)于層間絕緣膜150的蝕刻選擇性，并且可以由通過濕蝕刻工藝容易地去除的材料形成。犧牲膜160可以通過隨后的工藝被去除以提供其中形成接地選擇線、字線和串選擇線的空間。

參照圖6c，階梯型模結(jié)構(gòu)通過部分地蝕刻層間絕緣膜150和犧牲膜160而形成。因此，層間絕緣膜150和犧牲膜160可以從外圍電路區(qū)域110b被去除。圖6a至6c中示出的工藝可以在例如大約650℃執(zhí)行30分鐘。

基板110可以通過形成圖6b和6c的階梯型模結(jié)構(gòu)的工藝而受應力(在下文，被稱為“模應力”)。因此，基板110的外圍電路區(qū)域110b可以朝向存儲單元陣列區(qū)域110a偏移。因此，通過形成圖6a的前端層的工藝，預先形成在外圍電路區(qū)域110b中的晶體管130可以朝向存儲單元陣列區(qū)域110a偏移。

參照圖6d，可以形成穿過層間絕緣膜150和犧牲膜160的多個通道孔170。此外，電荷存儲膜結(jié)構(gòu)形成在通道孔170的側(cè)壁上。此外，犧牲膜160可以被去除，并且可以形成多個柵電極180。這里，在存儲單元陣列區(qū)域110a上形成3d存儲單元陣列的工藝可以被稱為“單元陣列形成工藝”。單元陣列形成工藝可以在例如大約850℃的溫度下被執(zhí)行大約30分鐘。

基板110可以通過形成圖6d的單元陣列的工藝而受應力(在下文，被稱為“通道孔應力”)。因此，基板110的外圍電路區(qū)域110b可以朝向存儲單元陣列區(qū)域110a偏移。因此，通過形成圖6a的前端層的工藝，預先形成在外圍電路區(qū)域110b中的晶體管130可以朝向存儲單元陣列區(qū)域110a偏移。

參照圖6e，柵極接觸190形成在基板110的外圍電路區(qū)域110b中的晶體管130上。該工藝可以被稱為“接觸形成工藝”。然后，可以利用沿著包括在布局中的第一圖案以及通過opc形成的第二圖案而形成的掩模來形成柵極接觸190。當柵極接觸190通過利用所形成的掩模形成而不考慮由上述模應力或者通道孔應力導致的晶體管130的偏移時，柵極接觸190有時會不與柵電極133對準。

參照圖6f，金屬層195形成在柵極接觸190上。該工藝可以被稱為“后端層形成工藝”。由于圖6e中的柵極接觸190與柵電極133之間的未對準，柵電極133和金屬層195可能不被適當?shù)剡B接到彼此。因此，其中形成堆疊存儲器件的半導體芯片(例如，圖2的ch1)會遭遇故障。

如已經(jīng)參照圖6a至6f描述的，堆疊存儲器件可以通過以下工藝形成：首先執(zhí)行前端層形成工藝，然后執(zhí)行單元陣列形成工藝，然后執(zhí)行在外圍電路區(qū)域110b中形成接觸的工藝，以及然后執(zhí)行后端層形成工藝。然后，在前端層形成工藝中形成的外圍電路區(qū)域110b的晶體管130可以通過單元陣列形成工藝期間的模應力或者通道孔應力而被偏移到存儲單元陣列區(qū)域110a。因此，會由電連接前端層和后端層的接觸190引起未對準，該未對準會引起其中形成堆疊存儲器件的半導體芯片的故障。

同時，圖6a至6f示范性地示出在y方向上鄰近于存儲單元陣列區(qū)域110a的外圍電路區(qū)域110b通過單元陣列形成工藝期間的模應力或者通道孔應力被偏移到存儲單元陣列區(qū)域110a，即，在y方向上。然而，外圍電路區(qū)域110b和存儲單元陣列區(qū)域110a的布置不限于此。在x方向上鄰近于存儲單元陣列區(qū)域110a的外圍電路區(qū)域也可以通過單元陣列形成工藝期間的模應力或者通道孔應力而受應力，并且因此可以在y方向上被偏移。即使在x方向上鄰近于存儲單元陣列110a的外圍電路區(qū)域中，也會由電連接前端層和后端層的接觸引起未對準，該未對準會引起其中形成堆疊存儲器件的半導體芯片的故障。

圖7是繪示根據(jù)包括在圖2的堆疊存儲器件中的外圍電路區(qū)域pa中的區(qū)域的偏移值的圖形。

參照圖7，橫軸表示外圍電路區(qū)域pa中的區(qū)域?？v軸表示相應于該區(qū)域的硅基板的偏移值。在本實施方式中，外圍電路區(qū)域pa可以沿著y方向被分成第一至第三區(qū)域reg_a至reg_c。

第一區(qū)域reg_a最靠近第一半導體芯片ch1的存儲單元陣列區(qū)域110a和110a'。因此，第一區(qū)域reg_a可以由于來自單元陣列形成工藝中第一半導體芯片ch1的存儲單元陣列區(qū)域110的應力導致朝向第一半導體芯片ch1的存儲單元陣列區(qū)域110a和110a'偏移。因此，相應于第一區(qū)域reg_a的偏移值可以相應于+k，布置在第一區(qū)域reg_a中的晶體管tra可以朝向第一半導體芯片ch1的存儲單元陣列區(qū)域110偏移k。

第三區(qū)域reg_c距離第一半導體芯片ch1的存儲單元陣列區(qū)域110最遠，但是最靠近第三半導體芯片ch3的存儲單元陣列區(qū)域111a和111a'。因此，第三區(qū)域reg_c可以由于來自單元陣列形成工藝中第三半導體芯片ch3的存儲單元陣列區(qū)域111a和111a'的應力導致朝向第三半導體芯片ch3的存儲單元陣列區(qū)域111a和111a'偏移。因此，相應于第三區(qū)域reg_c的偏移值可以相應于-k，并且布置在第三區(qū)域reg_c中的晶體管trc可以朝向第三半導體芯片ch3的存儲單元陣列區(qū)域111a和111a'偏移k。

對于第二區(qū)域reg_b，第一半導體芯片ch1的存儲單元陣列區(qū)域110a和110a'與第二區(qū)域reg_b之間的距離可以基本上與第三半導體芯片ch3的存儲單元陣列區(qū)域111a和111a'與第二區(qū)域reg_b之間的距離相同?；旧舷嗤膽梢詮牡谝话雽w芯片ch1的存儲單元陣列區(qū)域110a和110a'以及第三半導體芯片ch3的存儲單元陣列區(qū)域111a和111a'施加到第二區(qū)域reg_b。因此，相應于第二區(qū)域reg_b的偏移值可以相應于0，并且布置在第二區(qū)域reg_b中的晶體管trb可以不被偏移。

根據(jù)實施方式，用于計算外圍電路區(qū)域上的圖案的偏移值的計算公式可以基于圖7的圖形而建立。具體地，用于計算圖案的偏移值的計算公式可以基于圖案與相應的半導體芯片的存儲單元陣列區(qū)域之間的距離以及相鄰半導體芯片的存儲單元陣列區(qū)域之間的距離而建立。

在圖7的圖形中，外圍電路區(qū)域pa被分成三個區(qū)域，但是外圍電路區(qū)域pa不限于此。在實施方式中，外圍電路區(qū)域pa可以沿著y方向被分成更多數(shù)目的區(qū)域。然后，圖案的偏移值可以通過對于不同區(qū)域利用不同計算公式而計算。在實施方式中，外圍電路區(qū)域pa可以關(guān)于y方向上的參考線被分成兩個區(qū)域。例如，布置在外圍電路區(qū)域pa的參考線上的圖案的偏移方向可以確定為正方向。布置在參考線下方的圖案的偏移方向可以確定為負方向。

同時，在一些實施方式中，外圍電路區(qū)域pa不一定被分成多個區(qū)域。在實施方式中，包括在外圍電路區(qū)域pa中的圖案的所有偏移方向可以確定為正方向。在實施方式中，包括在外圍電路區(qū)域pa中的圖案的所有偏移值可以確定為具有在正方向的特定值。在實施方式中，包括在外圍電路區(qū)域pa中的圖案的所有偏移方向可以確定為負方向。在實施方式中，包括在外圍電路區(qū)域pa中的圖案的所有偏移值可以確定為具有在負方向的特定值。

同時，雖然已經(jīng)描述了根據(jù)圖2的第一半導體芯片ch1的外圍電路區(qū)域pa中的區(qū)域的偏移值，但偏移值不限于此。根據(jù)區(qū)域，偏移值可以與圖7中不同，即使在沿x方向鄰近于第一半導體芯片ch1的外圍電路區(qū)域中。

圖8是繪示在包括在圖2的堆疊存儲器件中的外圍電路區(qū)域pa的第一區(qū)域reg_a中根據(jù)在x方向上的位置的偏移值的圖形。

參照圖8，橫軸表示在第一區(qū)域reg_a中在x方向的位置。縱軸表示相應于該位置的硅基板的偏移值。在本實施方式中，第一區(qū)域reg_a在x方向上的位置可以由1至n表示。

在x方向上的位置1可以相應于第一存儲單元陣列區(qū)域110a的邊緣區(qū)域。在x方向上的位置3可以相應于第一存儲單元陣列區(qū)域110a的中心區(qū)域。這樣，從第一存儲單元陣列區(qū)域110a的邊緣區(qū)域朝向中心，硅基板對于x方向上的位置的偏移值可以增加。因此，相應于x方向上的位置3的晶體管可以比相應于x方向上的位置1的晶體管更靠近第一存儲單元陣列區(qū)域110a偏移。

同時，在x方向上的位置n-2可以相應于第二存儲單元陣列區(qū)域110a'的中心區(qū)域。在x方向上的位置n可以相應于第二存儲單元陣列區(qū)域110a'的邊緣區(qū)域。這樣，從第二存儲單元陣列區(qū)域110a'的中心區(qū)域朝向邊緣區(qū)域，硅基板對于x方向上的位置的偏移值可以減小。因此，相應于x方向上的位置n-2的晶體管可以比相應于x方向上的位置n的晶體管更靠近第二存儲單元陣列區(qū)域110a'偏移。

根據(jù)實施方式，用于計算外圍電路區(qū)域上的圖案的偏移值的計算公式可以基于圖8的圖形而建立。具體地，用于計算圖案的偏移值的計算公式可以基于圖案與相應的半導體芯片的存儲單元陣列區(qū)域之間的距離以及相鄰半導體芯片的存儲單元陣列區(qū)域之間的距離以及基于圖案在x方向上的位置而建立。

在實施方式中，外圍電路區(qū)域pa可以沿著x方向被分成多個區(qū)域。然后，圖案的偏移值可以通過對于不同區(qū)域利用不同計算公式而計算。在實施方式中，外圍電路區(qū)域pa可以關(guān)于x方向上的參考線被分成兩個區(qū)域。例如，布置在外圍電路區(qū)域pa的參考線的左側(cè)的圖案的偏移方向可以確定為正方向。布置在參考線的右側(cè)的圖案的偏移方向可以確定為負方向。

圖9是用于根據(jù)實施方式的堆疊存儲器件的opc檢驗方法的流程圖。

參照圖9，根據(jù)本實施方式的opc檢驗方法可以例如相應于圖1的操作s130的實施方式。因此，參照圖1至8描述的內(nèi)容可以應用于本實施方式，并且其重復的說明將被省略。

在操作s210中，在堆疊存儲器件的布局中的第一圖案的第一位置被檢查。這里，堆疊存儲器件可以包括存儲單元陣列區(qū)域和在第一方向上鄰近于存儲單元陣列區(qū)域的外圍電路區(qū)域。在實施方式中，第一圖案可以包括布置在外圍電路區(qū)域中的接觸圖案。例如，第一圖案可以包括對于布置在外圍電路區(qū)域中的晶體管的柵極接觸圖案、源極接觸圖案或者漏極接觸圖案。

在實施方式中，第一位置可以是在布局中沿著第一方向的y坐標。在實施方式中，第一位置可以是在布局中沿著第二方向的x坐標。在實施方式中，第一位置可以是在布局中沿著第一方向的y坐標和沿著第二方向的x坐標。在下文，將主要描述第一位置是y坐標的情況。操作s210將參照圖10被更詳細地描述。

在操作s230中，第一圖案的偏移值根據(jù)第一位置而計算。具體地，第一圖案的偏移值可以被計算使得第一圖案的偏移方向和偏移值的大小(即，偏移量)中的至少一個根據(jù)第一位置而改變。即，第一圖案的偏移值可以由矢量表示。在實施方式中，第一圖案的偏移值可以被計算使得第一圖案的偏移方向和偏移量根據(jù)第一圖案的y坐標而改變。

這里，第一圖案的偏移值可以是對于第一圖案的預計偏移值。在本實施方式中，對于第一圖案的預計偏移值可以通過利用基于諸如來自在先的計算和確定的經(jīng)驗而建立的計算公式來計算。例如，計算公式可以基于圖7和8的圖形而建立。

在實施方式中，計算公式可以是線性函數(shù)(即，f(x)＝ax+b)。在實施方式中，計算公式可以是二次函數(shù)(即，f(x)＝ax²+bx+c)。在實施方式中，計算公式可以是三次函數(shù)(即，f(x)＝ax³+bx²+cx+d)。然后，輸入到計算公式中的x的值可以是在操作s210中檢查的第一圖案的第一位置，例如可以是第一圖案的y坐標。同時，在實施方式中，計算公式可以簡單地是恒定值，在這種情況下，第一圖案的偏移值可以是恒定的而與第一位置無關(guān)。

在一些實施方式中，第一圖案的偏移值可以通過與第一位置無關(guān)地應用相同的計算公式來計算。在實施方式中，在操作s210中檢查的第一圖案的第一位置可以是y坐標，第一圖案的偏移值可以在操作s230中通過應用相同的計算公式而與y坐標無關(guān)地計算。在實施方式中，在操作s210中檢查的第一圖案的第一位置可以是x坐標，第一圖案的偏移值可以在操作s230中通過應用相同的計算公式而與x坐標無關(guān)地計算。

在一些實施方式中，第一圖案的偏移值可以通過根據(jù)第一位置應用不同的計算公式來計算。在實施方式中，在操作s210中檢查的第一圖案的第一位置可以是y坐標，第一圖案的偏移值可以在操作s230中通過根據(jù)y坐標應用不同的計算公式來計算。例如，第一圖案的偏移值可以通過應用線性函數(shù)到一些y坐標而計算，第一圖案的偏移值可以通過應用三次函數(shù)到其他y坐標而計算。在實施方式中，在操作s210中檢查的第一圖案的第一位置可以是x坐標，第一圖案的偏移值可以在操作s230中通過根據(jù)x坐標應用不同的計算公式而計算。例如，第一圖案的偏移值可以通過應用線性函數(shù)到一些x坐標而計算，第一圖案的偏移值可以通過應用三次函數(shù)到其他x坐標而計算。操作s230將參照圖11至13被更詳細地描述。

在操作s250中，獲得第二圖案(其關(guān)于第一圖案通過opc形成)的第二位置與第一圖案的第一位置之間的差值。在實施方式中，可以獲得相應于第一位置的第一y坐標與相應于第二位置的第二y坐標之間的差值。操作s250將參照圖14a至14d被更詳細地描述。

在操作s270中，偏移值和差值被比較。在操作s290中，確定比較值是否在容限內(nèi)?？梢曰谄浦岛筒钪档姆较蚝痛笮泶_定第二圖案是否在容限內(nèi)。如果在確定之后第二圖案在容限內(nèi)，則確定相應于第一圖案的接觸的未對準被精確地校正并且確定opc檢驗結(jié)果是成功的。如果第二圖案偏離容限，則確定相應于第一圖案的接觸的未對準沒有被精確地校正并且確定opc檢驗結(jié)果反映了失敗。在實施方式中，可以確定將要對于第二圖案執(zhí)行第二opc。在實施方式中，可以確定布局被再次形成。

圖10是示出根據(jù)實施方式的檢查在堆疊存儲器件的布局中的圖案的位置的操作的視圖。

參照圖10，堆疊存儲器件可以實現(xiàn)在半導體芯片ch中。半導體芯片ch可以包括存儲單元陣列區(qū)域210a和210b、行解碼器區(qū)域220a至220c以及外圍電路區(qū)域230。行解碼器區(qū)域220a至220c可以在x方向上鄰近于存儲單元陣列區(qū)域210a和210b。行解碼器可以布置在行解碼器區(qū)域220a至220c中。外圍電路區(qū)域230可以在y方向上鄰近于存儲單元陣列區(qū)域210a和210b以及行解碼器區(qū)域220a至220c。頁面緩沖器、數(shù)據(jù)輸入/輸出電路等等可以布置在外圍電路區(qū)域230中。

在實施方式中，布置在外圍電路區(qū)域230中的圖案的y坐標可以被檢查。在實施方式中，布置在外圍電路區(qū)域230中的圖案的x坐標可以被檢查。在實施方式中，布置在外圍電路區(qū)域230中的圖案的x坐標和y坐標可以被檢查。

此外，在實施方式中，布置在行解碼器區(qū)域220a至220c中的圖案的y坐標可以被檢查。此外，在實施方式中，布置在行解碼器區(qū)域220a至220c中的圖案的x坐標可以被檢查。此外，在實施方式中，布置在行解碼器區(qū)域220a至220c中的圖案的x坐標和y坐標可以被檢查。

圖11是沿圖10的線xi-xi'截取的截面圖。

參照圖11，基板200可以被分成存儲單元陣列區(qū)域210a和外圍電路區(qū)域230。包括通道孔213以及層間絕緣膜211和柵電極212的層疊結(jié)構(gòu)的存儲單元陣列可以形成在存儲單元陣列區(qū)域210a中。包括柵電極231、源極區(qū)232和漏極區(qū)233的晶體管tr可以形成在外圍電路區(qū)域230中。柵極接觸231a、源極接觸232a和漏極接觸233a可以分別形成在柵電極231、源極區(qū)232和漏極區(qū)233上。金屬層mta、mtb和mtc可以分別形成在柵極接觸231a、源極接觸232a和漏極接觸233a上。如上所述，晶體管tr可以由于在單元陣列形成工藝期間的應力而朝向存儲單元陣列區(qū)域210a偏移。

圖12是用于圖11的外圍電路區(qū)域230的初始布局300。

參照圖12，對于外圍電路區(qū)域230的初始布局300可以是例如在圖1的操作s110中設計的布局。初始布局300包括有源區(qū)圖案310、柵電極圖案320、柵極接觸圖案331、源極接觸圖案332、漏極接觸圖案333和金屬層圖案341至343。

有源區(qū)圖案310可以相應于圖11的外圍電路區(qū)域230的有源區(qū)。柵電極圖案320可以相應于圖11的柵電極231。此外，柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333可以分別相應于圖11的柵極接觸231a、源極接觸232a和漏極接觸233a。此外，金屬層圖案341至343可以分別相應于圖11的金屬層mta至mtc。

由于在單元陣列形成工藝期間的應力，初始布局300可能沒有適當?shù)胤从诚鄳谕鈬娐穮^(qū)域230的硅基板的偏移。因此，根據(jù)本實施方式，在圖9的操作s210中，在初始布局300中的柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333的位置可以被檢查。在實施方式中，柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333的y坐標可以被檢查。在下文，柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333可以被稱為第一圖案pt1。

圖13示出根據(jù)實施方式的圖案偏移值計算操作的用于圖12的第一圖案pt1的第一校正圖案pt1'。

參照圖13，偏移值sv1、sv2和sv3可以根據(jù)相應于第一圖案pt1的柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333的位置而計算。與圖12的布局300相比，圖13的布局300'還包括校正柵極接觸圖案331'、校正源極接觸圖案332'和校正漏極接觸圖案333'。校正柵極接觸圖案331'、校正源極接觸圖案332'和校正漏極接觸圖案333'可以基于分別對于柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333計算的偏移值sv1、sv2和sv3而形成。在下文，校正柵極接觸圖案331'、校正源極接觸圖案332'和校正漏極接觸圖案333'可以被稱為第一校正圖案pt1'。

在實施方式中，柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333的位置可以通過它們的y坐標而被分類。例如，源極接觸圖案332最靠近存儲單元陣列區(qū)域210a，漏極接觸圖案333可以距離存儲單元陣列區(qū)域210a最遠。因此，柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333的偏移值sv1、sv2和sv3可以彼此不同。

在實施方式中，根據(jù)y坐標的偏移值可以通過應用相同的計算公式到柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333而計算。例如，計算公式可以通過三次函數(shù)而實現(xiàn)，并且柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333的y坐標彼此不同。結(jié)果，對于柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333的偏移值sv1、sv2和sv3可以被不同地計算。三次函數(shù)可以根據(jù)在先計算和函數(shù)的經(jīng)驗而預先建立。

在實施方式中，根據(jù)y坐標的偏移值可以通過應用不同的計算公式到柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333而計算。例如，通過線性函數(shù)實現(xiàn)的計算公式可以應用于柵極接觸圖案331和源極接觸圖案332。由三次函數(shù)實現(xiàn)的計算可以應用于漏極接觸圖案333。線性函數(shù)和三次函數(shù)可以根據(jù)在先計算和函數(shù)的經(jīng)驗而預先建立。

圖14a至14d示出圖11的第一圖案pt1和通過對于第一圖案pt1的opc形成的第二圖案pt2的各種實施方式。在圖14a至14d中，第一圖案pt1可以是圖11的柵極接觸圖案331、源極接觸圖案332和漏極接觸圖案333之一。在下文，將主要描述其中第一圖案pt1相應于圖11的柵極接觸圖案331的情況。

參照圖14a，第二圖案pt2a可以是通過對于第一圖案pt1執(zhí)行opc而形成的圖案。與第一圖案pt1在y方向上的位置相比，第二圖案pt2a沿著y方向的位置可以在正方向上偏移第一差值dv1。

根據(jù)本實施方式，第一差值dv1可以通過第一圖案pt1的第一位置與第二圖案pt2的第二位置之間的差值而獲得。隨后，通過比較第一差值dv1與偏移值sv1而確定第一差值dv1是否在opc容限內(nèi)。在圖14a中，第一差值dv1的方向以及偏移值sv1的方向可以相同。第一差值dv1與偏移值sv1之間的差可以在參考值內(nèi)。然后，假設opc是成功的，可以通過根據(jù)第二圖案pt2a制造掩模而形成接觸。因此可以防止接觸的未對準。

參照圖14b，第二圖案pt2b可以是通過對于第一圖案pt1執(zhí)行opc而形成的圖案。與第一圖案pt1在y方向上的位置相比，第二圖案pt2b沿著y方向的位置可以在正方向上偏移第二差值dv2。然后，第二差值dv2可以大于圖14a的第一差值dv1。

根據(jù)本實施方式，第二差值dv2可以通過第一圖案pt1的第一位置與第二圖案pt2的第二位置之間的差值而獲得。隨后，通過比較第二差值dv2與偏移值sv1而確定第二差值dv2是否在opc容限內(nèi)。在圖14b中，第二差值dv2的方向和偏移值sv1的方向可以相同，但是第二差值dv2與偏移值sv1之間的差可以大于參考值。然后，假設opc失敗，可以確定第二opc要被執(zhí)行。

參照圖14c，第二圖案pt2c可以是通過對于第一圖案pt1執(zhí)行opc而形成的圖案。與第一圖案pt1在y方向上的位置相比，第二圖案pt2c沿著y方向的位置可以在負方向上偏移第三差值dv3。

根據(jù)本實施方式，第三差值dv3可以通過第一圖案pt1的第一位置與第二圖案pt2c的第二位置之間的差值而獲得。隨后，通過比較第三差值dv3與偏移值sv1而確定第三差值dv3是否在opc容限內(nèi)。在圖14c中，第三差值dv3與偏移值sv1之間的差小于參考值，但是第三差值dv3的方向與偏移值sv1的方向可以不同。然后，假設opc失敗，可以確定第二opc要被執(zhí)行。

參照圖14d，第二圖案pt2d可以是通過對于第一圖案pt1執(zhí)行opc而形成的圖案。與第一圖案pt1在y方向上的位置相比，第二圖案pt2d沿著y方向的位置可以在負方向上偏移第四差值dv4。

根據(jù)本實施方式，第四差值dv4可以通過第一圖案pt1的第一位置與第二圖案pt2d的第二位置之間的差值而獲得。隨后，通過比較第四差值dv4與偏移值sv1而確定第四差值dv4是否在opc容限內(nèi)。在圖14d中，第四差值dv4與偏移值sv1之間的差大于參考值，但是第四差值dv4的方向與偏移值sv1的方向可以不同。然后，假設opc失敗，可以確定第二opc要被執(zhí)行。

圖15a至17b示出根據(jù)一些實施方式的用于外圍電路區(qū)域的圖案偏移值計算方法。

參照圖15a，堆疊存儲器件可以實現(xiàn)在半導體芯片cha中。半導體芯片cha可以包括存儲單元陣列區(qū)域410a和410b、行解碼器區(qū)域420a至420c、第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c。行解碼器區(qū)域420a至420c可以在x方向上鄰近于存儲單元陣列區(qū)域410a和410b。行解碼器可以布置在行解碼器區(qū)域420a至420c中。

第一外圍電路區(qū)域430a和430b可以在y方向上鄰近于存儲單元陣列區(qū)域410a和410b。例如，頁面緩沖器、數(shù)據(jù)輸入/輸出電路等等可以布置在第一外圍電路區(qū)域430a和430b中。第二外圍電路區(qū)域440a至440c可以在x方向上鄰近于第一外圍電路區(qū)域430a和430b，并且可以在y方向上鄰近于行解碼器區(qū)域420a至420c。例如，連接到公共源線csl的放電電路等等可以布置在第二外圍電路區(qū)域440a至440c中。

在本實施方式中，可以計算對于布置在第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c中的第一圖案的偏移值。對于這樣的第一圖案的偏移值可以通過應用相同的計算公式到第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c而計算。即，可以確定用于計算偏移值的計算公式而與x坐標無關(guān)。

例如，在以相應于y坐標為0的參考線作為中心時，對于在第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c中布置在參考線以上的第一圖案的偏移值可以由+a1確定。對于在第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c中布置在參考線以下的第一圖案的偏移值可以由-a1確定。

例如，在以相應于y坐標為0的參考線作為中心時，對于在第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c中布置在參考線以上的第一圖案的偏移值可以通過應用第一計算公式而確定。對于在第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c中布置在參考線以下的第一圖案的偏移值可以通過應用第二計算公式而確定。

參照圖15b，堆疊存儲器件可以實現(xiàn)在半導體芯片cha'中。根據(jù)本實施方式的半導體芯片chb'是圖15a的半導體芯片cha的變型實施方式，在下文將僅僅主要描述其間的差別。

在本實施方式中，對于布置在行解碼器區(qū)域420a至420c中的第一圖案的偏移值可以通過應用第一計算公式到行解碼器區(qū)域420a至420c而計算。即，可以基于y坐標確定用于計算偏移值的計算公式而與x坐標無關(guān)。例如，在以根據(jù)y坐標的第一參考線作為中心時，對于在行解碼器區(qū)域420a至420c中布置在第一參考線以上的第一圖案的偏移值可以由+a2確定。對于在行解碼器區(qū)域420a至420c中布置在第一參考線以下的第一圖案的偏移值可以由-a2確定。例如，第一計算公式可以由線性函數(shù)實現(xiàn)。

在本實施方式中，可以計算對于布置在第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c中的第一圖案的偏移值。對于這樣的第一圖案的偏移值可以通過應用與應用于行解碼器區(qū)域420a至420c的第一計算公式不同的第二計算公式到第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c而計算。即，可以基于y坐標確定用于計算偏移值的計算公式而與x坐標無關(guān)。

在本實施方式中，可以計算對于布置在第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c中的第一圖案的偏移值。對于這樣的第一圖案的偏移值可以通過應用應用于行解碼器區(qū)域420a至420c的第一計算公式到第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c而計算。此外，在實施方式中，對于布置在行解碼器區(qū)域420a至420c中的第一圖案的偏移值可以通過應用第一計算公式到行解碼器區(qū)域420a至420c而計算。偏移值不是必須對于布置在第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c中的第一圖案單獨地計算。

參照圖16a，堆疊存儲器件可以實現(xiàn)在半導體芯片chb中。根據(jù)本實施方式的半導體芯片chb是圖15a的半導體芯片cha的變型實施方式，在下文將僅僅主要描述其間的差別。在實施方式中，第二外圍電路區(qū)域440a至440c可以根據(jù)它們的x坐標分別被分成多個區(qū)域。

在本實施方式中，可以通過應用不同的計算公式到第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c而計算對于布置在第一外圍電路區(qū)域430a和430b以及第二外圍電路區(qū)域440a至440c中的第一圖案的偏移值。即，可以基于y坐標、基于x坐標和y坐標來確定用于計算偏移值的計算公式。

例如，在以相應于y坐標為0的參考線作為中心時，對于第一外圍電路區(qū)域430a和430b中布置在參考線以上的第一圖案的偏移值可以由+a1確定。對于第一外圍電路區(qū)域430a至430b中布置在參考線以下的第一圖案的偏移值可以由-a1確定。此外，對于在第二外圍電路區(qū)域440a至440c中布置在參考線以上的第一圖案的偏移值可以由+b1確定。對于在第二外圍電路區(qū)域440a至440c中布置在參考線以下的第一圖案的偏移值可以由-b1確定。

例如，在以相應于y坐標為0的參考線作為中心時，對于第一外圍電路區(qū)域430a和430b中布置在參考線以上的第一圖案的偏移值可以通過應用第一計算公式而確定。對于在第一外圍電路區(qū)域430a至430b中布置在參考線以下的第一圖案的偏移值可以通過應用第二計算公式而確定。此外，對于在第二外圍電路區(qū)域440a至440c中布置在參考線以上的第一圖案的偏移值可以通過應用第三計算公式而確定。對于在第二外圍電路區(qū)域440a至440c中布置在參考線以下的第一圖案的偏移值可以通過應用第四計算公式而確定。

參照圖16b，堆疊存儲器件可以實現(xiàn)在半導體芯片chb'中。根據(jù)本實施方式的半導體芯片chb'是圖16a的半導體芯片chb的變型實施方式，在下文將僅僅主要描述其間的差別。

在本實施方式中，對于布置在行解碼器區(qū)域420a至420c中的第一圖案的偏移值可以通過應用第一計算公式到行解碼器區(qū)域420a至420c而計算。即，可以基于y坐標確定用于計算偏移值的計算公式而與x坐標無關(guān)。例如，在以根據(jù)y坐標的第一參考線作為中心時，對于在行解碼器區(qū)域420a至420c中布置在第一參考線以上的第一圖案的偏移值可以由+a2確定。對于在行解碼器區(qū)域420a至420c中布置在第一參考線以下的第一圖案的偏移值可以由-a2確定。例如，第一計算公式可以由線性函數(shù)實現(xiàn)。

參照圖17a，堆疊存儲器件可以實現(xiàn)在半導體芯片chc中。根據(jù)本實施方式的半導體芯片chc是圖15a的半導體芯片cha的變型實施方式，在下文將僅僅主要描述其間的差別。

在實施方式中，第一和第二中心外圍電路區(qū)域431a和431b可以根據(jù)它們的x坐標分別被分成多個區(qū)域。在實施方式中，第一和第二邊緣外圍電路區(qū)域432a至432d可以根據(jù)它們的x坐標分別被分成多個區(qū)域。在實施方式中，第二外圍電路區(qū)域440a至440c可以根據(jù)它們的x坐標分別被分成多個區(qū)域。

同時，雖然在圖17a中在y方向上鄰近于第一存儲單元陣列區(qū)域410a的外圍電路區(qū)域被分成第一中心外圍電路區(qū)域431a以及第一邊緣外圍電路區(qū)域432a和432b，但外圍電路區(qū)域不限于此。在另一實施方式中，在y方向上鄰近于第一存儲單元陣列區(qū)域410a的外圍電路區(qū)域可以根據(jù)它們的x坐標被分成多個區(qū)域。例如，在y方向上鄰近于第一存儲單元陣列區(qū)域410a的外圍電路區(qū)域可以被分成左外圍電路區(qū)域和右外圍電路區(qū)域。類似地，在y方向上鄰近于第二存儲單元陣列區(qū)域410b的外圍電路區(qū)域可以被分成左外圍電路區(qū)域和右外圍電路區(qū)域。

第一中心外圍電路區(qū)域431a可以在y方向上鄰近于存儲單元陣列區(qū)域410a的中心區(qū)域。通過多個中心位線連接到存儲單元陣列區(qū)域410a的中心區(qū)域的器件可以布置在第一中心外圍電路區(qū)域431a中。第二中心外圍電路區(qū)域431b可以在y方向上鄰近于存儲單元陣列區(qū)域410b的中心區(qū)域。通過多個中心位線連接到存儲單元陣列區(qū)域410b的中心區(qū)域的器件可以布置在第二中心外圍電路區(qū)域431b中。布置在第一中心外圍電路區(qū)域431a和第二中心外圍電路區(qū)域431b中的晶體管將被稱為中心晶體管。

第一邊緣外圍電路區(qū)域432a和432b可以在y方向上鄰近于存儲單元陣列區(qū)域410a的邊緣區(qū)域。通過多個邊緣位線連接到存儲單元陣列區(qū)域410a的邊緣區(qū)域的器件可以布置在第一邊緣外圍電路區(qū)域432a和432b中。第二邊緣外圍電路區(qū)域432c和432d可以在y方向上鄰近于存儲單元陣列區(qū)域410b的邊緣區(qū)域。通過多個邊緣位線連接到存儲單元陣列區(qū)域410b的邊緣區(qū)域的器件可以布置在第二邊緣外圍電路區(qū)域432c和432d中。布置在第一和第二邊緣外圍電路區(qū)域432a至432d中的晶體管將被稱為邊緣晶體管。

在本實施方式中，可以對于布置在第一和第二中心外圍電路區(qū)域431a和431b、第一和第二邊緣外圍電路區(qū)域432a至432d、第二外圍電路區(qū)域440a至440c中的第一圖案計算偏移值?？梢酝ㄟ^應用不同的計算公式到第一和第二中心外圍電路區(qū)域431a和431b、第一和第二邊緣外圍電路區(qū)域432a至432d以及第二外圍電路區(qū)域440a至440c而計算偏移值。即，用于計算偏移值的計算公式可以基于x坐標和y坐標。

例如，在以相應于y坐標為0的參考線作為中心時，對于第一和第二中心外圍電路區(qū)域431a和431b中布置在參考線以上的第一圖案的偏移值可以由+a1確定。對于第一和第二中心外圍電路區(qū)域431a和431b中布置在參考線以下的第一圖案的偏移值可以由-a1確定。此外，對于第一和第二邊緣外圍電路區(qū)域432a至432d中布置在參考線以上的第一圖案的偏移值可以由+c1確定。對于在第一和第二邊緣外圍電路區(qū)域432a至432d中布置在參考線以下的第一圖案的偏移值可以由-c1確定。此外，對于在第二外圍電路區(qū)域440a至440c中布置在參考線以上的第一圖案的偏移值可以由+b1確定。對于在第二外圍電路區(qū)域440a至440c中布置在參考線以下的第一圖案的偏移值可以由-b1確定。

例如，在以相應于y坐標為0的參考線作為中心時，對于第一和第二中心外圍電路區(qū)域431a和431b中布置在參考線以上的第一圖案的偏移值可以通過應用第一函數(shù)而確定。對于在第一和第二中心外圍電路區(qū)域431a至431b中布置在參考線以下的第一圖案的偏移值可以通過應用第二函數(shù)而確定。此外，對于在第一和第二邊緣外圍電路區(qū)域432a至432d中布置在參考線以上的第一圖案的偏移值可以通過應用第三函數(shù)而確定。對于在第一和第二邊緣外圍電路區(qū)域432a至432d中布置在參考線以下的第一圖案的偏移值可以通過應用第四函數(shù)而確定。此外，對于在第二外圍電路區(qū)域440a至440c中布置在參考線以上的第一圖案的偏移值可以通過應用第五函數(shù)而確定。對于在第二外圍電路區(qū)域440a至440c中布置在參考線以下的第一圖案的偏移值可以通過應用第六函數(shù)而確定。在實施方式中，第一至第六函數(shù)可以都彼此不同。在實施方式中，第一至第六函數(shù)的至少兩個可以相同。在實施方式中，所有的第一至第六函數(shù)可以相同。

參照圖17b，堆疊存儲器件可以實現(xiàn)在半導體芯片chc'中。根據(jù)本實施方式的半導體芯片chc'是圖17a的半導體芯片chc的變型實施方式，在下文將僅僅主要描述其間的差別。

在本實施方式中，對于布置在行解碼器區(qū)域420a至420c中的第一圖案的偏移值可以通過應用第一計算公式到行解碼器區(qū)域420a至420c而計算。即，可以基于y坐標確定用于計算偏移值的計算公式而與x坐標無關(guān)。例如，在以根據(jù)y坐標的第一參考線作為中心時，對于在行解碼器區(qū)域420a至420c中布置在第一參考線以上的第一圖案的偏移值可以由+a2確定。對于在行解碼器區(qū)域420a至420c中布置在第一參考線以下的第一圖案的偏移值可以由-a2確定。例如，第一計算公式可以由線性函數(shù)實現(xiàn)。

圖18是示出根據(jù)實施方式的堆疊存儲器件的截面圖。

參照圖18，堆疊存儲器件500相應于根據(jù)初始布局制造的理想情況。假設外圍電路區(qū)域510b沒有由于單元陣列形成工藝引起的模應力或者通道孔應力而偏移，柵極接觸530可以與晶體管tr的柵電極520對準。

堆疊存儲器件500a相應于根據(jù)初始布局制造而不執(zhí)行根據(jù)一實施方式的opc檢驗(例如，圖9的方法)的實際情況。與堆疊存儲器件500相比，由于單元陣列形成工藝引起的模應力或者通道孔應力，布置在外圍電路區(qū)域510b中的晶體管tr可以朝向存儲單元陣列區(qū)域510a偏移d1。因此，柵極接觸530可以與晶體管tr的柵電極520a未對準。

堆疊存儲器件500b相應于通過執(zhí)行根據(jù)一實施方式的opc檢驗(例如，圖9的方法)而制造的情況。根據(jù)本實施方式，確定是否將要再次執(zhí)行opc可以通過預先計算相應于柵極接觸530b的接觸圖案的偏移值，并且比較初始布局的接觸圖案與已經(jīng)執(zhí)行opc的接觸圖案的差值和偏移值而進行。因此，與初始布局的接觸圖案相比，校正的接觸圖案可以朝向存儲單元陣列區(qū)域510a偏移d1。當柵極接觸530b通過利用根據(jù)校正的接觸圖案制造的掩模而形成時，柵極接觸530b可以與柵電極520b對準，即使它在單元陣列形成工藝之后被形成。

圖19是根據(jù)實施方式的設計堆疊存儲器件的布局的方法的流程圖。

參照圖19，在操作s310中，檢查在堆疊存儲器件的初始布局中的第一圖案的第一位置。在操作s330中，根據(jù)第一位置計算第一圖案的偏移值。在操作s350中，獲得通過第一opc獲得的第二圖案的第二位置與第一位置之間的差值。對于第一圖案執(zhí)行第一opc的操作可以進一步包括在操作s330與操作s350之間。

在操作s370中，基于偏移值和差值確定是否將要執(zhí)行第二opc。在操作s390中，基于第二圖案或者通過第二opc形成的第三圖案形成最終布局。對于第二圖案執(zhí)行第二opc的操作可以進一步包括在操作s370與操作s390之間。

圖20是根據(jù)實施方式的制造堆疊存儲器件的方法的流程圖。

參照圖20，在操作s410中，設計堆疊存儲器件的布局。在操作s420中，根據(jù)堆疊存儲器件的布局中的第一圖案的第一位置而計算第一圖案的偏移值。在操作s430中，獲得通過第一opc形成的第二圖案的第二位置與第一位置之間的差值。對于第一圖案執(zhí)行第一opc的操作可以進一步包括在操作s420與操作s430之間。

在操作s440中，基于偏移值和差值確定是否將要執(zhí)行第二opc。在操作s450中，基于第二圖案或者通過第二opc形成的第三圖案形成掩模。對于第二圖案執(zhí)行第二opc的操作可以進一步包括在操作s440與操作s450之間。在操作s460中，通過利用掩模的光刻工藝形成堆疊存儲器件。

圖21是根據(jù)一些實施方式的堆疊存儲器件1000的框圖。

參照圖21，堆疊存儲器件1000可以包括存儲單元陣列1100、行解碼器1200、頁面緩沖器1300、輸入/輸出緩沖器1400、控制邏輯電路1500和電壓發(fā)生器1600。外圍電路諸如行解碼器、頁面緩沖器1300、輸入/輸出緩沖器1400、控制邏輯電路1500和電壓發(fā)生器1600可以在第一方向上鄰近于存儲單元陣列1100布置。

在實施方式中，第一方向可以相應于圖2的y方向。外圍電路可以包括電連接到存儲單元陣列1100的多個晶體管。當堆疊存儲器件1000通過圖1、9、19或者20的方法制造時，連接到多個晶體管中的第一晶體管的接觸在第一方向上的位置可以基本上相同。第一晶體管與存儲單元陣列1100的距離可以相同。例如，接觸可以是分別連接到晶體管的柵電極的柵極接觸。根據(jù)本實施方式，柵電極可以與相應的柵極接觸對準。

在實施方式中，第一方向可以相應于圖2的y方向。外圍電路可以包括電連接到存儲單元陣列1100的第一區(qū)域的晶體管以及電連接到存儲單元陣列1100的第二區(qū)域的晶體管。這里，雖然存儲單元陣列1100被分成兩個區(qū)域，但是存儲單元陣列1100不限于此，并且存儲單元陣列1100可以被分成三個或更多區(qū)域。因此，外圍電路也可以被分成三個或更多區(qū)域。當堆疊存儲器件1000通過圖1、9、19或者20的方法制造時，連接到被電連接到第一區(qū)域的晶體管中的第一晶體管的第一接觸在第一方向上的第一位置可以基本上相同。第一晶體管與存儲單元陣列1100的距離可以相同。此外，連接到被電連接到第二區(qū)域的晶體管中的第二晶體管的第二接觸的第二位置可以基本上相同。第二晶體管與存儲單元陣列1100的距離可以相同。

例如，第一方向可以相應于圖2的y方向，存儲單元陣列1100的第一區(qū)域可以是中心區(qū)域，并且存儲單元陣列1100的第二區(qū)域可以是邊緣區(qū)域。然后，外圍電路可以包括電連接到存儲單元陣列1100的中心區(qū)域的中心晶體管以及電連接到存儲單元陣列1100的邊緣區(qū)域的邊緣晶體管。當堆疊存儲器件1000通過圖1、9、19或者20的方法制造時，連接到中心晶體管中的第一晶體管的第一接觸在第一方向上的第一位置可以基本上相同。第一晶體管與存儲單元陣列1100的距離可以相同。此外，連接到邊緣晶體管中的第二晶體管的第二接觸的第二位置可以基本上相同。第二晶體管與存儲單元陣列1100的距離可以相同。

當從存儲單元陣列1100到第一晶體管的距離以及從存儲單元陣列1100到第二晶體管的距離相同時，第一位置和第二位置可以不同。例如，第一接觸可以是分別連接到第一晶體管的第一柵電極的第一柵極接觸。第二接觸可以是分別連接到第二晶體管的第二柵電極的第二接觸。根據(jù)本實施方式，第一柵電極可以分別對準相應的第一柵極接觸，第二柵電極可以分別對準相應的第二柵極接觸。

在實施方式中，第一方向可以相應于圖2的x方向。外圍電路可以包括電連接到存儲單元陣列1100的多個晶體管。當堆疊存儲器件1000通過圖1、9、19或者20的方法制造時，連接到多個晶體管中的第一晶體管的第一接觸的第一位置可以基本上相同。第一接觸沿著y方向的第一位置可以相同。例如，接觸可以是分別連接到晶體管的柵電極的柵極接觸。根據(jù)本實施方式，柵電極可以與相應的柵極接觸對準。

存儲單元陣列1100可以布置在存儲單元陣列區(qū)域(例如，圖2的110a和110a'、圖10的210a和210b、圖15a至17b的410a和410b或者圖18的510a)中。行解碼器1200、頁面緩沖器1300、輸入/輸出緩沖器1400、控制邏輯電路1500或者電壓發(fā)生器1600可以布置在外圍電路區(qū)域(例如，圖2的pa、圖10的230、圖15a至17b的430a、430b、440a至440c、431a、431b以及432a至432d、或者圖18的510b)中。

雖然以上已經(jīng)參照附圖描述了實施方式，應該理解，這些實施方式僅作為例示給出，并且可以進行各種變型、變化和改變而不脫離本公開的精神和范圍。因此，本公開的真正技術(shù)范圍將由權(quán)利要求的技術(shù)精神來確定。

本申請要求于2016年2月25日在韓國專利局提交的韓國專利申請第10-2016-0022824號的優(yōu)先權(quán)權(quán)益，其公開通過引用整體包括在此。