移位寄存電路及其驅(qū)動方法、掃描驅(qū)動電路、顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示技術(shù)領(lǐng)域，具體涉及一種移位寄存電路及其驅(qū)動方法、掃描驅(qū)動電路、顯示裝置。
【背景技術(shù)】
[0002]相較于傳統(tǒng)工藝，GOA(Gate Drive on Array，陣列基板行驅(qū)動)技術(shù)不僅可以實現(xiàn)顯示面板兩邊對稱的美觀設(shè)計，也省去了掃描驅(qū)動芯片的綁定區(qū)域以及例如扇出區(qū)的布線區(qū)域，有利于窄邊框設(shè)計的實現(xiàn)。同時，由于可以省去行方向上的芯片綁定工藝，對整體的產(chǎn)能、良率的提升以及成本的降低也很有利。
[0003]—種主要由薄膜晶體管(Thin Film Transistor，TFT)構(gòu)成的GOA電路中，包括用于在第一節(jié)點處為高電平時下拉第二節(jié)點處電位的一個晶體管，以及用于在時鐘信號的控制下上拉第二節(jié)點電位的另一晶體管。由此，要使工作狀態(tài)下的第二節(jié)點處于足夠高的電位，就要使前一晶體管具有足夠大的寬長比，這樣會不可避免地增大GOA電路的所占面積；更重要的是，同時對第二節(jié)點的上拉與下拉會形成一數(shù)值相對很大的電流，為GOA電路帶來一數(shù)值不小的電路功耗，影響整體的產(chǎn)品性能。

【發(fā)明內(nèi)容】

[0004]針對現(xiàn)有技術(shù)中的缺陷，本發(fā)明提供移位寄存電路及其驅(qū)動方法、掃描驅(qū)動電路、顯示裝置，可以解決現(xiàn)有GOA電路中對第二節(jié)點的上拉與下拉會增加電路所占面積、增大電路功耗的問題。
[0005]第一方面，本發(fā)明提供了一種移位寄存電路，包括輸入端、復(fù)位端和輸出端，還包括:
[0006]輸入模塊，用于在輸入端所接信號的控制下上拉第一節(jié)點處的電位，并在復(fù)位端所接信號的控制下下拉所述第一節(jié)點處的電位；
[0007]輸出模塊，用于在所述第一節(jié)點處為高電平時上拉所述輸出端處的電位；
[0008]下拉模塊，用于在第二節(jié)點處為高電平時下拉所述第一節(jié)點處電位和所述輸出端處的電位；
[0009]第一上拉模塊，用于在第三節(jié)點處為高電平時利用第一時鐘信號周期性上拉所述第二節(jié)點處的電位；
[0010]第二上拉模塊，用于在第一節(jié)點處為低電平時利用第二時鐘信號周期性上拉所述第三節(jié)點處的電位；
[0011]其中，所述第一時鐘信號與所述第二時鐘信號處于有效電平的時間段相互錯開。
[0012]可選地，所述輸入模塊包括第一晶體管和第二晶體管，其中:
[0013]所述第一晶體管的柵極連接所述輸入端，源極與漏極中的一個連接第一偏置電壓線，另一個連接所述第一節(jié)點；
[0014]所述第二晶體管的柵極連接所述復(fù)位端，源極與漏極中的一個連接所述第一節(jié)點，另一個連接第二偏置電壓線。
[0015]可選地，所述輸出模塊包括第三晶體管和第一電容，其中:
[0016]所述第三晶體管的柵極連接所述第一節(jié)點，源極與漏極中的一個連接所述第二時鐘信號，另一個連接所述輸出端；
[0017]所述第一電容的第一端連接所述第一節(jié)點，第二端連接所述輸出端。
[0018]可選地，所述下拉模塊包括第四晶體管、第五晶體管、第六晶體管、第七晶體管和第二電容，其中:
[0019]所述第四晶體管的柵極連接所述第二節(jié)點，源極與漏極中的一個連接所述輸出端，另一個連接低電平電壓線；
[0020]所述第五晶體管的柵極連接所述第一節(jié)點，源極與漏極中的一個連接所述第二節(jié)點，另一個連接低電平電壓線；
[0021]所述第六晶體管的柵極連接所述第二節(jié)點，源極與漏極中的一個連接所述第一節(jié)點，另一個連接低電平電壓線；
[0022]所述第七晶體管的柵極連接所述輸出端，源極與漏極中的一個連接所述第二節(jié)點，另一個連接低電平電壓線；
[0023]所述第二電容的第一端連接所述第二節(jié)點，第二端連接低電平電壓線。
[0024]可選地，所述第一上拉模塊包括第八晶體管和第九晶體管，其中:
[0025]所述第八晶體管的柵極連接所述第三節(jié)點，源極與漏極中的一個連接所述第一時鐘信號，另一個連接所述第九晶體管；
[0026]所述第九晶體管的柵極連接所述第一時鐘信號，源極與漏極中的一個連接所述第八晶體管，另一個連接所述第二節(jié)點。
[0027]可選地，所述第二上拉模塊包括第十晶體管和第十一晶體管，其中:
[0028]所述第十晶體管的柵極連接所述第二時鐘信號，源極與漏極中的一個連接所述第二時鐘信號，另一個連接所述第三節(jié)點；
[0029]所述第十一晶體管的柵極連接所述第一節(jié)點，源極與漏極中的一個連接所述第三節(jié)點，另一個連接低電平電壓線。
[0030]第二方面，本發(fā)明還提供了一種上述任意一種移位寄存電路的驅(qū)動方法，包括:
[0031]在第一階段內(nèi)向所述輸入端施加輸入信號，以使所述輸入模塊上拉所述第一節(jié)點處的電位，并使所述輸出模塊在所述第一節(jié)點處為高電平的第二階段內(nèi)上拉所述輸出端處的電位；
[0032]在第三階段內(nèi)向所述復(fù)位端施加復(fù)位信號，以使所述輸入模塊下拉所述第一節(jié)點處的電位，并使所述下拉模塊在第二節(jié)點處為高電平時下拉所述第一節(jié)點及所述輸出端處的電位；
[0033]其中，所述第二上拉模塊在第一節(jié)點處為低電平時利用第二時鐘信號周期性上拉所述第三節(jié)點處的電位；所述第一上拉模塊在第三節(jié)點處為高電平時利用第一時鐘信號周期性上拉所述第二節(jié)點處的電位。
[0034]第三方面，本發(fā)明還提供了一種掃描驅(qū)動電路，包括多級移位寄存器單元，每一級移位寄存器單7Π均具有上述任意一種移位寄存電路的電路結(jié)構(gòu)。
[0035]第四方面，本發(fā)明還提供了一種陣列基板，包括基板和形成在所述基板上的上述任意一種掃描驅(qū)動電路。
[0036]第五方面，本發(fā)明還提供了一種顯示裝置，包括上述任意一種陣列基板。
[0037]由上述技術(shù)方案可知，本發(fā)明基于第一上拉模塊和第二上拉模塊的設(shè)置，可以在第一節(jié)點處為高電平的期間不對第二節(jié)點處電位進行上拉，因而下拉模塊不需要很大的下拉能力也能將此時的第二節(jié)點維持在足夠低的電位。由此，本發(fā)明可以解決現(xiàn)有GOA電路存在對第二節(jié)點同時進行上拉與下拉的問題，有助于減小電路所占面積、減小電路功耗。
【附圖說明】
[0038]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡單的介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0039]圖1是本發(fā)明一個實施例中一種移位寄存電路的結(jié)構(gòu)框圖；
[0040]圖2是本發(fā)明一個實施例中一種移位寄存電路的電路結(jié)構(gòu)圖；
[0041]圖3是圖2所不的一種移位寄存電路的電路仿真時序圖；
[0042]圖4是一種對照的移位寄存電路的電路仿真時序圖；
[0043]圖5是本發(fā)明一個實施例中一種移位寄存電路的驅(qū)動方法的步驟流程示意圖。
【具體實施方式】
[0044]為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0045]圖1是本發(fā)明一個實