本發(fā)明涉及顯示驅(qū)動(dòng)技術(shù)領(lǐng)域，尤其涉及一種柵極驅(qū)動(dòng)電路、柵極驅(qū)動(dòng)方法和顯示裝置。

背景技術(shù)：

隨著顯示技術(shù)的發(fā)展，市場端對顯示面板的信賴性要求越來越高，采用傳統(tǒng)設(shè)計(jì)方法的GOA(Gate On Array，設(shè)置在陣列基板上的柵極驅(qū)動(dòng)電路)電路在惡劣環(huán)境中運(yùn)行也暴露出越來越多問題。例如，在高溫高濕條件下，GOA電路包括的TFT(Thin Film Transistor，薄膜晶體管)器件特性變化，TFT器件的關(guān)態(tài)漏電流大幅增大，直接會(huì)導(dǎo)致在柵極驅(qū)動(dòng)信號(hào)輸出階段顯示存儲(chǔ)單元因?yàn)槁╇姸鴮?dǎo)致電量保持特性變差，從而使得由顯示存儲(chǔ)單元維持的上拉節(jié)點(diǎn)的電位無法保持為高電平，以致GOA電路將無法正常輸出柵極驅(qū)動(dòng)信號(hào)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的主要目的在于提供一種柵極驅(qū)動(dòng)電路、柵極驅(qū)動(dòng)方法和顯示裝置，解決現(xiàn)有的柵極驅(qū)動(dòng)電路由于顯示存儲(chǔ)單元漏電從而導(dǎo)致在輸出階段上拉節(jié)點(diǎn)的電位無法保持為高電平，從而導(dǎo)致無柵極驅(qū)動(dòng)信號(hào)輸出的問題。

為了達(dá)到上述目的，本發(fā)明提供了一種柵極驅(qū)動(dòng)電路，包括：上拉節(jié)點(diǎn)控制單元，分別與輸入端、復(fù)位端、上拉節(jié)點(diǎn)和下拉節(jié)點(diǎn)連接；下拉節(jié)點(diǎn)控制單元，分別與下拉控制電壓端、所述上拉節(jié)點(diǎn)和所述下拉節(jié)點(diǎn)連接；顯示存儲(chǔ)單元，第一端與所述上拉節(jié)點(diǎn)連接，第二端與柵極驅(qū)動(dòng)信號(hào)輸出端連接；以及，輸出單元；所述柵極驅(qū)動(dòng)電路還包括補(bǔ)償存儲(chǔ)單元和補(bǔ)償存儲(chǔ)控制單元；所述補(bǔ)償存儲(chǔ)單元的第一端與所述柵極驅(qū)動(dòng)信號(hào)輸出端連接；

所述下拉節(jié)點(diǎn)控制單元用于在輸出階段當(dāng)所述上拉節(jié)點(diǎn)的電位小于預(yù)定電位時(shí)控制所述下拉節(jié)點(diǎn)與所述下拉控制電壓端連接，以控制所述下拉節(jié)點(diǎn)的電位為高電平；

所述補(bǔ)償存儲(chǔ)控制單元分別與所述輸入端、所述下拉控制電壓端、所述上拉節(jié)點(diǎn)、所述下拉節(jié)點(diǎn)、所述補(bǔ)償存儲(chǔ)單元的第二端連接，用于在輸入階段在所述輸入端的控制下控制所述下拉控制電壓端與所述補(bǔ)償存儲(chǔ)單元的第二端連接，以對所述補(bǔ)償存儲(chǔ)單元進(jìn)行充電，還用于在輸出階段當(dāng)所述下拉節(jié)點(diǎn)的電位為高電平時(shí)控制所述補(bǔ)償存儲(chǔ)單元的第二端與所述上拉節(jié)點(diǎn)連接。

實(shí)施時(shí)，所述補(bǔ)償存儲(chǔ)控制單元包括：

第一補(bǔ)償存儲(chǔ)控制晶體管，柵極與所述輸入端連接，第一極與所述補(bǔ)償存儲(chǔ)單元的第二端連接，第二極與所述下拉控制電壓端連接；以及，

第二補(bǔ)償存儲(chǔ)控制晶體管，柵極與所述下拉節(jié)點(diǎn)連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極與所述下拉控制電壓端連接。

實(shí)施時(shí)，所述第一補(bǔ)償存儲(chǔ)控制晶體管和所述第二補(bǔ)償存儲(chǔ)控制晶體管都為n型晶體管。

實(shí)施時(shí)，所述補(bǔ)償存儲(chǔ)控制單元還與所述復(fù)位端連接，具體用于在輸出階段當(dāng)所述下拉節(jié)點(diǎn)的電位為高電平時(shí)控制所述補(bǔ)償存儲(chǔ)單元的第二端與所述上拉節(jié)點(diǎn)連接，還用于在復(fù)位階段在所述復(fù)位端的控制下控制所述補(bǔ)償存儲(chǔ)單元的第二端與所述上拉節(jié)點(diǎn)不連接。

實(shí)施時(shí)，所述補(bǔ)償存儲(chǔ)控制單元包括：

第一補(bǔ)償存儲(chǔ)控制晶體管，柵極與所述輸入端連接，第一極與所述補(bǔ)償存儲(chǔ)單元的第二端連接，第二極與所述下拉控制電壓端連接；

第二補(bǔ)償存儲(chǔ)控制晶體管，柵極與補(bǔ)償控制節(jié)點(diǎn)連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極與所述下拉控制電壓端連接；

第三補(bǔ)償存儲(chǔ)控制晶體管，柵極和第一極都與所述下拉節(jié)點(diǎn)連接，第二極與所述補(bǔ)償控制節(jié)點(diǎn)連接；以及，

第四補(bǔ)償存儲(chǔ)控制晶體管，柵極與所述復(fù)位端連接，第一極與所述補(bǔ)償控制節(jié)點(diǎn)連接，第二極與第一低電平輸出端連接。

實(shí)施時(shí)，所述第一補(bǔ)償存儲(chǔ)控制晶體管、所述第二補(bǔ)償存儲(chǔ)控制晶體管、所述第三補(bǔ)償存儲(chǔ)控制晶體管和所述第四補(bǔ)償存儲(chǔ)控制晶體管都為n型晶體管。

實(shí)施時(shí)，所述補(bǔ)償存儲(chǔ)單元包括補(bǔ)償電容單元。

實(shí)施時(shí)，所述下拉節(jié)點(diǎn)控制單元還用于當(dāng)所述上拉節(jié)點(diǎn)的電位大于所述預(yù)定電位時(shí)控制所述下拉節(jié)點(diǎn)與第一低電平輸入端連接，當(dāng)所述上拉節(jié)點(diǎn)的電位小于所述預(yù)定電位并所述下拉控制電壓端輸入高電平時(shí)控制所述下拉節(jié)點(diǎn)與所述下拉控制電壓端連接。

實(shí)施時(shí)，所述下拉節(jié)點(diǎn)控制單元包括：

第一下拉控制晶體管，柵極與所述上拉節(jié)點(diǎn)連接，第一極與所述下拉節(jié)點(diǎn)連接，第二極與所述第一低電平輸入端連接；

第二下拉控制晶體管，柵極與所述上拉節(jié)點(diǎn)連接，第一極與下拉控制節(jié)點(diǎn)連接，第二極與所述第一低電平輸入端連接；

第三下拉控制晶體管，柵極和第一極都與所述下拉控制電壓端連接，第二極與所述下拉控制節(jié)點(diǎn)連接；以及，

第四下拉控制晶體管，柵極與所述下拉控制節(jié)點(diǎn)連接，第一極與所述下拉控制電壓端連接，第二極與所述下拉節(jié)點(diǎn)連接。

實(shí)施時(shí)，本發(fā)明所述的柵極驅(qū)動(dòng)電路還包括：起始單元，分別與起始端和所述下拉節(jié)點(diǎn)連接，用于在每一幀顯示時(shí)間段所述輸入階段開始之前在所述起始端的控制下控制所述下拉節(jié)點(diǎn)的電位為高電平，以控制對所述上拉節(jié)點(diǎn)和所述柵極驅(qū)動(dòng)信號(hào)輸出端放噪。

本發(fā)明還提供了一種柵極驅(qū)動(dòng)方法，應(yīng)用于上述的柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)方法包括：在每一幀顯示時(shí)間段，

在輸入階段，下拉控制電壓端輸入高電平，在輸入端的控制下，補(bǔ)償存儲(chǔ)控制單元控制下拉控制電壓端與補(bǔ)償存儲(chǔ)單元的第二端連接，以對所述補(bǔ)償存儲(chǔ)單元進(jìn)行充電；

在輸出階段，下拉控制電壓端輸入高電平，當(dāng)所述上拉節(jié)點(diǎn)的電位小于預(yù)定電位時(shí)，下拉節(jié)點(diǎn)控制單元控制下拉節(jié)點(diǎn)與下拉控制電壓端連接，以控制下拉節(jié)點(diǎn)的電位為高電平；當(dāng)所述下拉節(jié)點(diǎn)的電位為高電平時(shí)，所述補(bǔ)償存儲(chǔ)控制單元控制所述補(bǔ)償存儲(chǔ)單元的第二端與所述上拉節(jié)點(diǎn)連接，從而能夠通過所述補(bǔ)償存儲(chǔ)單元拉升所述上拉節(jié)點(diǎn)的電位。

本發(fā)明還提供了一種柵極驅(qū)動(dòng)方法，應(yīng)用于上述的柵極驅(qū)動(dòng)電路，其特征在于，所述柵極驅(qū)動(dòng)方法包括：在每一幀顯示時(shí)間段，

在輸入階段，下拉控制電壓端輸入高電平，在輸入端的控制下，補(bǔ)償存儲(chǔ)控制單元控制下拉控制電壓端與補(bǔ)償存儲(chǔ)單元的第二端連接，以對所述補(bǔ)償存儲(chǔ)單元進(jìn)行充電；

在輸出階段，下拉控制電壓端輸入高電平，當(dāng)所述上拉節(jié)點(diǎn)的電位小于預(yù)定電位時(shí)，下拉節(jié)點(diǎn)控制單元控制下拉節(jié)點(diǎn)與下拉控制電壓端連接，以控制下拉節(jié)點(diǎn)的電位為高電平；當(dāng)所述下拉節(jié)點(diǎn)的電位為高電平時(shí)，所述補(bǔ)償存儲(chǔ)控制單元控制所述補(bǔ)償存儲(chǔ)單元的第二端與上拉節(jié)點(diǎn)連接，從而能夠通過所述補(bǔ)償存儲(chǔ)單元拉升所述上拉節(jié)點(diǎn)的電位；

在復(fù)位階段，在復(fù)位端的控制下，所述補(bǔ)償存儲(chǔ)控制單元控制所述補(bǔ)償控制節(jié)點(diǎn)與所述下拉節(jié)點(diǎn)不連接。

實(shí)施時(shí)，本發(fā)明所述的柵極驅(qū)動(dòng)方法還包括：在每一幀顯示時(shí)間段，

在復(fù)位階段，下拉控制電壓端輸入高電平，在復(fù)位端的控制下，上拉節(jié)點(diǎn)控制單元控制上拉節(jié)點(diǎn)的電位為低電平，下拉節(jié)點(diǎn)控制單元控制下拉節(jié)點(diǎn)與下拉控制電壓端連接，以控制下拉節(jié)點(diǎn)的電位為高電平。

實(shí)施時(shí)，本發(fā)明所述的柵極驅(qū)動(dòng)方法還包括：在每一幀顯示時(shí)間段，

在復(fù)位階段結(jié)束之后，所述下拉控制電壓端輸入低電平，下拉節(jié)點(diǎn)控制單元控制下拉節(jié)點(diǎn)的電位為低電平，所述補(bǔ)償存儲(chǔ)控制單元控制補(bǔ)償存儲(chǔ)單元的第二端與所述上拉節(jié)點(diǎn)不連接。

本發(fā)明還提供了一種顯示裝置，包括上述的柵極驅(qū)動(dòng)電路。

與現(xiàn)有技術(shù)相比，本發(fā)明所述的柵極驅(qū)動(dòng)電路、柵極驅(qū)動(dòng)方法和顯示裝置柵極驅(qū)動(dòng)電路增加了補(bǔ)償存儲(chǔ)單元以及補(bǔ)償存儲(chǔ)控制單元；所述補(bǔ)償存儲(chǔ)控制單元在輸入階段控制通過下拉控制電壓端為補(bǔ)償存儲(chǔ)單元充電，并在輸出階段當(dāng)上拉節(jié)點(diǎn)的電位小于預(yù)定電位(即顯示存儲(chǔ)單元發(fā)生漏電)時(shí)控制補(bǔ)償存儲(chǔ)單元與顯示存儲(chǔ)單元并聯(lián)，以對顯示存儲(chǔ)單元的漏電進(jìn)行補(bǔ)償，從而使得上拉節(jié)點(diǎn)的電位被拉升為高電平，從而能夠?qū)崿F(xiàn)正常柵極驅(qū)動(dòng)信號(hào)輸出。

附圖說明

圖1是本發(fā)明實(shí)施例所述的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)圖；

圖2是本發(fā)明另一實(shí)施例所述的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)圖；

圖3是本發(fā)明又一實(shí)施例所述的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)圖；

圖4是本發(fā)明再一實(shí)施例所述的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)圖；

圖5是本發(fā)明又實(shí)施例所述的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)圖；

圖6是本發(fā)明再一實(shí)施例所述的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)圖；

圖7是本發(fā)明所述的柵極驅(qū)動(dòng)電路的一具體實(shí)施例的電路圖；

圖8是本發(fā)明如圖7所示的柵極驅(qū)動(dòng)電路的具體實(shí)施例在顯示存儲(chǔ)單元漏電時(shí)的工作時(shí)序圖；

圖9是本發(fā)明如圖7所述的柵極驅(qū)動(dòng)電路的具體實(shí)施例在正常工作時(shí)的工作時(shí)序圖；

圖10是本發(fā)明實(shí)施例所述的柵極驅(qū)動(dòng)方法的流程圖；

圖11是本發(fā)明另一實(shí)施例所述的柵極驅(qū)動(dòng)方法的流程圖。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

本發(fā)明所有實(shí)施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)管或其他特性相同的器件。在本發(fā)明實(shí)施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為第一極，另一極稱為第二極。在實(shí)際操作時(shí)，所述第一極可以為漏極，所述第二極可以為源極；或者，所述第一極可以為源極，所述第二極可以為漏極。在本發(fā)明所述的柵極驅(qū)動(dòng)電路的具體實(shí)施例中，以晶體管為n型晶體管為例說明。

如圖1所示，本發(fā)明實(shí)施例所述的柵極驅(qū)動(dòng)電路包括：

上拉節(jié)點(diǎn)控制單元11，分別與輸入端INPUT、復(fù)位端RESET、上拉節(jié)點(diǎn)PU和下拉節(jié)點(diǎn)PD連接；

下拉節(jié)點(diǎn)控制單元12，分別與下拉控制電壓端GCH、所述上拉節(jié)點(diǎn)PU和所述下拉節(jié)點(diǎn)PD連接；

顯示存儲(chǔ)單元13，第一端與所述上拉節(jié)點(diǎn)PU連接，第二端與柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接；以及，

輸出單元14；

如圖1所示，本發(fā)明實(shí)施例所述的柵極驅(qū)動(dòng)電路還包括補(bǔ)償存儲(chǔ)單元15和補(bǔ)償存儲(chǔ)控制單元16；所述補(bǔ)償存儲(chǔ)單元15的第一端與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接；

所述下拉節(jié)點(diǎn)控制單元12用于在輸出階段當(dāng)所述上拉節(jié)點(diǎn)PU的電位小于預(yù)定電位時(shí)控制所述下拉節(jié)點(diǎn)PD與所述下拉控制電壓端GCH連接，以控制所述下拉節(jié)點(diǎn)PD的電位為高電平；

所述補(bǔ)償存儲(chǔ)控制單元16分別與所述輸入端INPUT、所述下拉控制電壓端GCH、所述上拉節(jié)點(diǎn)PU、所述下拉節(jié)點(diǎn)PD和所述補(bǔ)償存儲(chǔ)單元15的第二端連接，用于在輸入階段在所述輸入端INPUT的控制下控制所述下拉控制電壓端GCH與所述補(bǔ)償存儲(chǔ)單元15的第二端連接，以對所述補(bǔ)償存儲(chǔ)單元15進(jìn)行充電，還用于在輸出階段當(dāng)所述下拉節(jié)點(diǎn)PD的電位為高電平時(shí)控制所述補(bǔ)償存儲(chǔ)單元15的第二端與所述上拉節(jié)點(diǎn)PU連接。

在實(shí)際操作時(shí)，所述輸出單元14分別與上拉節(jié)點(diǎn)PU、下拉節(jié)點(diǎn)PD、柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT、時(shí)鐘信號(hào)輸入端CK和輸入第一低電平VGL的第一低電平輸入端連接，用于在所述上拉節(jié)點(diǎn)PU和所述下拉節(jié)點(diǎn)PD的控制下控制所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT與時(shí)鐘信號(hào)輸入端CK和/或第一低電平輸入端連接。

在具體實(shí)施時(shí)，所述預(yù)定電位為所述輸出單元14包括的上拉晶體管的閾值電壓。

與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例所述的柵極驅(qū)動(dòng)電路增加了補(bǔ)償存儲(chǔ)單元15以及補(bǔ)償存儲(chǔ)控制單元16；所述補(bǔ)償存儲(chǔ)控制單元16在輸入階段控制通過下拉控制電壓端GCH為補(bǔ)償存儲(chǔ)單元15充電，并在輸出階段當(dāng)上拉節(jié)點(diǎn)PU的電位小于預(yù)定電位(即顯示存儲(chǔ)單元13發(fā)生漏電)時(shí)控制補(bǔ)償存儲(chǔ)單元15與顯示存儲(chǔ)單元13并聯(lián)，以對顯示存儲(chǔ)單元13的漏電進(jìn)行補(bǔ)償，從而使得上拉節(jié)點(diǎn)PU的電位被拉升為高電平，從而能夠?qū)崿F(xiàn)正常柵極驅(qū)動(dòng)信號(hào)輸出。

具體的，所述補(bǔ)償存儲(chǔ)控制單元16可以包括用于在輸入階段控制通過下拉控制電壓端GCH為補(bǔ)償存儲(chǔ)單元15充電的第一補(bǔ)償存儲(chǔ)控制晶體管，以及用于在輸出階段當(dāng)上拉節(jié)點(diǎn)PU的電位小于預(yù)定電位(即顯示存儲(chǔ)單元13發(fā)生漏電)時(shí)控制補(bǔ)償存儲(chǔ)單元15與顯示存儲(chǔ)單元并聯(lián)以對顯示存儲(chǔ)單元的漏電進(jìn)行補(bǔ)償，從而使得上拉節(jié)點(diǎn)PU的電位被拉升為高電平，從而能夠?qū)崿F(xiàn)正常柵極驅(qū)動(dòng)信號(hào)輸出。

具體的，所述補(bǔ)償存儲(chǔ)控制單元包括：

第一補(bǔ)償存儲(chǔ)控制晶體管，柵極與所述輸入端連接，第一極與所述補(bǔ)償存儲(chǔ)單元的第二端連接，第二極與所述下拉控制電壓端連接；以及，

第二補(bǔ)償存儲(chǔ)控制晶體管，柵極與所述下拉節(jié)點(diǎn)連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極與所述下拉控制電壓端連接。

具體的，所述第一補(bǔ)償存儲(chǔ)控制晶體管和所述第二補(bǔ)償存儲(chǔ)控制晶體管都為n型晶體管。

根據(jù)一種具體實(shí)施方式，如圖2所示，在圖1所示的柵極驅(qū)動(dòng)電路的基礎(chǔ)上，所述補(bǔ)償存儲(chǔ)控制單元16包括：

第一補(bǔ)償存儲(chǔ)控制晶體管M161，柵極與所述輸入端INPUT連接，漏極與所述補(bǔ)償存儲(chǔ)單元15的第二端連接，源極與所述下拉控制電壓端GCH連接；以及，

第二補(bǔ)償存儲(chǔ)控制晶體管M162，柵極與所述下拉節(jié)點(diǎn)PD連接，漏極與所述上拉節(jié)點(diǎn)PU連接，源極與所述下拉控制電壓端GCH連接；

M161和M162都為n型晶體管。

本發(fā)明如圖2所示的柵極驅(qū)動(dòng)電路的實(shí)施例在工作時(shí)，

在輸入階段，下拉控制電壓端GCH輸出入電平，輸入端INPUT輸入的輸入信號(hào)為高電平，M161打開，以使得下拉控制電壓端GCH與補(bǔ)償存儲(chǔ)單元15的第二端連接，以對所述補(bǔ)償存儲(chǔ)單元15進(jìn)行充電；

在輸出階段，下拉控制電壓端GCH輸入高電平，當(dāng)所述上拉節(jié)點(diǎn)PU的電位小于預(yù)定電位(即當(dāng)顯示存儲(chǔ)單元13漏電)時(shí)，下拉節(jié)點(diǎn)控制單元12控制下拉節(jié)點(diǎn)PD與下拉控制電壓端GCH連接，以控制下拉節(jié)點(diǎn)PD的電位為高電平；當(dāng)所述下拉節(jié)點(diǎn)PD的電位為高電平時(shí)，M162打開，以使得所述補(bǔ)償存儲(chǔ)單元15的第二端與所述上拉節(jié)點(diǎn)PU連接，從而能夠通過所述補(bǔ)償存儲(chǔ)單元15拉升所述上拉節(jié)點(diǎn)PU的電位，以能夠通過補(bǔ)償存儲(chǔ)單元15補(bǔ)償所述顯示存儲(chǔ)單元13的漏電，可以有效防止因顯示存儲(chǔ)單元漏電而導(dǎo)致的柵極驅(qū)動(dòng)電路無輸出的情況。

然而，當(dāng)本發(fā)明如圖2所示的柵極驅(qū)動(dòng)電路在工作時(shí)，在復(fù)位階段，處于高電位的下拉節(jié)點(diǎn)PD會(huì)開啟M162，從而使得補(bǔ)償存儲(chǔ)單元15中存儲(chǔ)的電荷流失，至下一幀畫面，需要重新給補(bǔ)償存儲(chǔ)單元15充電。

在實(shí)際操作時(shí)，所述補(bǔ)償存儲(chǔ)單元15可以包括補(bǔ)償電容單元，所述顯示存儲(chǔ)單元13可以包括顯示電容單元。

優(yōu)選的，如圖3所示，所述補(bǔ)償存儲(chǔ)控制單元16還與所述復(fù)位端RESET連接，具體用于在輸出階段當(dāng)所述下拉節(jié)點(diǎn)PD的電位為高電平時(shí)控制所述補(bǔ)償存儲(chǔ)單元15的第二端與所述上拉節(jié)點(diǎn)PU連接，還用于在復(fù)位階段在所述復(fù)位端RESET的控制下控制所述補(bǔ)償存儲(chǔ)單元15的第二端與所述上拉節(jié)點(diǎn)PU不連接。

本發(fā)明如圖3所示的柵極驅(qū)動(dòng)電路的優(yōu)選實(shí)施例通過所述補(bǔ)償存儲(chǔ)控制單元16在復(fù)位階段使得補(bǔ)償存儲(chǔ)單元15中的電荷不會(huì)放掉，從而在下拉控制電壓端GCH在復(fù)位階段結(jié)束后到下一幀開始之前輸入低電平，從而下拉節(jié)點(diǎn)PD的電位在復(fù)位階段結(jié)束后保持為低電平的情況下，可以實(shí)現(xiàn)下一幀不需要重新對補(bǔ)償存儲(chǔ)單元15進(jìn)行充電，從而降低功耗。

具體的，所述補(bǔ)償存儲(chǔ)控制單元包括：

第一補(bǔ)償存儲(chǔ)控制晶體管，柵極與所述輸入端連接，第一極與所述補(bǔ)償存儲(chǔ)單元的第二端連接，第二極與所述下拉控制電壓端連接；

第二補(bǔ)償存儲(chǔ)控制晶體管，柵極與補(bǔ)償控制節(jié)點(diǎn)連接，第一極與所述上拉節(jié)點(diǎn)連接，第二極與所述下拉控制電壓端連接；

第三補(bǔ)償存儲(chǔ)控制晶體管，柵極和第一極都與所述下拉節(jié)點(diǎn)連接，第二極與所述補(bǔ)償控制節(jié)點(diǎn)連接；以及，

第四補(bǔ)償存儲(chǔ)控制晶體管，柵極與所述復(fù)位端連接，第一極與所述補(bǔ)償控制節(jié)點(diǎn)連接，第二極與第一低電平輸入端連接。

具體的，所述第一補(bǔ)償存儲(chǔ)控制晶體管、所述第二補(bǔ)償存儲(chǔ)控制晶體管、所述第三補(bǔ)償存儲(chǔ)控制晶體管和所述第四補(bǔ)償存儲(chǔ)控制晶體管都為n型晶體管。

如圖4所示，在圖1所示的柵極驅(qū)動(dòng)電路的基礎(chǔ)上，所述補(bǔ)償存儲(chǔ)控制單元包括：

第一補(bǔ)償存儲(chǔ)控制晶體管M161，柵極與所述輸入端INPUT連接，漏極與所述補(bǔ)償存儲(chǔ)單元15的第二端連接，源極與所述下拉控制電壓端GCH連接；

第二補(bǔ)償存儲(chǔ)控制晶體管M162，柵極與補(bǔ)償控制節(jié)點(diǎn)PD1連接，漏極與所述上拉節(jié)點(diǎn)PU連接，源極與所述下拉控制電壓端GCH連接；

第三補(bǔ)償存儲(chǔ)控制晶體管M163，柵極和漏極都與所述下拉節(jié)點(diǎn)PD連接，源極與所述補(bǔ)償控制節(jié)點(diǎn)PD1連接；以及，

第四補(bǔ)償存儲(chǔ)控制晶體管M164，柵極與所述復(fù)位端RESET連接，漏極與所述補(bǔ)償控制節(jié)點(diǎn)PD1連接，源極與輸入第一低電平VGL的第一低電平輸入端連接；

M161、M162、M163和M164都為n型晶體管。

與圖2所示的實(shí)施例相比，圖4所示的柵極驅(qū)動(dòng)電路的實(shí)施例增加了M163和M164，PD1為補(bǔ)償控制節(jié)點(diǎn)，在輸出階段當(dāng)PD的電位為高電平時(shí)，M163打開，從而使得PD1的電位也為高電平，使得M162導(dǎo)通，在復(fù)位階段，復(fù)位端RESET輸入高電平，M164導(dǎo)通，通過設(shè)置M163的寬長比和M164的寬長比使得PD1的電位為低電平，從而使得M12斷開，補(bǔ)償存儲(chǔ)單元15中存儲(chǔ)的電荷不會(huì)被釋放掉，從而在下拉控制電壓端GCH在復(fù)位階段結(jié)束后到下一幀開始之前輸入低電平，從而下拉節(jié)點(diǎn)PD的電位在復(fù)位階段結(jié)束后保持為低電平的情況下，可以實(shí)現(xiàn)下一幀不需要重新對補(bǔ)償存儲(chǔ)單元進(jìn)行充電，從而降低功耗，

具體的，所述補(bǔ)償存儲(chǔ)單元可以包括補(bǔ)償電容單元。

在實(shí)際操作時(shí)，所述下拉節(jié)點(diǎn)控制單元12具體用于當(dāng)所述上拉節(jié)點(diǎn)PU的電位大于所述預(yù)定電位時(shí)控制所述下拉節(jié)點(diǎn)PD與第一低電平輸入端連接，當(dāng)所述上拉節(jié)點(diǎn)PU的電位小于所述預(yù)定電位并所述下拉控制電壓端GCH輸入高電平時(shí)控制所述下拉節(jié)點(diǎn)PD與所述下拉控制電壓端GCH連接。

具體的，所述下拉節(jié)點(diǎn)控制單元包括：

第一下拉控制晶體管，柵極與所述上拉節(jié)點(diǎn)連接，第一極與所述下拉節(jié)點(diǎn)連接，第二極與所述第一低電平輸入端連接；

第二下拉控制晶體管，柵極與所述上拉節(jié)點(diǎn)連接，第一極與下拉控制節(jié)點(diǎn)連接，第二極與所述第一低電平輸入端連接；

第三下拉控制晶體管，柵極和第一極都與所述下拉控制電壓端連接，第二極與所述下拉控制節(jié)點(diǎn)連接；以及，

第四下拉控制晶體管，柵極與所述下拉控制節(jié)點(diǎn)連接，第一極與所述下拉控制電壓端連接，第二極與所述下拉節(jié)點(diǎn)連接。

如圖5所示，在圖4所示的柵極驅(qū)動(dòng)電路的基礎(chǔ)上，所述下拉節(jié)點(diǎn)控制單元包括：

第一下拉控制晶體管M121，柵極與所述上拉節(jié)點(diǎn)PU連接，漏極與所述下拉節(jié)點(diǎn)PD連接，源極與輸入第一低電平VGL的第一低電平輸入端連接；

第二下拉控制晶體管M122，柵極與所述上拉節(jié)點(diǎn)PU連接，漏極與下拉控制節(jié)點(diǎn)PDCN連接，源極與輸入第一低電平VGL的第一低電平輸入端連接；

第三下拉控制晶體管M123，柵極和漏極都與所述下拉控制電壓端GCH連接，源極與所述下拉控制節(jié)點(diǎn)PDCN連接；以及，

第四下拉控制晶體管M124，柵極與所述下拉控制節(jié)點(diǎn)PDCN連接，漏極與所述下拉控制電壓端GCH連接，漏極與所述下拉節(jié)點(diǎn)PD連接；

M131、M132、M133和M134都為n型晶體管。

當(dāng)本發(fā)明如圖5所示的柵極驅(qū)動(dòng)電路的實(shí)施例在工作時(shí)，

在輸入階段，GCH輸入高電平，INPUT輸入高電平，M161導(dǎo)通，從而對補(bǔ)償存儲(chǔ)單元15進(jìn)行充電；

在輸出階段，GCH輸入高電平；

假設(shè)顯示存儲(chǔ)單元13漏電，PU的電位降低，M121和M122都關(guān)斷，M123和M124都導(dǎo)通，從而PDCN與GCH連接，PD也與GCH連接，從而PD的電位與PD1的電位都為高電平，最終M162開啟，處于滿電荷狀態(tài)的補(bǔ)償存儲(chǔ)單元15與顯示存儲(chǔ)單元13形成并聯(lián)關(guān)系，對顯示存儲(chǔ)單元13的漏電電荷進(jìn)行補(bǔ)償，保持PU的電位為高電位，確保柵極驅(qū)動(dòng)電路輸出正常；

在復(fù)位階段，GCH輸入高電平，RESET輸入高電平，PU的電位被拉低，PD的電位被拉高，M164開啟，可以通過設(shè)計(jì)M163的寬長比與M164的寬長比的比例，使得PD1的電位保持為低電位，控制M162關(guān)斷，從而斷開補(bǔ)償存儲(chǔ)單元15的放電通路，使得補(bǔ)償存儲(chǔ)單元15恢復(fù)到滿電荷備用狀態(tài)，不工作。

具體的，如圖6所示，在圖1所示的柵極驅(qū)動(dòng)電路的基礎(chǔ)上，本發(fā)明實(shí)施例所述的柵極驅(qū)動(dòng)電路還包括：起始單元17，分別與起始端STV和所述下拉節(jié)點(diǎn)PD連接，用于在每一幀顯示時(shí)間段所述輸入階段開始之前在所述起始端STV的控制下控制所述下拉節(jié)點(diǎn)PD的電位為高電平，以控制對所述上拉節(jié)點(diǎn)PU和所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT放噪。

在具體實(shí)施時(shí)，所述起始單元可以包括：起始晶體管，柵極和漏極都與所述起始端連接，源極與所述下拉節(jié)點(diǎn)連接。

下面通過一具體實(shí)施例來說明本發(fā)明所述的柵極驅(qū)動(dòng)電路。

如圖7所示，本發(fā)明實(shí)施例所述的柵極驅(qū)動(dòng)電路包括上拉節(jié)點(diǎn)控制單元、下拉節(jié)點(diǎn)控制單元、顯示存儲(chǔ)單元、輸出單元、補(bǔ)償存儲(chǔ)單元、補(bǔ)償存儲(chǔ)控制單元和起始單元，其中，

所述上拉節(jié)點(diǎn)控制單元包括：

輸入晶體管MI，柵極與輸入端INPUT連接，漏極與輸入高電平VDD的高電平輸入端連接，源極與上拉節(jié)點(diǎn)PU連接；

復(fù)位晶體管MR，柵極與復(fù)位端RESET連接，漏極與所述上拉節(jié)點(diǎn)PU連接，源極與輸入第二低電平VSS的第二低電平輸入端連接；

上拉節(jié)點(diǎn)控制晶體管MUC，柵極與所述下拉節(jié)點(diǎn)PD連接，漏極與所述上拉節(jié)點(diǎn)PU連接，源極與輸入第一低電平VGL的第一低電平輸入端連接；

所述下拉節(jié)點(diǎn)控制單元包括：

第一下拉控制晶體管M121，柵極與所述上拉節(jié)點(diǎn)PU連接，漏極與所述下拉節(jié)點(diǎn)PD連接，源極與輸入第一低電平VGL的第一低電平輸入端連接；

第二下拉控制晶體管M122，柵極與所述上拉節(jié)點(diǎn)PU連接，漏極與所述下拉控制節(jié)點(diǎn)PDCN連接，與N極與輸入第一低電平VGL的第一低電平輸入端連接；

第三下拉控制晶體管M123，柵極和漏極都與所述下拉控制電壓端GCH連接，源極與所述下拉控制節(jié)點(diǎn)PDCN連接；以及，

第四下拉控制晶體管M124，柵極與所述下拉控制節(jié)點(diǎn)PDCN連接，漏極與所述下拉控制電壓端GCH連接，漏極與所述下拉節(jié)點(diǎn)PD連接；

所述顯示存儲(chǔ)單元包括：顯示存儲(chǔ)電容C1，第一端與所述上拉節(jié)點(diǎn)PU連接，第二端與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接；

所述輸出單元包括：

上拉晶體管MU，柵極與所述上拉節(jié)點(diǎn)PU連接，漏極與時(shí)鐘信號(hào)輸入端CLK連接，源極與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接；以及，

下拉晶體管MD，柵極與所述下拉節(jié)點(diǎn)PD連接，漏極與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接，源極與第一低電平輸入端連接；

所述補(bǔ)償存儲(chǔ)單元包括：補(bǔ)償存儲(chǔ)電容C2，第一端與所述柵極驅(qū)動(dòng)信號(hào)輸出端OUTPUT連接；

所述補(bǔ)償存儲(chǔ)控制單元包括：

第一補(bǔ)償存儲(chǔ)控制晶體管M161，柵極與所述輸入端INPUT連接，漏極與所述補(bǔ)償存儲(chǔ)單元15的第二端連接，源極與所述下拉控制電壓端GCH連接；

第二補(bǔ)償存儲(chǔ)控制晶體管M162，柵極與所述補(bǔ)償控制節(jié)點(diǎn)PD1連接，漏極與所述上拉節(jié)點(diǎn)PU連接，源極與所述下拉控制電壓端GCH連接；

第三補(bǔ)償存儲(chǔ)控制晶體管M163，柵極和漏極都與所述下拉節(jié)點(diǎn)PD連接，源極與所述補(bǔ)償控制節(jié)點(diǎn)PD1連接；以及，

第四補(bǔ)償存儲(chǔ)控制晶體管M164，柵極與所述復(fù)位端RESET連接，漏極與所述補(bǔ)償控制節(jié)點(diǎn)PD1連接，源極與輸入第一低電平VGL的第一低電平輸入端連接；

所述起始單元可以包括：起始晶體管MS，柵極和漏極都與所述起始端STV連接，源極與所述下拉節(jié)點(diǎn)PD連接。

在如圖7所示的具體實(shí)施例中，所有的晶體管都為n型晶體管。

與傳統(tǒng)的柵極驅(qū)動(dòng)電路相比，本發(fā)明如圖7所示的柵極驅(qū)動(dòng)電路的具體實(shí)施例增加了補(bǔ)償存儲(chǔ)電容C2，并匹配增加了M161、M162、M163、M164和PD1對補(bǔ)償存儲(chǔ)單元15進(jìn)行控制，C2與GCH相連，在柵極驅(qū)動(dòng)信號(hào)輸出的輸出階段，處于滿電荷備用狀態(tài)，本發(fā)明如圖7所示的柵極驅(qū)動(dòng)電路的具體實(shí)施例可以確保當(dāng)柵極驅(qū)動(dòng)電路正常工作時(shí)，C2處于備用狀態(tài)，不額外增加?xùn)艠O驅(qū)動(dòng)電路的功耗，當(dāng)因C1漏電無法正常輸出時(shí)，C2參與增強(qiáng)柵極驅(qū)動(dòng)電路輸出，對C1的漏電進(jìn)行補(bǔ)償，保證柵極驅(qū)動(dòng)電路正常輸出。

如圖8所示，在顯示存儲(chǔ)電容C1在輸出階段t2發(fā)生漏電的情況下，

在輸入階段t1，INPUT輸入高電平，RESET輸入低電平，GCH輸入高電平，MI和M161都開啟，VDD通過開啟的MI對C1進(jìn)行充電，GCH通過開啟的M161對C2進(jìn)行充電，以使得C2充電完成后處于滿電荷備用狀態(tài)；

在輸出階段t2，INPUT輸入低電平，RESET輸入低電平(從而使得MI和M161斷開)，GCH輸入高電平；PU的電位由C1保持，當(dāng)C1漏電從而導(dǎo)致PU的電位降低時(shí)，M121和M122關(guān)斷，以使得PDCN的電位被導(dǎo)通的M123拉高為高電平，從而控制M124導(dǎo)通，以使得PD的電位為高電平，M163導(dǎo)通，以使得PD1的電位也為高電平，控制M162導(dǎo)通，從而使得C2的第二端與上拉節(jié)點(diǎn)PU連接，C1與C2并聯(lián)，通過處于滿電荷狀態(tài)的C2對C1的漏電電荷進(jìn)行補(bǔ)償，保持PU的電位為高電位，確保柵極驅(qū)動(dòng)電路正常輸出，如圖9所示(圖8中未示出在輸出階段t2，PU的電位被C2拉升為高電位，并OUTPUT正常輸出的波形示意圖)；

在復(fù)位階段t3，INPUT輸入低電平，RESET輸入高電平，GCH輸入高電平，MR和M164導(dǎo)通，PU的電位被導(dǎo)通的MR拉低為VSS，M121和M122都關(guān)斷，M123導(dǎo)通，以使得PDCN的電位被拉高為高電平。M124導(dǎo)通，從而使得PD的電位也為高電平，M163和M164都導(dǎo)通，通過設(shè)置M163的寬長比與M164的寬長比的比例，使得PD1的電位為低電平，M162斷開，則斷開C2的放電通路，使得補(bǔ)償存儲(chǔ)單元15恢復(fù)到滿電荷備用狀態(tài)，不工作。

在實(shí)際操作時(shí)，在優(yōu)選情況下，在復(fù)位階段t3結(jié)束后至下一幀開始之前，GCH輸入低電平，以保證PD的電位為低電平，從而控制PD1的電位為低電平，不會(huì)控制M162導(dǎo)通從而使得C2放電，則不需要在下一幀對C2重新充電，減小功耗。

如圖9所示，當(dāng)如圖7所示的柵極驅(qū)動(dòng)電路的具體實(shí)施例在正常工作狀態(tài)下，

在輸入階段t1，INPUT輸入高電平，RESET輸入低電平，GCH輸入高電平，MI和M161都開啟，VDD通過開啟的MI對C1進(jìn)行充電，GCH通過開啟的M161對C2進(jìn)行充電，以使得C2充電完成后處于滿電荷備用狀態(tài)；

在輸出階段t2，INPUT輸入低電平，RESET輸入低電平(從而使得MI和M161斷開)，GCH輸入高電平；PU的電位由C1保持，當(dāng)C1不存在漏電時(shí)，PU的電位被C1保持為高電平，OUTPUT正常輸出高電平，M121和M122開啟，M123也開啟，通過設(shè)置M123的寬長比與M122的寬長比的比例，以使得PDCN的電位為低電平，M121導(dǎo)通，從而使得PD的電位為低電平，從而PD1的電位低電平，C2不工作；

在復(fù)位階段t3，INPUT輸入低電平，RESET輸入高電平，GCH輸入高電平，MR開啟，PU的電位被拉低，PD的電位升高，OUTPUT輸出低電平，此時(shí)M164處于開啟狀態(tài)，通過設(shè)置M163的寬長比與M164的寬長比的比例，使得PD1的電位保持低電位，控制M162關(guān)斷。

如圖10所示，本發(fā)明實(shí)施例所述的柵極驅(qū)動(dòng)方法，應(yīng)用于上述的柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)方法包括：在每一幀顯示時(shí)間段，

S1：在輸入階段，下拉控制電壓端輸入高電平，在輸入端的控制下，補(bǔ)償存儲(chǔ)控制單元控制下拉控制電壓端與補(bǔ)償存儲(chǔ)單元的第二端連接，以對所述補(bǔ)償存儲(chǔ)單元進(jìn)行充電；

S2：在輸出階段，下拉控制電壓端輸入高電平，當(dāng)所述上拉節(jié)點(diǎn)的電位小于預(yù)定電位時(shí)，下拉節(jié)點(diǎn)控制單元控制下拉節(jié)點(diǎn)與下拉控制電壓端連接，以控制下拉節(jié)點(diǎn)的電位為高電平；當(dāng)所述下拉節(jié)點(diǎn)的電位為高電平時(shí)，所述補(bǔ)償存儲(chǔ)控制單元控制所述補(bǔ)償存儲(chǔ)單元的第二端與所述上拉節(jié)點(diǎn)連接，從而能夠通過所述補(bǔ)償存儲(chǔ)單元拉升所述上拉節(jié)點(diǎn)的電位。

本發(fā)明如圖10所示的柵極驅(qū)動(dòng)方法的實(shí)施例在工作時(shí)，在輸出階段當(dāng)顯示存儲(chǔ)單元漏電時(shí)，即當(dāng)所述上拉節(jié)點(diǎn)的電位小于預(yù)定電位時(shí)，可以通過已經(jīng)被充電的補(bǔ)償存儲(chǔ)單元拉升上拉節(jié)點(diǎn)的電位，從而能夠?qū)崿F(xiàn)正常柵極驅(qū)動(dòng)信號(hào)輸出。

如圖11所示，本發(fā)明實(shí)施例所述的柵極驅(qū)動(dòng)方法，應(yīng)用于上述的柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)方法包括：在每一幀顯示時(shí)間段，

S1：在輸入階段，下拉控制電壓端輸入高電平，在輸入端的控制下，補(bǔ)償存儲(chǔ)控制單元控制下拉控制電壓端與補(bǔ)償存儲(chǔ)單元的第二端連接，以對所述補(bǔ)償存儲(chǔ)單元進(jìn)行充電；

S2：在輸出階段，下拉控制電壓端輸入高電平，當(dāng)所述上拉節(jié)點(diǎn)的電位小于預(yù)定電位時(shí)，下拉節(jié)點(diǎn)控制單元控制下拉節(jié)點(diǎn)與下拉控制電壓端連接，以控制下拉節(jié)點(diǎn)的電位為高電平；當(dāng)所述下拉節(jié)點(diǎn)的電位為高電平時(shí)，所述補(bǔ)償存儲(chǔ)控制單元控制所述補(bǔ)償存儲(chǔ)單元的第二端與上拉節(jié)點(diǎn)連接，從而能夠通過所述補(bǔ)償存儲(chǔ)單元拉升所述上拉節(jié)點(diǎn)的電位；

S3：在復(fù)位階段，在復(fù)位端的控制下，所述補(bǔ)償存儲(chǔ)控制單元控制所述補(bǔ)償控制節(jié)點(diǎn)與所述下拉節(jié)點(diǎn)不連接。

在實(shí)際操作時(shí)，本發(fā)明如圖11所示的柵極驅(qū)動(dòng)方法的實(shí)施例應(yīng)用于本發(fā)明如圖3所示的柵極驅(qū)動(dòng)電路，本發(fā)明如圖11所示的柵極驅(qū)動(dòng)方法的實(shí)施例在工作時(shí)，在輸出階段當(dāng)顯示存儲(chǔ)單元漏電時(shí)，即當(dāng)所述上拉節(jié)點(diǎn)的電位小于預(yù)定電位時(shí)，可以通過已經(jīng)被充電的補(bǔ)償存儲(chǔ)單元拉升上拉節(jié)點(diǎn)的電位，從而能夠?qū)崿F(xiàn)正常柵極驅(qū)動(dòng)信號(hào)輸出，并通過補(bǔ)償存儲(chǔ)控制單元在復(fù)位階段控制補(bǔ)償控制節(jié)點(diǎn)與下拉節(jié)點(diǎn)不連接，從而使得補(bǔ)償存儲(chǔ)單元中的電荷不會(huì)放掉，從而在下拉控制電壓端在復(fù)位階段結(jié)束后到下一幀開始之前輸入低電平，從而下拉節(jié)點(diǎn)的電位在復(fù)位階段結(jié)束后保持為低電平的情況下，可以實(shí)現(xiàn)下一幀不需要重新對補(bǔ)償存儲(chǔ)單元進(jìn)行充電，從而降低功耗。

具體的，本發(fā)明實(shí)施例所述的柵極驅(qū)動(dòng)方法還包括：在每一幀顯示時(shí)間段，

在復(fù)位階段，下拉控制電壓端輸入高電平，在復(fù)位端的控制下，上拉節(jié)點(diǎn)控制單元控制上拉節(jié)點(diǎn)的電位為低電平，下拉節(jié)點(diǎn)控制單元控制下拉節(jié)點(diǎn)與下拉控制電壓端連接，以控制下拉節(jié)點(diǎn)的電位為高電平。

優(yōu)選的，本發(fā)明實(shí)施例所述的柵極驅(qū)動(dòng)方法還包括：在每一幀顯示時(shí)間段，

在復(fù)位階段結(jié)束之后，所述下拉控制電壓端輸入低電平，下拉節(jié)點(diǎn)控制單元控制下拉節(jié)點(diǎn)的電位為低電平，所述補(bǔ)償存儲(chǔ)控制單元控制補(bǔ)償存儲(chǔ)單元的第二端與所述上拉節(jié)點(diǎn)不連接。

在優(yōu)選情況下，在復(fù)位階段結(jié)束后下拉控制電壓端輸入低電平，從而補(bǔ)償存儲(chǔ)單元的第二端與上拉節(jié)點(diǎn)一直不連接，從而補(bǔ)償存儲(chǔ)單元中存儲(chǔ)的電荷一直不會(huì)被釋放掉，從而在下一幀無需對進(jìn)行補(bǔ)償存儲(chǔ)電容再進(jìn)行充電，整個(gè)柵極驅(qū)動(dòng)電路的功耗將大大降低。

本發(fā)明實(shí)施例所述的顯示裝置包括上述的柵極驅(qū)動(dòng)電路。

以上所述是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護(hù)范圍。